KR20140024632A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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김주형
신유철
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삼성전자주식회사
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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 기판 상에 제1 방향으로 연장된 절연 패턴들 및 수평 전극들이 교대로 반복적으로 적층된 전극 구조체; 전극 구조체를 관통하여 기판과 연결되는 반도체 기둥; 반도체 기둥과 전극 구조체 사이의 전하 저장막; 전하 저장막과 반도체 기둥 사이의 터널 절연막; 및 전하 저장막과 전극 구조체 사이의 블로킹 절연막을 포함하고, 수평 전극들 각각은 게이트 전극 및 블로킹 절연막과 게이트 전극 사이에 개재된 금속 스타퍼를 포함한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor memory device Method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 메모리 셀들이 수직적으로 적층된 구조의 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성을 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 기판 상에 제1 방향으로 연장된 절연 패턴들 및 수평 전극들이 교대로 반복적으로 적층된 전극 구조체; 상기 전극 구조체를 관통하여 상기 기판과 연결되는 반도체 기둥; 상기 반도체 기둥과 상기 전극 구조체 사이의 전하 저장막; 상기 전하 저장막과 상기 반도체 기둥 사이의 터널 절연막; 및 상기 전하 저장막과 상기 전극 구조체 사이의 블로킹 절연막을 포함하고, 상기 수평 전극들 각각은 게이트 전극 및 상기 블로킹 절연막과 상기 게이트 전극 사이에 개재된 금속 스타퍼를 포함한다. 상기 전극 구조체는 복수로 제공되고, 상기 복수개의 전극 구조체들 사이에 상기 제1 방향으로 연장된 트렌치를 포함하고, 상기 복수개의 전극 구조체들은 상기 제1 방향에 교차하는 제2 방향으로 서로 마주본다. 상기 복수개의 전극 구조체들 사이의 상기 트렌치를 채우는 분리 절연막을 더 포함할 수 있다.
상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막들은 상기 반도체 기둥을 따라 상기 기판에 수직적으로 연장된다. 상기 금속 스타퍼는 상기 블로킹 절연막에 접한다. 상기 금속 스타퍼는 도전성 금속 질화물을 포함할 수 있다. 상기 게이트 전극은 금속 물질을 포함할 수 있다. 상기 금속 스타퍼 및 상기 게이트 전극 사이에 개재된 배리어 금속을 더 포함할 수 있다. 상기 반도체 기둥은 그 내부의 속이 빈 튜브형일 수 있고, 상기 반도체 기둥의 내부를 채우는 매립막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에, 절연막들 및 희생막들이 교대로 반복적으로 적층된 몰드 구조체를 형성하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출하는 관통홀들을 형성하는 단계; 상기 관통홀들에 의해 노출된 상기 희생막들의 일부를 식각하여 제1 리세스 영역들을 형성하는 단계; 상기 제1 리세스 영역들을 채우는 금속 스타퍼를 형성하는 단계; 상기 관통홀들 내에 반도체 기둥을 포함하는 수직 구조체를 형성하는 단계; 상기 몰드 구조체를 복수 개로 분리시키는 제1 방향으로 연장된 트렌치들을 형성하는 단계; 상기 트렌치들에 의해 노출된 상기 희생막들을 제거하여 제2 리세스 영역들을 형성하는 단계; 및 상기 제2 리세스 영역들 내에 게이트 전극들을 형성하는 단계를 포함할 수 있다.
상기 금속 스타퍼를 형성하는 단계는, 상기 관통홀들 및 상기 제1 리세스 영역들을 채우도록 금속막을 증착하는 것; 및 증착된 상기 금속막을 등방성 식각하여 상기 제1 리세스 영역들에 잔존하는 상기 금속 스타퍼를 형성하는 것을 포함할 수 있다. 상기 금속 스타퍼는 상기 제1 리세스 영역들의 일부를 채우도록 형성되고, 상기 수직 구조체의 일부는 상기 제1 리세스 영역들의 나머지 일부에 형성될 수 있다. 상기 수직 구조체를 형성하는 단계는, 상기 관통홀들 내에 블로킹 유전막, 전하 저장막, 및 터널 절연막을 차례로 형성하는 것; 및 상기 터널 절연막 상에 상기 반도체 기둥을 형성하는 것을 포함할 수 있다. 상기 제2 리세스 영역들을 형성하는 단계는, 상기 금속 스타퍼가 노출될 때까지 상기 희생막을 식각하는 것을 포함할 수 있다. 상기 게이트 전극을 형성하는 단계 전에, 배리어 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 블로킹 절연막, 전하 저장막, 터널 절연막을 포함하는 정보 저장 요소가 관통홀 내에 형성되어 수직 구조체에 포함됨으로써, 3차원 반도체 메모리 장치의 수직적 높이를 낮출 수 있다.
본 발명의 실시예들에 따르면, 블로킹 절연막 및 게이트 전극 사이에 금속 스타퍼가 배치된다. 상기 금속 스타퍼는 희생막들을 제거하는 과정에서 상기 블로킹 절연막이 식각되는 것을 방지하여, 상기 블로킹 절연막을 포함하는 수직 구조체를 보호하는 기능을 수행할 수 있다.
상기 금속 스타퍼는 금속 등을 포함하는 도전성 물질로 형성됨에 따라, 상기 게이트 전극과 함께 3차원 반도체 메모리 장치의 제어 게이트의 기능을 수행할 수 있다.
도 1a은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 2 내지 도 8, 도 10 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 9a 및 도 9b는 도 8의 A 부분을 확대한 단면도들이다.
도 14는 도 13의 B 부분을 확대한 입체도이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 16은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변회로 영역, 및 연결 영역을 포함할 수 있다. 셀 어레이 영역에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 주변 회로 영역에는 메모리 셀들을 구동하고 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C/P)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치될 수 있다. 연결 영역은 셀 어레이 영역과 주변 회로 회로 영역 사이에 배치될 수 있으며, 여기에는 워드 라인들과 주변 회로들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1a를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 비트 라인(BL) 및 공통 소오스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소오스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 1b를 참조하면, 기판(100) 상에 절연막들(111) 및 수평 전극들(150)이 교대로 반복적으로 형성된 전극 구조체(115)가 배치된다. 상기 절연막들(111) 및 상기 수평 전극들(150)은 제1 방향으로 연장될 수 있다. 상기 전극 구조체(115)는 복수 개로 제공되며, 복수 개의 상기 전극 구조체들(115)은 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 상기 제1 및 제2 방향은 각각 도 1b의 x축 및 y축에 해당할 수 있다. 상기 복수 개의 전극 구조체들(115) 사이에는 이들을 이격시키는 트렌치들(140)이 상기 제1 방향으로 연장될 수 있다. 상기 트렌치들(140)에 의해 노출된 상기 기판(100) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 상기 트렌치들(140)을 채우는 분리 절연막들이 더 배치될 수 있다.
상기 전극 구조체(115)를 관통하여 상기 기판(100)과 연결되는 수직 구조체들(130)이 배치될 수 있다. 일례로, 상기 수직 구조체들(130)은 평면적 관점에서, 상기 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 상기 수직 구조체들(130)은 상기 제2 방향으로 정렬되되, 상기 제1 방향으로 지그재그 형태로 배치될 수도 있다. 상기 수직 구조체들(130) 각각은 정보 저장 요소(S) 및 반도체 기둥(PL)을 포함할 수 있다. 일례로, 상기 정보 저장 요소(S)는 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 본 발명의 실시예들에 따르면, 상기 블로킹 절연막, 상기 전하 저장막, 및 상기 터널 절연막을 포함하는 상기 정보 저장 요소(S)가 상기 수직 구조체들(130)에 포함됨으로써, 3차원 반도체 메모리 장치의 수직적 높이(Vertical scale)를 낮출 수 있으며, 이들은 이하의 도면에서 보다 자세히 설명한다. 일례로, 상기 반도체 기둥(PL)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 상기 반도체 기둥(PL)의 내부를 채우는 매립막(128)이 더 배치될 수 있다.
상기 반도체 기둥(PL)의 상부에는 드레인 영역(D)이 배치되고, 상기 드레인 영역(D) 상에 도전 패턴(129)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 상기 비트 라인(BL)은 상기 수평 전극들(150)과 교차하는 방향, 예를 들어 상기 제2 방향으로 연장될 수 있다. 일례로, 상기 제2 방향으로 정렬된 상기 수직 구조체들(130)은 하나의 상기 비트 라인(BL)에 연결될 수 있다.
본 발명의 실시예들에 따른 상기 수평 전극들(150) 각각은 게이트 전극(145) 및 상기 게이트 전극(145)과 상기 정보 저장 요소(S) 사이에 개재된 금속 스타퍼(Metal stopper; 123)를 포함한다. 상기 금속 스타퍼(123)는 상기 정보 저장 요소(S)에 접하도록 배치된다. 일례로, 상기 금속 스타퍼(123)는 도전성 금속 질화물, 예를 들어 TiN, TaN 등을 포함할 수 있다. 상기 금속 스타퍼(123)는 도전성 물질을 포함함으로써 상기 게이트 전극(145)과 함께 3차원 반도체 메모리 장치의 제어 게이트의 기능을 수행할 수 있다. 이에 더하여, 상기 금속 스타퍼(123)는 상기 게이트 전극(145)을 형성하는 과정에서, 상기 정보 저장 요소(S)를 보호하는 기능을 수행할 수 있으며, 이는 이하의 도면들을 통해 보다 자세히 설명한다. 상기 금속 스타퍼(123) 및 상기 게이트 전극(145) 사이에 배리어 패턴(144)이 더 배치될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 통해 얻어지는 3차원 반도체 메모리 장치에 대해 보다 구체적으로 설명한다.
도 2 내지 도 8, 도 10 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이고, 도 9a 및 도 9b는 도 8의 A 부분을 확대한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 몰드 구조체(110; mold stack structure)가 형성될 수 있다.
상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 일 실시예에 따르면, 상기 기판(100) 내에 제 1 도전형의 불순물을 도핑하여 웰 영역(미도시)이 형성될 수 있다.
상기 몰드 구조체(110)는 복수의 절연막들(111) 및 복수의 희생막들(112)을 포함할 수 있다. 상기 절연막들(111) 및 상기 희생막들(112)은 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막들(112)은 상기 절연막들(111)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막들(112)을 식각하는 과정에서, 상기 희생막들(112)은 상기 절연막들(111)의 식각을 최소화하면서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 상기 절연막들(111)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있으며, 상기 희생막들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막들(111)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(111)은 실리콘 산화막이고 상기 희생막들(112)은 실리콘 질화막인 실시예를 예시적으로 설명한다.
일 실시예에 따르면, 상기 희생막들(112)은 실질적으로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 절연막들(111)의 두께는 모두 동일하지 않을 수 있다. 일례로, 상기 절연막들 중 최하부의 절연막(111)은 나머지 절연막들(111) 및 상기 희생막들(112)보다 얇은 두께로 형성될 수 있다. 다만, 상기 절연막들(111)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 몰드 구조체(110)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다. 상기 절연막들(111) 및 상기 희생막들(111)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다. 상기 최하부의 절연막(111)은 열산화 공정에 의하여 형성될 수 있다.
도 3을 참조하면, 상기 몰드 구조체(110)를 관통하여, 상기 기판(100)을 노출하는 관통홀들(120)이 형성될 수 있다. 상기 관통홀들(120)을 형성하는 것은 교대로 적층된 상기 절연막들(111) 및 상기 희생막들(112)을 이방성 식각하여 상기 기판(100)의 상부면을 노출시키는 것을 포함할 수 있다. 이후의 공정에서, 상기 관통홀들(120) 내에는 도 1b에서 설명한 수직 구조체(도 1b의 130)가 형성된다. 도 1b를 함께 참조하면, 상기 관통홀들(120)은 제1 방향 및 제2 방향으로 일렬로 형성될 수 있다. 이와는 달리, 상기 관통홀들(120)은 상기 제1 방향으로 지그재그로 형성될 수도 있다. 상기 제1 및 제2 방향은 각각 도 1a의 x, y축에 해당할 수 있다.
도 4를 참조하면, 상기 관통홀들(120)에 의해 노출된 상기 희생막들(112)의 일부를 식각하여 제1 리세스 영역들(121)을 형성한다. 상기 제1 리세스 영역들(121)을 형성하는 것은 상기 희생막들(112)의 상기 절연막들(111)에 대한 식각 선택비를 이용하여, 상기 희생막들(112)의 일부를 선택적으로 식각하는 것을 포함할 수 있다. 상기 제1 리세스 영역들(121)은 상기 식각 공정을 제어하여 그들의 깊이가 적절하게 조절될 수 있다. 이로써 도 4에 도시된 바와 같이, 상기 제1 리세스 영역들(121)은 상기 관통홀들(120)의 측벽에서 바깥쪽으로 리세스된 형태로 형성될 수 있다. 상기 제1 리세스 영역들(121)은 이후의 공정에서 금속 스타퍼(도 1b의 123)가 형성될 영역으로 정의될 수 있다.
도 5를 참조하면, 상기 제1 리세스 영역들(도 4의 121)을 채우는 스타퍼 물질막(122)을 형성할 수 있다. 상기 스타퍼 물질막(122)은 상기 관통홀들(120)을 따라 컨포멀하게 증착될 수 있다. 일례로, 상기 스타퍼 물질막(122)은 상기 제1 리세스 영역들(121)을 완전히 채우되, 상기 관통홀들(120)을 완전히 채우지 않을 수 있다. 일례로, 상기 스타퍼 물질막(122)은 금속, 금속 실리사이드, 또는 도핑된 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 스타퍼 물질막(122)은 도전성 금속 질화물을 포함할 수 있다. 상기 스타퍼 물질막(122)은 예를 들어 TiN, TaN일 수 있다.
도 6을 참조하면, 상기 스타퍼 물질막(도 5의 122)을 식각하여 금속 스타퍼(123)를 형성할 수 있다. 상기 금속 스타퍼(123)를 형성하는 것은 상기 제1 리세스 영역들(도 4의 121)의 나머지 영역, 즉 상기 관통홀들(120) 내에 형성된 상기 스타퍼 물질막(122)을 등방성 식각하여 제거하는 것을 포함할 수 있다. 이로써, 증착된 상기 스타퍼 물질막(122)은 상기 제1 리세스 영역들(121)에만 잔존함으로써, 상기 금속 스타퍼(123)가 형성될 수 있다.
일 실시예에 따르면, 상기 금속 스타퍼(123)는 상기 제1 리세스 영역들(121)을 완전히 채우도록 형성될 수 있다. 이 경우, 이후 공정에서, 상기 관통홀들(120)을 채우는 수직 구조체(도 1b의 130)는 상기 관통홀들(120)의 측벽을 따라 실질적으로 일직선으로 형성될 수 있다. 다른 실시예에 따르면, 상기 금속 스타퍼(123)는 상기 제1 리세스 영역들(121)의 일부만을 채우도록 형성될 수도 있다. 즉, 상기 금속 스타퍼(123)를 형성하는 과정에서 상기 스타퍼 물질막(도 5의 122)이 과도 식각되어, 상기 제1 리세스 영역들(121)을 완전히 채우지 못할 수 있다. 이 경우, 이후 공정에서, 상기 관통홀들(120)을 채우는 수직 구조체(도 1b의 130)는 소정의 굴곡을 가지며 형성될 수 있으며, 이는 이하 도 9b를 통해 보다 자세히 설명한다.
도 7을 참조하면, 상기 관통홀들(120) 내에 블로킹 절연막(124)이 형성될 수 있다. 상기 블로킹 절연막(124)은 단층막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막(124)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 블로킹 절연막(124)은 상기 제1 리세스 영역들(도 4의 121) 내에 형성된 상기 금속 스타퍼(123)와 접할 수 있다. 일례로 상기 블로킹 절연막(124)은 원자층 증착 방법으로 형성될 수 있다.
상기 블로킹 절연막(124) 상에 전하 저장막(125)이 형성될 수 있다. 상기 전하 저장막(125)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은 예를 들면 실리콘 질화막을 포함할 수 있다. 이어서, 상기 전하 저장막(125) 상에 터널 절연막(126)이 형성될 수 있다. 상기 터널 절연막(126)은 단층막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 상기 전하 저장막(125) 및 상기 터널 절연막(126)은 일례로 ALD 방법으로 형성될 수 있다. 본 발명의 실시예들에 따르면, 상기 블로킹 절연막(124), 상기 전하 저장막(125), 및 상기 터널 절연막(126)이 모두 상기 관통홀들(120) 내에 형성됨으로써, 3차원 반도체 메모리 장치의 수직적 높이(Vertical scale)를 낮출 수 있다.
도 8 및 도 9a을 참조하면, 상기 터널 절연막(126) 상에 반도체 기둥(127)이 형성될 수 있다. 상기 반도체 기둥(127)은 단일막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 일례로, 상기 반도체 기둥(127)을 형성하는 것은 상기 터널 절연막(126) 상에 제1 반도체막을 형성하고, 이를 이방성 식각하여 상기 기판(100)을 노출시키는 것을 포함할 수 있다. 이 때, 상기 제1 반도체막은 상기 터널 절연막(126)의 측벽에 잔존하도록 형성되고, 상기 제1 반도체막 상에 제2 반도체막을 형성함으로써, 상기 반도체 기둥(127)을 형성할 수 있다. 상기 반도체 기둥(127)은 ALD 방법으로 형성될 수 있다. 상기 반도체 기둥(127)은 비정질 실리콘막일 수 있다. 다른 예로, 열처리 공정이 수행되어, 상기 반도체 기둥(127)은 폴리 실리콘막 또는 결정질 실리콘막으로 변화될 수 있다.
일 실시예에 따르면, 상기 반도체 기둥(127)은 상기 관통홀들(126)을 완전히 채우지 않도록 형성되고, 상기 반도체 기둥(127) 상에 상기 관통홀들(126)을 완전하게 채우는 매립막(128)을 더 형성할 수 있다. 그 후, 상기 반도체 기둥(127) 및 상기 매립막(128)은 평탄화되어, 최상층의 상기 절연막(111)이 노출될 수 있다. 다른 예로, 상기 반도체 기둥(127)은 상기 관통홀들(120)을 완전히 채우도록 형성될 수도 있다. 이 경우, 상기 매립막(128)은 생략될 수 있다. 이로써, 상기 관통홀들(120) 내에 차례로 형성된 상기 블로킹 절연막(124), 상기 전하 저장막(125), 상기 터널 절연막(126), 상기 반도체 기둥(127), 및 상기 매립막(128)을 포함하는 수직 구조체(130)가 형성될 수 있다.
도 8 및 도 9b를 참조하여, 본 발명의 다른 실시예에 따르면, 상기 금속 스타퍼(123)는 상기 제1 리세스 영역들(도 4의 121)의 일부를 채우도록 형성될 수도 있다. 이 때, 상기 관통홀들(도 7의 120) 내에 형성되는 상기 블로킹 절연막(124)은 상기 금속 스타퍼(123)에 의해 완전히 채워지지 않은 상기 제1 리세스 영역들(121)을 따라 증착될 수 있다. 이에 따라, 상기 블로킹 절연막(124)은 도 9b에 도시된 것처럼, 소정의 굴곡을 가지며 형성될 수 있다. 그 결과, 상기 블로킹 절연막(124) 상에 차례로 형성되는 상기 전하 저장막(125), 상기 터널 절연막(126), 상기 반도체 기둥(127), 및 상기 매립막(128) 또한 소정의 굴곡을 가지며 형성될 수 있다.
도 10을 참조하면, 상기 반도체 기둥(127)의 상부가 리세스되어, 최상층의 상기 절연막(111)의 상부면보다 낮게 형성될 수 있다. 상기 반도체 기둥(127)이 리세스된 상기 관통홀들(120) 내에 도전 패턴들(129)이 형성될 수 있다. 상기 도전 패턴들(129)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 상기 도전 패턴들(129) 내에 불순물 이온이 주입되어, 드레인 영역(D)이 형성될 수 있다. 상기 불순물 이온은 예를 들면 N형일 수 있다.
상기 몰드 구조체(110)를 복수 개로 분리시키는 트렌치(140)가 형성될 수 있다. 상기 트렌치(140)는 상기 수직 구조체들(130) 사이에 형성될 수 있다. 상기 트렌치(140)를 형성하는 것은 상기 절연막들(111) 및 상기 희생막들(112)을 연속적으로 패터닝하여 상기 기판(100)을 노출시키는 것을 포함할 수 있다. 상기 트렌치(140)는 상기 제1 방향(도 1b의 x축 방향)으로 연장되어 형성됨으로써, 상기 몰드 구조체(110)를 복수 개로 분리시킬 수 있다. 이로써, 상기 몰드 구조체(110)는 복수 개로 제공될 수 있으며, 상기 복수 개의 몰드 구조체들(110)은 상기 제2 방향(도 1b의 y축 방향)으로 서로 마주보며 이격되도록 형성될 수 있다.
도 11을 참조하면, 상기 트렌치(140)에 노출된 상기 희생막들(도 10의 112)을 선택적으로 제거하여 제2 리세스 영역들(141)을 형성할 수 있다. 상기 제2 리세스 영역들(141)은 상기 희생막들(112)이 제거된 영역에 해당되며, 상기 수직 구조체들(130) 및 상기 절연막들(111)에 의하여 정의된다. 일례로, 상기 희생막들(112)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(112)을 제거하는 것은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다.
상기 제2 리세스 영역들(141)을 형성하는 것은 상기 금속 스타퍼(123)가 노출될 때까지 식각하는 것을 포함할 수 있다. 상기 금속 스타퍼(123)는 상기 희생막(112)들에 대하여 식각 선택비를 가짐에 따라, 상기 금속 스타퍼(123)가 노출될 때까지 상기 희생막들(112)이 제거될 수 있으며, 이 과정에서 상기 스타퍼(123)는 인접하는 상기 수직 구조체(130)를 보호하는 기능을 수행할 수 있다. 즉, 상기 금속 스타퍼(123)는, 상기 희생막들(112)의 제거를 위한 식각 용액에 의하여 상기 수직 구조체(130)가 손상되는 것을 방지할 수 있다.
도 12를 참조하면, 상기 제2 리세스 영역들(도 11의 141)을 채우는 배리어막(142) 및 전극막(143)을 차례로 형성할 수 있다. 상기 배리어막(142) 및 상기 전극막(143)은 노출된 상기 제2 리세스 영역들(141) 및 상기 트렌치(140)를 따라 컨포멀하게 증착될 수 있다. 일례로, 상기 배리어막(142) 및 상기 전극막(143)은 상기 제2 리세스 영역들(도 11의 141)을 완전히 채우되, 상기 트렌치(140)는 완전히 채우지 않을 수 있다. 상기 배리어막(142) 및 상기 전극막(143)은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나를 포함할 수 있다.
도 13을 참조하면, 상기 제2 리세스 영역들(도 11의 141)의 외부, 즉 상기 트렌치(도 12의 140)에 형성된 상기 배리어막(도 12의 142) 및 상기 전극막(도 12의 143)이 제거될 수 있다. 일례로, 상기 배리어막(142) 및 상기 전극막(143)은 등방성 식각 공정으로 제거될 수 있다. 이로써 상기 제2 리세스 영역들(141) 내에 국소적으로 배리어 패턴(144) 및 게이트 전극(145)이 형성될 수 있다. 이로써, 상기 금속 스타퍼(123), 상기 배리어 패턴(144), 및 상기 게이트 전극(145)를 포함하는 수평 전극들(150)이 형성될 수 있다. 한편, 상기 배리어 패턴(144)은 다른 실시예에서 생략될 수 있다.
이어서, 상기 트렌치(도 12의 140)에 의해 노출된 상기 기판(100)에 고농도의 불순물 이온이 제공되어 불순물 영역(135)이 형성될 수 있다. 상기 불순물 영역(135)은 공통 소스 라인(도 1a의 CSL)으로 정의될 수 있다. 그 후, 상기 트렌치(도 12의 140)를 채우는 분리 절연막(146)이 더 형성될 수 있다. 상기 분리 절연막(146)은 상기 트렌치(140)를 따라 상기 제1 방향으로 연장될 수 있다. 이 후, 도 1b를 함께 참조하면, 상기 제2 방향으로 정렬된 상기 수직 구조체들(130)은 하나의 비트 라인(BL)에 공통으로 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 상기 수평 전극(150)과 상기 수직 구조체(130)를 도시한 입체도로서, 도 13의 B 부분을 확대한 입체도이다.
도 14를 참조하여, 본 발명의 실시예들에 따르면, 상기 블로킹 절연막(124) 및 상기 게이트 전극(145) 사이에 상기 금속 스타퍼(123)가 배치된다. 상기 금속 스타퍼(123)는 상기 희생막들(112)을 제거하는 과정에서 상기 블로킹 절연막(124)이 식각되는 것을 방지하여, 상기 블로킹 절연막(124)을 포함하는 상기 수직 구조체(130)를 보호하는 기능을 수행할 수 있다. 상기 금속 스타퍼(123) 및 상기 게이트 전극(145) 사이에는 상기 배리어 패턴(144)이 더 배치될 수 있다. 이 때, 상기 금속 스타퍼(123), 상기 배리어 패턴(144), 및 상기 게이트 전극(145)은 수평 전극(150)을 구성하고, 상기 수평 전극(150)은 금속 등을 포함하는 도전성 물질로 형성됨에 따라 3차원 반도체 메모리 장치의 제어 게이트의 기능을 수행할 수 있다.
상술된 실시 예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130a)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130a)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제1 방향으로 연장된 절연 패턴들 및 수평 전극들이 교대로 반복적으로 적층된 전극 구조체;
    상기 전극 구조체를 관통하여 상기 기판과 연결되는 반도체 기둥;
    상기 반도체 기둥과 상기 전극 구조체 사이의 전하 저장막;
    상기 전하 저장막과 상기 반도체 기둥 사이의 터널 절연막; 및
    상기 전하 저장막과 상기 전극 구조체 사이의 블로킹 절연막을 포함하고,
    상기 수평 전극들 각각은 게이트 전극 및 상기 블로킹 절연막과 상기 게이트 전극 사이에 개재된 금속 스타퍼를 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전극 구조체는 복수로 제공되고,
    상기 복수개의 전극 구조체들 사이에 상기 제1 방향으로 연장된 트렌치를 포함하고,
    상기 복수개의 전극 구조체들은 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 터널 절연막, 상기 전하 저장막, 및 상기 블로킹 절연막들은 상기 반도체 기둥을 따라 상기 기판에 수직적으로 연장되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 금속 스타퍼는 상기 블로킹 절연막에 접하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 금속 스타퍼는 도전성 금속 질화물을 포함하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 금속 물질을 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 금속 스타퍼 및 상기 게이트 전극 사이에 개재된 배리어 금속을 더 포함하는 3차원 반도체 메모리 장치.
  8. 기판 상에, 절연막들 및 희생막들이 교대로 반복적으로 적층된 몰드 구조체를 형성하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출하는 관통홀들을 형성하는 단계;
    상기 관통홀들에 의해 노출된 상기 희생막들의 일부를 식각하여 제1 리세스 영역들을 형성하는 단계;
    상기 제1 리세스 영역들을 채우는 금속 스타퍼를 형성하는 단계;
    상기 관통홀들 내에 반도체 기둥을 포함하는 수직 구조체를 형성하는 단계;
    상기 몰드 구조체를 복수 개로 분리시키는 제1 방향으로 연장된 트렌치들을 형성하는 단계;
    상기 트렌치들에 의해 노출된 상기 희생막들을 제거하여 제2 리세스 영역들을 형성하는 단계; 및
    상기 제2 리세스 영역들 내에 게이트 전극들을 형성하는 단계를 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속 스타퍼를 형성하는 단계는:
    상기 관통홀들 및 상기 제1 리세스 영역들을 채우도록 금속막을 증착하는 것; 및
    증착된 상기 금속막을 등방성 식각하여 상기 제1 리세스 영역들에 잔존하는 상기 금속 스타퍼를 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 게이트 전극을 형성하는 단계 전에, 배리어 패턴을 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
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