KR101789287B1 - 3차원 반도체 기억 소자 - Google Patents

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Abstract

3차원 반도체 기억 소자를 제공한다. 이 소자에 따르면, 적층-구조체가 기판 상에 배치되어 제1 방향으로 연장된다. 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함한다. 수직형 활성 패턴이 적층-구조체를 관통한다. 적층 구조체는 제1 부분 및 제2 부분을 포함하고, 적층-구조체의 제2 부분은 제1 방향에 수직한 제2 방향으로 제1 부분 보다 작은 폭을 갖는다. 적층-구조체의 제2 부분 옆에 스트래핑 콘택 플러그가 배치되어, 공통 소오스 영역과 접촉된다.

Description

3차원 반도체 기억 소자{THERR DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자는 기판 상에 배치되고 제1 방향으로 연장된 적층-구조체, 상기 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 적층-구조체는 제1 부분 및 제2 부분을 포함하고, 상기 적층-구조체의 제2 부분은 상기 제1 방향에 수직한 제2 방향으로 상기 제1 부분 보다 작은 폭을 갖고; 상기 적층-구조체를 관통하는 복수의 수직형 활성 패턴들; 상기 각 수직형 활성 패턴의 측벽과 상기 각 게이트 패턴 사이에 개재된 다층 유전막; 상기 적층-구조체 일 측의 상기 기판 내에 형성된 공통 소오스 영역; 및 상기 공통 소오스 영역 상에 배치된 스트래핑 콘택 플러그를 포함할 수 있다. 이때, 상기 스트래핑 콘택 플러그는 상기 적층-구조체의 제2 부분 옆에 위치할 수 있다.
일 실시예에 따르면, 상기 적층-구조체의 제1 부분은, 서로 대향되고 상기 제1 방향으로 나란히 연장된 제1 측벽 및 제2 측벽을 가질 수 있으며, 상기 적층-구조체의 제2 부분은 서로 대향된 제1 측벽 및 제2 측벽을 가질 수 있다. 상기 적층-구조체의 제2 부분의 상기 제1 측벽은 상기 제1 부분의 상기 제1 측벽을 기준으로 옆으로 오목할 수 있다. 상기 스트래핑 콘택 플러그는 상기 제2 부분의 상기 제1 측벽 옆에 위치할 수 있다.
일 실시예에 따르면, 상기 제1 부분의 상기 제2 측벽 및 상기 제2 부분의 상기 제2 측벽은 실질적으로 상기 제1 방향으로 연장된 하나의 평평한 측벽(a flat sidewall)을 이룰 수 있다.
일 실시예에 따르면, 상기 제2 부분의 상기 제2 측벽은 상기 제1 부분의 상기 제2 측벽을 기준으로 옆으로 오목할 수 있다.
일 실시예에 따르면, 상기 공통 소오스 영역은 상기 제1 방향으로 연장될 수 있다. 상기 공통 소오스 영역은 상기 적층-구조체의 상기 제1 부분 옆에 위치한 비랜딩부(non-landing portion) 및 상기 적층-구조체의 상기 제2 부분 옆에 위치한 랜딩부(landing portion)를 포함할 수 있다. 상기 랜딩부의 상기 제2 방향의 폭은 상기 비랜딩부의 상기 제2 방향의 폭에 비하여 큰 것이 바람직하다.
일 실시예에 따르면, 상기 소자는 상기 공통 소오스 영역 상에 배치된 소자분리 패턴을 더 포함할 수 있다. 상기 스트래핑 콘택 플러그는 상기 소자분리 패턴을 관통하여 상기 공통 소오스 영역과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 수직형 활성 패턴의 상단에 전기적으로 접속된 비트 라인; 및 상기 스트래핑 콘택 플러그의 상부면에 전기적으로 접속된 스트래핑 라인을 더 포함할 수 있다.
일 실시예에 따르면, 상기 비트 라인 및 상기 스트래핑 라인은 상기 기판의 상부면으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 이 경우에, 상기 비트 라인 및 상기 스트래핑 라인은 상기 제2 방향으로 나란히 연장될 수 있다.
일 실시예에 따르면, 상기 다층 유전막의 적어도 일부는 옆으로 연장되어 상기 각 게이트 패턴의 상부면 및 하부면을 덮을 수 있다.
본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자는 기판 상에 배치되고 제1 방향으로 나란히 연장된 복수의 적층-구조체들, 상기 각 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 복수의 적층-구조체들은 상기 제1 방향에 수직한 제2 방향으로 동일한 피치(pitch)로 배열되고; 상기 각 적층-구조체를 관통하는 복수의 수직형 활성 패턴들; 상기 각 수직형 활성 패턴의 측벽과 상기 각 게이트 패턴 사이에 개재된 다층 유전막; 상기 적층-구조체들 사이의 상기 기판 내에 형성되고, 상기 제1 방향으로 나란히 연장된 복수의 공통 소오스 영역들; 및 상기 공통 소오스 영역들 중에서 어느 하나에 전기적으로 접속된 스트래핑 콘택 플러그를 포함할 수 있다. 상기 스트래핑 콘택 플러그 양측에 인접한 한 쌍의 상기 적층-구조체들 중에서 적어도 하나는 제1 부분, 및 상기 제1 부분 보다 상기 제2 방향의 폭이 작은 제2 부분을 포함할 수 있다. 상기 스트래핑 콘택 플러그는 상기 제2 부분 옆에 위치할 수 있다.
일 실시예에 따르면, 상기 스트래핑 콘택 플러그와 전기적으로 접속된 공통 소오스 영역은 비랜딩부 및 랜딩부를 포함할 수 있다. 상기 랜딩부는 상기 제2 방향으로 상기 비랜딩부 보다 큰 폭을 가질 수 있으며, 상기 랜딩부 및 상기 적층-구조체의 상기 제2 부분은 상기 제2 방향으로 배열될 수 있다.
일 실시예에 따르면, 상기 스트래핑 콘택 플러그는 복수로 제공될 수 있다. 상기 복수의 스트래핑 콘택 플러그들은 상기 공통 소오스 영역들에 각각 전기적으로 접속될 수 있다. 상기 적층-구조체들의 각각은 상기 제1 부분 및 상기 제2 부분을 포함할 수 있으며, 상기 스트래핑 콘택 플러그들 및 상기 적층-구조체들의 상기 제2 부분들은 상기 제2 방향을 따라 교대로 그리고 반복적으로 배열될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 기판 내에 형성되고, 상기 제2 방향으로 연장되어 상기 공통 소오스 영역들을 연결하는 접속 도핑된 영역(connection doped region); 및 상기 스트래핑 콘택 플러그의 상부면에 전기적으로 접속되고, 상기 제2 방향으로 연장된 스트래핑 라인을 더 포함할 수 있다. 상기 스트래핑 라인 아래의 상기 스트래핑 콘택 플러그의 개수는 상기 공통 소오스 영역들의 개수 보다 적을 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 스트래핑 콘택 플러그가 상기 공통 소오스 영역에 접촉된다. 이로써, 상기 공통 소오스 영역의 저항을 최소화시킬 수 있다. 또한, 상기 스트래핑 콘택 플러그가 상대적으로 작은 폭을 갖는 상기 적층-구조체의 상기 제2 부분 옆에 위치한다. 상기 적층 구조체의 상기 제2 부분으로 인하여, 상기 스트래핑 콘택 플러그와 접촉되는 상기 공통 소오스 영역의 일부분의 평면적을 제한된 면적 내에서 충분히 확보할 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 1b는 도 1a의 적층-구조체(stack-structure)의 일부를 확대한 평면도.
도 1c는 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도.
도 2a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도.
도 2b는 도 2a의 A 부분을 확대한 도면.
도 3a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 3b는 도 3a의 게이트 적층-구조체의 일부를 확대한 평면도.
도 4a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 4b는 도 4a의 III-III' 및 IV-IV'을 따라 취해진 단면도.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도들.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도들.
도 7은 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 4a의 III-III' 및 IV-IV'을 따라 취해진 단면도.
도 8은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 9는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 1b는 도 1a의 적층-구조체의 일부를 확대한 평면도이며, 도 1c는 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도이다.
도 1a 및 1c를 참조하면, 반도체 기판(100, 이하, 기판이라 함) 상에 복수의 적층-구조체들(170, stack-structures)이 배치될 수 있다. 도 1a에 개시된 바와 같이, 상기 복수의 적층-구조체들(170)은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 상기 기판(100)의 상부면에 평행할 수 있다. 상기 제1 방향은 도 1a에서 x축 방향에 해당할 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 각 적층-구조체(170)는 교대로 그리고 반복적으로 적층된 게이트 패턴들(GSG, CG, SSG) 및 절연 패턴들(110a)을 포함할 수 있다. 상기 각 적층-구조체(170) 내 게이트 패턴들(GSG, CG, SSG)은 적어도 한 층의 접지 선택 게이트 패턴(GSG), 상기 접지 선택 게이트 패턴(GSG) 상에 차례로 적층된 복수의 셀 게이트 패턴들(CG) 및 최상부의 셀 게이트 패턴 상에 적층된 적어도 한 층의 스트링 선택 게이트 패턴(SSG)을 포함할 수 있다. 일 실시예에 따르면, 도 1c에 개시된 바와 같이, 최하부의 셀 게이트 패턴과 기판(100) 사이에 복수의 접지 선택 게이트 패턴들(GSG)이 적층될 수 있다. 또한, 최상부의 셀 게이트 패턴 상에 복수의 스트링 선택 게이트 패턴들(SSG)이 적층될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 각 적층-구조체(170)는 하나의 접지 선택 게이트 패턴(GSG) 및 하나의 스트링 선택 게이트 패턴(SSG)을 포함할 수도 있다.
상기 적층-구조체(170)내 절연 패턴들(110a)의 두께들은 소자가 요구하는 특성을 위하여 조절될 수 있다. 예컨대, 최하부의 셀 게이트 패턴 및 접지 선택 게이트 패턴(GSG) 사이의 절연 패턴은 셀 게이트 패턴들(CG) 사이의 절연 패턴들에 비하여 두꺼울 수 있다. 이와 유사하게, 최상부의 셀 게이트 패턴 및 스트링 선택 게이트 패턴(SSG) 사이의 절연 패턴도 셀 게이트 패턴들(CG) 사이의 절연 패턴들에 비하여 두꺼울 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 절연 패턴들(110a)의 두께들은 다양한 형태로 구현될 수 있다.
상기 절연 패턴들(110a)은 산화물을 포함할 수 있다. 상기 게이트 패턴들(GSG, CG, SSG)은 도전 물질을 포함할 수 있다. 예컨대, 상기 게이트 패턴들(GSG, CG, SSG)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
복수의 수직형 활성 패턴들(130)이 상기 각 적층-구조체(170)을 관통할 수 있다. 상기 수직형 활성 패턴들(130)은 상기 기판(100)과 접촉될 수 있다. 상기 수직형 활성 패턴(130)은 파이브 형태 또는 마카로니 형태를 갖는 수직형 반도체 패턴(120)을 포함할 수 있다. 상기 수직형 반도체 패턴(120)은 충전 유전 패턴(125, filling dielectric pattern)에 의해 채워질 수 있다. 상기 수직형 활성 패턴(130)은 상기 충전 유전 패턴(125) 및 수직형 반도체 패턴(120) 상에 배치된 캐핑 반도체 패턴(127)을 더 포함할 수 있다. 상기 수직형 및 캐핑 반도체 패턴들(120, 127)은 상기 기판(100)과 동일한 반도체 원소를 포함할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 수직형 및 캐핑 반도체 패턴들(120, 127)은 실리콘을 포함할 수 있다. 상기 수직형 반도체 패턴(120)은 상기 기판(100)과 동일한 타입의 도펀트로 도핑되거나, 언도프트 상태(undoped)일 수 있다. 상기 캐핑 반도체 패턴(127)의 적어도 일부분 내에 드레인 영역이 형성될 수 있다. 상기 드레인 영역은 제2 도전형의 도펀트로 도핑될 수 있다.
다층 유전막(160)이 상기 각 수직형 활성 패턴(130)의 측벽 및 상기 각 게이트 패턴(GSG, CG, SSG) 사이에 개재될 수 있다. 상기 다층 유전막(160)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(130)의 측벽에 인접할 수 있으며, 상기 블로킹 유전막은 상기 각 게이트 패턴(GSG, CG, SSG)에 인접할 수 있다. 상기 전하저장막은 상기 터널 유전막 및 블로킹 유전막 사이에 개재될 수 있다. 상기 터널 유전막은 산화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 블로킹 유전막은 상기 터널 유전막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄 산화막 및/또는 알루미늄 산화막 등과 같은 금속 산화막 등)을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막은 상기 고유전막에 비하여 높은 에너지 밴드 갭을 갖는 장벽 유전막을 더 포함할 수 있다. 상기 장벽 유전막은 상기 고유전막 및 상기 전하저장막 사이에 개재될 수 있다. 상기 전하저장막은 전하를 저장할 수 있는 트랩들을 갖는 유전 물질을 포함할 수 있다. 예컨대, 상기 전하저장막은 산화물 및/또는 금속 산화물 등을 포함할 수 있다. 상기 셀 게이트 패턴(CG) 및 수직형 활성 패턴(130) 사이의 다층 유전막(160)은 논리 데이터를 저장하는 데이터 저장 요소로 사용될 수 있다. 상기 선택 게이트 패턴들(GSG, SSG) 및 수직형 활성 패턴(130) 사이의 다층 유전막(160)은 선택 트랜지스터들의 게이트 유전막으로 사용될 수 있다. 상기 다층 유전막(160)의 적어도 일부는 수평적으로 연장되어 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 도 1c에 개시된 바와 같이, 일 실시예에 따르면, 상기 다층 유전막(160) 내 터널 유전막, 전하저장막 및 블로킹 유전막 전체가 수평적으로 연장되어, 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다.
상기 각 수직형 활성 패턴(130)은 하나의 수직형 셀 스트링을 구현할 수 있다. 상기 수직형 셀 스트링은, 서로 직렬로 연결되고 적층된 셀 트랜지스터들을 포함할 수 있다. 또한, 상기 수직형 셀 스트링은 차례로 적층된 적어도 하나의 접지 선택 트랜지스터, 복수의 셀 트랜지스터들 및 적어도 하나의 스트링 선택 트랜지스터를 포함할 수 있다. 상기 접지 선택 트랜지스터, 셀 트랜지스터들 및 스트링 선택 트랜지스터들은 서로 직렬로 연결될 수 있다. 상기 셀 트랜지스터는 상기 각 수직형 활성 패턴(130) 및 상기 각 셀 게이트 패턴(CG)의 교차지점에 정의될 수 있다. 상기 접지 선택 트랜지스터는 상기 각 수직형 활성 패턴(130) 및 상기 접지 선택 게이트 패턴(GSG)의 교차지점에 정의될 수 있으며, 상기 스트링 선택 트랜지스터는 상기 각 수직형 활성 패턴(130) 및 상기 스트링 선택 게이트 패턴(SSG)의 교차지점에 정의될 수 있다. 상기 수직형 셀 스트링에 포함된 접지 선택, 셀 및 스트링 선택 트랜지스터들은 상기 수직형 활성 패턴(130)의 측벽에 정의된 수직형 채널 영역들을 각각 포함할 수 있다. 최하부의 접지 선택 게이트 패턴(GSG)을 포함하는 접지 선택 트랜지스터는 상기 접지 선택 게이트 패턴(GSG) 아래에 정의되는 수평형 채널 영역을 더 포함할 수 있다.
버퍼 유전 패턴(103a)이 상기 각 적층-구조체(170) 및 상기 기판(100) 사이에 배치될 수 있다. 이 경우에, 상기 수직형 활성 패턴(130)은 아래로 연장되어 상기 버퍼 유전막(103)을 관통할 수 있다. 이로써, 상기 수직형 활성 패턴(130)은 상기 기판(130)과 접촉될 수 있다. 상기 버퍼 유전 패턴(103a)은 산화물을 포함할 수 있다. 캐핑 유전 패턴(135)이 상기 각 적층-구조체(170) 및 상기 각 적층-구조체를 관통하는 수직형 활성 패턴들(130) 상에 배치될 수 있다. 상기 캐핑 유전 패턴(135)의 양 측벽은 그 아래의 적층-구조체(170)의 양 측벽에 각각 정렬될 수 있다. 상기 캐핑 유전 패턴(135)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 적층-구조체들(170) 사이의 기판(100) 내에 공통 소오스 영역들(150)이 형성될 수 있다. 즉, 상기 각 적층-구조체(170)의 양측에 인접한 기판(100) 내에 상기 공통 소오스 영역들(150)이 각각 배치될 수 있다. 상기 공통 소오스 영역들(150)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 공통 소오스 영역들(150)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제2 방향은 상기 기판(100)의 상부면에 평행할 수 있다. 상기 제2 방향은 도 1a의 y축 방향에 해당할 수 있다. 상기 적층-구조체들(170) 및 공통 소오스 영역들(150)은 상기 제2 방향으로 교대로 그리고 반복적으로 배열될 수 있다. 상기 공통 소오스 영역들(150)은 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 즉, 상기 공통 소오스 영역들(150)은 상기 기판(100)과 다른 타입의 도펀트로 도핑되고, 상기 드레인 영역과 동일한 도펀트로 도핑될 수 있다.
소자분리 패턴들(177)이 상기 적층-구조체들(170) 사이의 공간들을 각각 채울 수 있다. 즉, 상기 각 소자분리 패턴(177)은 상기 각 공통 소오스 영역(150) 상에 배치될 수 있다. 상기 소자분리 패턴(177)의 상부면은 실질적으로 상기 캐핑 유전 패턴(135)의 상부면과 공면을 이룰 수 있다. 상기 소자분리 패턴(177)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
스트래핑 콘택 플러그(180, strapping contact plug)가 상기 소자분리 패턴(177)을 관통하여 상기 공통 소오스 영역(150)에 전기적으로 접속될 수 있다. 이때, 상기 스트래핑 콘택 플러그(180) 양 측에 인접한 한 쌍의 적층-구조체들(170) 중에서 적어도 하나는, 평면적 관점에서, 제1 부분 및 상기 제1 부분에 비하여 작은 폭을 갖는 제2 부분을 포함할 수 있다. 이를 도 1b를 참조하여 좀더 구체적으로 설명한다. 도 1b는 도 1a의 적층-구조체(170) 및 그에 인접한 공통 소오스 영역(150)을 확대한 평면도이다. 도 1b는 설명의 편의를 위하여 도 1a의 비트 라인(190a) 및 스트래핑 라인(190b)을 생략하였다.
도 1a 및 도 1b를 참조하면, 상술된 바와 같이, 상기 복수의 적층-구조체들(170)은 상기 제1 방향으로 나란히 연장될 수 있다. 이때, 상기 복수의 적층-구조체들(170)은 상기 제2 방향을 따라 실질적으로 동일한 피치(P, pitch)로 배열될 수 있다.
도 1b를 참조하면, 상기 적층-구조체(170)는 제1 부분(168a) 및 제2 부분(168b)을 포함할 수 있다. 상기 제1 부분(168a) 및 제2 부분(168b)은 상기 제1 방향으로 정렬될 수 있다. 상기 제2 부분(168b)은 상기 제2 방향으로 상기 제1 부분(168a) 보다 작은 폭을 갖는 것이 바람직하다. 상기 제1 부분(168a)의 전체는 실질적으로 균일한 제1 폭(W1)을 가질 수 있다. 상기 제1 부분(168b)의 폭은 상기 제1 방향의 위치에 따라 변화될 수 있다. 상기 제2 부분(168b)의 최소 폭을 제2 폭(W2)이라 정의한다. 일 실시예에 따르면, 상기 제2 부분(168b)의 제2 폭(W2)은 상기 제2 부분(168b)의 실질적인 중심부일 수 있다.
상기 적층-구조체(170)의 제1 부분(168a)은, 상기 제1 방향으로 나란히 연장되고 서로 대향된(opposite to) 제1 측벽(172a) 및 제2 측벽을(172b)을 가질 수 있다. 이와 유사하게, 상기 적층-구조체(170)의 제2 부분(168b)은 서로 대향된 제1 측벽(173a) 및 제2 측벽(173b)을 가질 수 있다. 상기 제1 부분(168a)의 제1 측벽(172a) 및 제2 측벽(172b)은 상기 제2 부분(168b)의 제1 측벽(173a) 및 제2 측벽(173b)에 각각 연결될 수 있다. 평면적 관점에서, 상기 제2 부분(168b)의 제1 측벽(173a)은 상기 제1 부분(168a)의 제1 측벽(172a)을 기준으로 옆으로 오목할 수 있다. 즉, 상기 제2 부분(168b)의 제1 측벽(173a)은 상기 제2 부분(168b)의 제2 측벽(173b)을 향하여 오목한 형태일 수 있다. 상기 제2 부분(168b)의 제1 측벽(173a)은 둥근 형태일 수 있다.
도 1b에 도시된 바와 같이, 일 실시예에 따르면, 상기 제2 부분(168b)의 제2 측벽(173b) 및 상기 제1 부분(168a)의 제2 측벽(172b)은 상기 제1 방향으로 연장된 하나의 평평한 측벽(a flat sidewall)을 이룰 수 있다.
상기 제1 및 제2 부분들(168a, 168b)을 갖는 적층-구조체(170) 옆의 공통 소오스 영역(150)은 비랜딩부(148a) 및 랜딩부(148b)을 포함할 수 있다. 상기 비랜딩부(148a)는 상기 적층-구조체(170)의 제1 부분(168a) 옆에 위치할 수 있으며, 상기 랜딩부(148b)는 상기 적층-구조체(170)의 제2 부분(168b) 옆에 위치할 수 있다. 상기 스트래핑 콘택 플러그(180)는 상기 랜딩부(148b)에 전기적으로 접속될 수 있다. 상기 랜딩부(148b)는 상기 비랜딩부(148ab)에 비하여 큰 폭을 가질 수 있다. 상기 적층-구조체(170)의 제1 및 제2 부분들(168a, 168b)과 유사하게, 상기 비랜딩부(148a)의 전체는 실질적으로 균일한 폭(S1)을 가질 수 있으며, 상기 랜딩부(148b)의 폭은 상기 제1 방향의 위치에 따라 변화될 수 있다. 상기 적층-구조체(170)의 제2 부분(168b)에 기인하여, 상기 공통 소오스 영역(150)의 랜딩부(148b)는 최대폭(S2)을 갖는 부분을 포함할 수 있다. 상기 적층-구조체(170)의 제1 부분(168a)의 제1 폭(W1) 및 상기 비랜딩부(148a)의 폭(S1)의 합은 상기 적층-구조체(170)의 제2 부분(168b)의 제2 폭(W2) 및 상기 랜딩부(148b)의 최대폭(S2)의 합과 실질적으로 동일할 수 있다. 상기 스트래핑 콘택 플러그(180)는 상기 랜딩부(148b)에 직접 접촉될 수 있다. 이와는 다르게, 상기 공통 소오스 영역(150)의 상부면 상에 금속-반도체 화합물층(미도시함)이 형성될 수 있으며, 상기 스트래핑 콘택 플러그(180)는 상기 금속-반도체 화합물층에 접촉될 수 있다. 상기 금속-반도체 화합물층은 상기 소자분리 패턴(177) 아래에 배치될 수 있다. 예컨대, 상기 금속 화합물 반도체층은 금속 실리사이드층일 수 있다.
계속해서 도 1a 및 도 1b를 참조하면, 상기 복수의 적층-구조체들(170)의 각각이 상기 제1 부분(168a) 및 제2 부분(168b)을 가질 수 있다. 이로써, 상기 공통 소오스 영역들(150)의 각각이 상기 비랜딩부(148a) 및 랜딩부(148b)를 포함할 수 있다. 복수의 상기 스트래핑 콘택 플러그들(180)이 상기 소자분리 패턴들(177)을 관통하여 상기 공통 소오스 영역들(150)에 각각 접촉될 수 있다. 상기 적층-구조체들(170)의 제2 부분들(148b) 및 상기 스트래핑 콘택 플러그들(180)은 상기 제2 방향으로 교대로 그리고 반복적으로 배열될 수 있다.
계속해서, 도 1a, 도 1b 및 도 1c를 참조하면, 층간 유전막(183)이 상기 스트래핑 콘택 플러그들(180), 소자분리 패턴들(177) 및 수직형 활성 패턴들(130) 상에 배치될 수 있다. 비트 라인들(190a)이 상기 층간 유전막(183) 상에 배치될 수 있다. 상기 비트 라인들(190a)은 상기 수직형 활성 패턴들(130)의 상단들에 전기적으로 접속될 수 있다. 스트래핑 라인(190b)이 상기 층간 유전막(183) 상에 배치될 수 있다. 상기 스트래핑 라인(190b)은 상기 스트래핑 콘택 플러그들(180)의 상부면들과 전기적으로 접속될 수 있다.
도 1b에 개시된 바와 같이, 일 실시예에 따르면, 상기 비트 라인들(190a) 및 스트래핑 라인(190b)은 상기 기판(100)의 상부면으로부터 실질적으로 동일한 레벨(level)에 위치할 수 있다. 도 1a에 개시된 바와 같이, 상기 비트 라인들(190a) 및 스트래핑 라인(190b)은 상기 제2 방향으로 나란히 연장될 수 있다.
상기 비트 라인(190a)은 제1 도전 플러그(185a)를 경유하여 상기 비트 라인(190a) 아래의 수직형 활성 패턴(130)과 전기적으로 접속될 수 있다. 상기 제1 도전 플러그(185a)는 상기 비트 라인(190a) 및 수직형 활성 패턴(130) 사이의 층간 유전막(183) 및 캐핑 유전 패턴(135)을 연속적으로 관통할 수 있다. 상기 스트래핑 라인(190ba)은 제2 도전 플러그(185b)를 경유하여 상기 스트래핑 콘택 플러그(180)와 전기적으로 접속될 수 있다. 상기 제2 도전 플러그(185b)는 상기 스트래핑 라인(190ab) 및 스트래핑 콘택 플러그(180) 사이의 층간 유전막(183)을 관통할 수 있다. 상기 도전 플러그들(185a, 185b)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트 라인(190a) 및 스트래핑 라인(190b)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 스트래핑 라인(190ba) 아래에 위치한 수직형 활성 패턴은 더미(dummy) 수직형 활성 패턴일 수 있다. 이에 더하여, 상기 스트래핑 라인(190ab)에 인접한 수직형 활성 패턴도 더미 수직형 활성 패턴일 수 있다. 상기 더미 수직형 활성 패턴은 수직형 셀 스트링으로 사용되지 않을 수 있다. 상기 더미 수직형 활성 패턴 상에는 상기 제1 도전 플러그(185a)가 형성되지 않을 수 있다. 이로써, 상기 더미 수직형 활성 패턴의 기능을 제한할 수 있다. 상기 더미 수직형 활성 패턴은 비트 라인에 전기적으로 접속되지 않을 수 있다. 상기 더미 수직형 활성 패턴의 적어도 일부는 상기 적층-구조체(170)의 상기 제2 부분(168b)을 관통할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 공통 소오스 영역(150)은 상기 스트래핑 콘택 플러그(180)를 경유하여 상기 스트래핑 라인(190b)에 전기적으로 접속된다. 이로써, 상기 공통 소오스 영역(150)의 저항을 낮추어 3차원 반도체 기억 소자의 신뢰성을 향상시킬 수 있다. 또한, 상기 적층-구조체(170)는 제1 부분(168a) 및 상기 제1 부분(168a) 보다 작은 폭을 갖는 제2 부분(168b)을 포함할 수 있다. 이에 따라, 상기 스트래핑 콘택 플러그(180)가 상기 공통 소오스 영역(150)에 접촉할 수 있는 평면적을 충분히 확보할 수 있다. 그 결과, 적층-구조체들(170)간의 간격을 최소화 상태에서, 상기 스트래핑 콘택 플러그(180)를 상기 공통 소오스 영역(150)에 접촉시킬 수 있다. 특히, 상기 적층-구조체들(170)을 동일한 피치(P)로 배열시킴과 더불어, 상기 공통 소오스 영역(150)의 상기 랜딩부(148b)의 폭을 증가시킬 수 있다. 결과적으로, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 3차원 반도체 기억 소자에서, 상기 다층 유전막(160)의 전체가 수평적으로 연장되어 상기 각 게이트 패턴(GSG, CG, SSG)의 상부면 및 하부면을 덮을 수 있다. 이와는 다르게, 상기 다층 유전막은 다른 형태를 가질 수도 있다. 이를 도면을 참조하여 설명한다.
도 2a는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도이고, 도 2b는 도 2a의 A 부분을 확대한 도면이다.
도 2a 및 도 2b를 참조하면, 수직형 활성 패턴(230) 및 각 게이트 패턴(GSG, CG, SSG) 사이의 다층 유전막(260)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 다층 유전막(260)의 터널 유전막, 전하저장막 및 블로킹 유전막은 각각 도 1b의 다층 유전막(160)의 터널 유전막, 전하저장막 및 블로킹 유전막과 동일한 물질로 형성될 수 있다.
상기 다층 유전막(260)은 제1 서브막(255) 및 제2 서브막(257)을 포함할 수 있다. 상기 제1 서브막(255)은 수직적으로 연장되어 상기 수직형 활성 패턴(230) 및 절연 패턴(110a) 사이에 개재될 수 있다. 상기 제2 서브막(257)은 수평적으로 연장되어 상기 각 게이트 패턴(GSG, CG, SSG)의 하부면 및 상부면을 덮을 수 있다. 상기 제1 서브막(255)은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막(257)은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 상기 제1 및 제2 서브막들(255, 257) 중에서 어느 하나는 상기 전하저장막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 서브막(255)은 상기 터널 유전막, 전하저장막 및 상기 블로킹 유전막 내 장벽 유전막을 포함할 수 있으며, 상기 제2 서브막(257)은 상기 블로킹 유전막 내 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 서브막들(255, 257)은 다른 조합으로 구성될 수도 있다.
상기 수직형 활성 패턴(230)은 제1 수직형 반도체 패턴(227) 및 제2 수직형 반도체 패턴(228)을 포함할 수 있다. 상기 제1 수직형 반도체 패턴(227)은 상기 제2 수직형 반도체 패턴(228) 및 상기 제1 서브막(255) 사이에 개재될 수 있다. 상기 제1 수직형 반도체 패턴(227)은 상기 제1 서브막(255)의 연장부에 의하여 상기 기판(100)과 접촉되지 않을 수 있다. 상기 제2 수직형 반도체 패턴(228)은 상기 제1 수직형 반도체 패턴(227) 및 상기 기판(100)과 접촉될 수 있다. 충전 유전 패턴(125)이 상기 제2 수직형 반도체 패턴(228)으로 둘러싸인 내부 공간을 채울 수 있다. 상기 수직형 활성 패턴(230)은 상기 제1 및 제2 수직형 반도체 패턴들(227, 228) 및 상기 충전 유전 패턴(125) 상에 배치된 캐핑 반도체 패턴(127)을 더 포함할 수 있다.
한편, 도 1a, 1b 및 도 1c를 참조하여 설명한 적층-구조체(170)의 제2 부분(168b)의 제2 측벽(173b)은 상기 제1 부분(168a)의 제2 측벽(172b)가 함께 하나의 평평한 측벽을 이룰 수 있다. 이와는 다르게, 상기 적층-구조체(170)의 제2 부분의 제2 측벽은 다른 형태일 수도 있다. 이를 도면들을 참조하여 설명한다.
도 3a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 3b는 도 3a의 게이트 적층-구조체의 일부를 확대한 평면도이다.
도 3a 및 도 3b를 참조하면, 스트래핑 콘택 플러그(180)의 양 측에 인접한 한 쌍의 적층-구조체들(170)은 상기 스트래핑 콘택 플러그(180)를 기준으로 대칭적인 구조를 가질 수 있다. 도 3b에 개시된 바와 같이, 상기 적층-구조체(170)는 제1 부분(168a) 및 제2 부분(168b')을 포함할 수 있다. 상기 제2 부분(168b')의 제1 측벽(173a)은 상기 제1 부분(168a)의 제1 측벽(172a)을 기준으로 옆으로 오목할 수 있다. 이와 마찬가지로, 상기 제2 부분(168b')의 제2 측벽(173b')은 상기 제1 부분(168a)의 제2 측벽(172b)을 기준으로 옆으로 오목한 형태일 수 있다. 즉, 상기 제2 부분(168b')의 제1 측벽(173a) 및 제2 측벽(173b')은 서로를 향하여 오목한 형태들일 수 있다. 이에 따라, 상기 한 쌍의 적층-구조체들(170)의 제2 부분들(168b')의 상기 스트래핑 콘택 플러그(180)에 인접한 측벽들은 모두 오목한 형태일 수 있다. 도 3a에 도시된 바와 같이, 본 실시에에서도, 상기 적층-구조체들(170)은 상기 제2 방향으로 동일한 피치(P)로 배열될 수 있다. 결과적으로, 상기 스트래핑 콘택 플러그(180)가 접촉되는 공통 소오스 영역(150)의 랜딩부(148b')의 폭은 제한된 면적 내에서 더욱 증가될 수 있다. 본 실시예에서도, 상기 랜딩부(148b')의 최대폭(S2') 및 상기 적층-구조체(170)의 제2 부분(168b')의 최소폭(W2')의 합은 공통 소오스 영역(150)의 비랜딩부(148a)의 폭(S1) 및 적층-구조체(170)의 제1 부분(168a)의 폭(W1)의 합과 동일할 수 있다.
도 2a 및 도 2b를 참조하여 설명한 수직형 활성 패턴(230) 및 다층 유전막(260)은 도 3a 및 도 3b에 개시된 3차원 반도체 기억 소자에도 적용될 수 있다.
상술한 실시예들에 따르면, 상기 각 공통 소오스 영역(150) 상에 상기 스트래핑 콘택 플러그(180)가 배치될 수 있다. 이와는 다르게, 상기 공통 소오스 영역들(150) 중에서 일부(some) 상에는 스트래핑 콘택 플러그가 형성되지 않을 수 있다. 이를 도면들을 참조하여 설명한다.
도 4a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 4b는 도 4a의 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 스트래핑 콘택 플러그들(180)은 상기 공통 소오스 영역들(150) 중에서 선택된 공통 소오스 영역들 상에 접촉될 수 있다. 상기 공통 소오스 영역들(150) 중에서 비선택된 공통 소오스 영역들 상에는 상기 스트래핑 콘택 플러그가 접촉되지 않을 수 있다. 상기 스트래핑 콘택 플러그들(180)은 상기 제2 방향으로 배열될 수 있으며, 상기 스트래핑 콘택 플러그들(180) 사이에 상기 비선택된 공통 소오스 영역이 배치될 수 있다. 상기 스트래핑 콘택 플러그들(180)은 스트래핑 라인(190b)과 전기적으로 접속된다. 본 실시예에 따르면, 상기 스트래핑 라인(190b) 아래의 스트래핑 콘택 플러그들(180)의 개수는 상기 스트래핑 라인(190b) 아래의 공통 소오스 영역들(150)의 개수 보다 작을 수 있다.
상기 스트래핑 콘택 플러그와 접촉된 공통 소오스 영역(150)은 도 3a 및 도 3b를 참조하여 설명한 비랜딩부(148a) 및 랜딩부(148b')를 포함할 수 있다. 이 경우에, 상기 랜딩부(148b') 양 측에 인접한 한 쌍의 적층-구조체들(170)의 제2 부분들의 서로 마주보는(facing) 측벽들은 모두 옆으로 오목한 형태일 수 있다. 이와는 다르게, 상기 스트래핑 콘택 플러그와 접촉된 공통 소오스 영역(150)은 도 1a 및 도 1b를 참조하여 설명한 비랜딩부(148a) 및 랜딩부(148b)를 포함할 수도 있다. 이 경우에, 상기 랜딩부(148bb) 양 측에 인접한 한 쌍의 적층-구조체들(170)의 제2 부분들의 서로 마주보는(facing) 측벽들 중에서 어느 하나가 옆으로 오목한 형태일 수 있다. 상기 비선택된 공통 소오스 영역은 랜딩부를 포함하지 않을 수 있다. 즉, 상기 비선택된 공통 소오스 영역은 실질적으로 균일한 폭을 가질 수 있으며, 상기 비선택된 공통 소오스 영역의 폭은 상기 선택된 공통 소오스 영역의 비랜딩부(148a)의 폭과 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 적층-구조체들(170)은 전체적으로 균일한 폭을 갖는 적층-구조체를 포함할 수도 있다.
도 4b에 개시된 바와 같이, 기판(100) 내에 상기 공통 소오스 영역들(150)과 동일한 타입의 도펀트로 도핑된 접속 도핑된 영역(200, connection doped region)이 배치될 수 있다. 도 4a에 개시된 바와 같이, 상기 접속 도핑된 영역(200)은 상기 제2 방향으로 연장되어 상기 선택된 공통 소오스 영역 및 상기 비선택된 공통 소오스 영역과 연결될 수 있다. 일 실시예에 따르면, 상기 접속 도핑된 영역(200)은 스트래핑 라인(190ab) 아래에 배치될 수 있다. 다시 말해서, 상기 접속 도핑된 영역(200) 및 스트래핑 라인(190ab)은 중첩될 수 있다. 이로써, 상기 접속 도핑된 영역(200)은 상기 선택된 공통 소오스 영역의 랜딩부와 접속될 수 있다. 상기 비선택된 공통 소오스 영역은 상기 접속 도핑된 영역(200)을 경유하여 상기 선택된 공통 소오스 영역 상의 스트래핑 콘택 플러그(180)와 전기적으로 접속될 수 있다.
다음으로, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법들을 도면들을 참조하여 설명한다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 5a를 참조하면, 제1 도전형의 도펀트로 도핑된 기판(100) 상에 버퍼 유전막(103)을 형성할 수 있다. 상기 버퍼 유전막(103) 상에 희생막들(105) 및 절연막들(110)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 희생막들(105)은 상기 절연막(110)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 절연막들(110)은 산화막들로 형성할 수 있으며, 상기 희생막들(105)은 질화막들로 형성될 수 있다.
상기 절연막들(110), 희생막들(105) 및 버퍼 유전막(103)을 연속적으로 패터닝하여 채널 홀들(115)을 형성한다. 상기 채널 홀들(115)은 상기 기판(100)을 노출시킬 수 있다. 상기 채널 홀들(115)을 갖는 기판(100) 상에 반도체막을 콘포말하게 형성하고, 상기 반도체막 상에 상기 채널 홀들(115)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막(115)은 산화막, 질화막 및/또는 산화질화막 등으로 형성될 수 있다. 상기 충전 유전막 및 반도체막을 최상부의 상기 절연막이 노출될 때까지 평탄화시키어, 상기 각 채널 홀(115) 내에 수직형 반도체 패턴(120) 및 충전 유전 패턴(125)을 형성할 수 있다. 상기 수직형 반도체 패턴(120) 및 상기 충전 유전 패턴(125)를 리세스하여, 상기 수직형 반도체 패턴(120) 및 충전 유전 패턴(125)의 상단들이 상기 최상부의 절연막의 상부면 보다 낮은 레벨에 위치할 수 있다. 이어서, 상기 기판(100) 상에 캐핑 반도체막을 형성할 수 있다. 상기 캐핑 반도체막은 상기 수직형 반도체 패턴(120) 및 충전 유전 패턴(125) 위의 상기 채널 홀(115)을 채울 수 있다. 상기 캐핑 반도체막을 상기 최상부의 절연막이 노출될 때까지 평탄화시키어, 캐핑 반도체 패턴(127)을 형성할 수 있다. 상기 수직형 반도체 패턴(120) 및 캐핑 반도체 패턴(127)은 수직형 활성 패턴(130)을 구성할 수 있다. 적어도 상기 캐핑 반도체 패턴(127)의 일부 내에 제2 도전형의 도펀트를 제공하여 드레인 영역을 형성할 수 있다.
도 5b를 참조하면, 상기 수직형 활성 패턴들(130) 및 최상부의 절연막 상에 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막, 절연막들(110), 희생막들(105) 및 버퍼 유전막(103)을 연속적으로 패터닝하여, 차례로 적층된 버퍼 유전 패턴(103a), 예비 몰드 구조체(140) 및 캐핑 유전 패턴(135)을 형성할 수 있다. 이때, 기판(100) 상에 복수의 상기 예비 몰드 구조체들(140)이 형성될 수 있다. 상기 예비 몰드 구조체들(140) 사이에 트렌치(145)가 형성된다. 상기 희생 패턴들(105a)은 상기 트렌치(145)에 의해 노출될 수 있다. 상기 각 예비 몰드 구조체(140)는 교대로 그리고 반복적으로 적층된 희생 패턴들(105a) 및 절연 패턴들(110a)을 포함할 수 있다. 상기 각 예비 몰드 구조체(140)는 복수의 수직형 활성 패턴들(130)을 포함할 수 있다.
도 1a의 적층-구조체(170)와 같이, 평면적 관점에서 상기 예비 몰드 구조체들(140)은 제1 방향으로 나란히 연장될 수 있다. 평면적 관점에서 상기 예비 몰드 구조체들(140)은 상기 제1 방향에 수직한 제2 방향으로 동일한 피치로 배열될 수 있다. 일 실시예에 따르면, 상기 각 예비 몰드 구조체(140)는 제1 부분 및 제2 부분을 포함할 수 있다. 상기 예비 몰드 구조체(140)의 제1 부분은 상기 제2 방향으로 제1 폭(W1)을 갖고, 상기 예비 몰드 구조체(140)의 제2 부분은 상기 제2 방향으로 상기 제1 폭(W1) 보다 작은 폭을 가질 수 있다. 상기 예비 몰드 구조체(140)의 제2 부분은 제2 폭(W2)을 가질 수 있다. 상기 예비 몰드 구조체(140)의 제2 부분의 상기 제2 폭(W2)은 상기 예비 몰드 구조체(140)의 제2 부분의 최소 폭일 수 있다. 평면적 관점에서, 상기 예비 몰드 구조체(140)는 도 1a의 적층-구조체(170)의 평면적 형태와 실질적으로 동일한 형태를 가질 수 있다.
상기 트렌치(145) 아래의 기판(100) 내에 상기 제2 도전형의 도펀트를 제공하여 공통 소오스 영역들(150)을 형성할 수 있다. 상기 예비 몰드 구조체들(140)의 형태로 인하여, 상기 공통 소오스 영역들(150)은 도 1a 및 1b를 참조하여 설명한 형태로 형성될 수 있다.
도 5c를 참조하면, 상기 트렌치(145)에 노출된 희생 패턴들(105a)을 제거하여 빈 영역들(155)을 형성할 수 있다. 이로써, 몰드 구조체(140a)가 형성될 수 있다. 상기 몰드 구조체(140a)는 상기 적층된 절연 패턴들(110a) 및 상기 절연 패턴들(110a) 사이의 상기 빈 영역들(155)을 포함할 수 있다. 일 실시예에 따르면, 상기 빈 영역들(155)은 상기 수직형 활성 패턴(130)의 측벽의 일부분들을 노출시킬 수 있다.
도 5d를 참조하면, 상기 빈 영역들(155)을 갖는 기판(100) 상에 다층 유전막(160)을 콘포말하게 형성할 수 있다. 상기 다층 유전막(160)은 상기 빈 영역들(155)의 내면들 상에 실질적으로 균일한 두께로 형성될 수 있다.
상기 다층 유전막(160)을 갖는 기판(100) 상에 상기 빈 영역들(155)을 채우는 게이트 도전막(165)을 형성할 수 있다. 상기 게이트 도전막(165)은 상기 트렌치(145)를 부분적으로 채울 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 5e를 참조하면, 상기 빈 영역들(155) 외부의 상기 게이트 도전막(165)을 제거하여 상기 빈 영역들(155)을 각각 채우는 게이트 패턴들(GSG, CG, SSG)을 형성할 수 있다. 상기 빈 영역들(155) 외부의 상기 게이트 도전막(165)을 제거함으로써, 상기 게이트 패턴들(GSG, CG, SSG)이 서로 분리될 수 있다. 교대로 그리고 반복적으로 적층된 게이트 패턴들(GSG, CG, SSG) 및 절연 패턴들(110a)은 적층-구조체(170)에 포함될 수 있다.
일 실시예에 따르면, 상기 빈 영역들(155) 외부의 상기 다층 유전막(160)을 제거할 수 있다. 이와는 달리, 상기 빈 영역들(155) 외부의 상기 다층 유전막(160)의 적어도 일부는 잔존될 수도 있다.
이어서, 트렌치(145)를 채우는 소자분리막을 기판(100) 상에 형성하고, 상기 소자분리막을 평탄화시키어, 상기 트렌치(145)를 채우는 소자분리 패턴(177)을 형성할 수 있다.
도 5f를 참조하면, 상기 소자분리 패턴(177)을 관통하여 상기 공통 소오스 영역들(150)에 각각 접촉되는 스트래핑 콘택 플러그들(180)을 형성할 수 있다.
이어서, 상기 기판(100) 전면 상에 층간 유전막(183)을 형성할 수 있다. 상기 층간 유전막(183) 및 캐핑 유전 패턴(135)을 연속적으로 관통하여 상기 수직형 활성 패턴(130)의 상단에 접촉된 제1 도전 플러그(185a)가 형성될 수 있다. 이때, 도 1a, 도 1b 및 도 1c를 참조하여 설명한 더미 수직형 활성 패턴으로 사용되는 수직형 활성 패턴 상에는 상기 제1 도전 플러그(185a)가 형성되지 않을 수 있다. 상기 층간 유전막(183)을 관통하여 상기 스트래핑 콘택 플러그(180)와 접촉된 제2 도전 플러그(185b)가 형성될 수 있다. 상기 제1 및 제2 도전 플러그들(185a, 185b)은 동시에 형성될 수 있다.
상기 층간 유전막(183) 상에 도 1a 및 도 1c의 비트 라인들(190a) 및 스트래핑 라인(190b)을 형성할 수 있다. 이로써, 도 1a, 도 1b 및 도 1c를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 2a 및 도 2b에 개시된 3차원 반도체 기억 소자의 제조 방법을 특징적인 부분들을 중심으로 설명한다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 1a의 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 6a를 참조하면, 기판(100) 상에 버퍼 유전막(103)을 형성할 수 있으며, 상기 버퍼 유전막(103) 상에 희생막들(105) 및 절연막들(110)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 절연막들(110), 희생막들(105) 및 버퍼 유전막(103)을 연속적으로 패터닝하여 채널 홀들(115)을 형성할 수 있다.
상기 채널 홀들(115)을 갖는 기판(100) 상에 제1 서브막(255)을 콘포말하게 형성할 수 있다. 상기 제1 서브막(255) 상에 제1 반도체막을 콘포말하게 형성할 수 있다. 상기 채널 홀(115) 아래의 기판(100)이 노출될 때까지 상기 제1 반도체막 및 제1 서브막(255)을 연속적으로 이방성 식각할 수 있다. 이에 따라, 상기 채널 홀(115)의 측벽 상에 제1 수직형 반도체 패턴(227)이 형성될 수 있다. 상기 제1 서브막(255)은 상기 채널 홀(115)의 측벽 및 상기 제1 수직형 반도체 패턴(227) 사이에 개재될 수 있다. 상기 채널 홀(115)의 바닥면 상 및 최상부의 절연막 상의 제1 서브막(255)은 상기 이방성 식각에 의하여 제거될 수 있다.
도 6b를 참조하면, 이어서, 상기 기판(100) 전면 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 상기 채널 홀(115)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 제1 반도체막을 상기 최상부의 절연막이 노출될 때까지 평탄화시킬 수 있다. 이로써, 상기 채널 홀(115) 내에 제2 수직형 반도체 패턴(228) 및 충전 유전 패턴(125)이 형성될 수 있다. 상기 제2 수직형 반도체 패턴(228)은 상기 제1 수직형 반도체 패턴(227) 및 상기 채널 홀(115) 아래의 기판(100)과 접촉할 수 있다. 상기 제1 및 제2 수직형 반도체 패턴들(227, 228)과 충전 유전 패턴(125)의 상단들을 리세스하고, 캐핑 반도체 패턴(127)을 형성할 수 있다. 상기 제1 및 제2 수직형 활성 패턴들(227, 228)과 상기 캐핑 반도체 패턴(127)은 수직형 활성 패턴(230)에 포함될 수 있다. 적어도 상기 캐핑 반도체 패턴(127)의 일부분 내에 드레인 영역을 형성할 수 있다.
이어서, 상기 기판(100) 전면 상에 캐핑 유전막을 형성할 수 있다. 상기 캐핑 유전막, 절연막들(110), 희생막들(105) 및 버퍼 유전막(103)을 연속적으로 패터닝하여 트렌치(145)와, 차례로 적층된 버퍼 유전 패턴(103a), 예비 몰드 구조체 및 캐핑 유전 패턴(135)을 형성할 수 있다. 상기 예비 몰드 구조체는 교대로 그리고 반복적으로 적층된 희생 패턴들 및 절연 패턴(110a)을 포함할 수 있다. 상기 희생 패턴들을 제거하여 빈 영역들(155)을 형성할 수 있다. 상기 빈 영역들(155)은 상기 수직형 활성 패턴(230)의 측벽 상의 제1 서브막(255)을 노출시킬 수 있다.
상기 빈 영역들(155)을 갖는 기판(100) 상에 제2 서브막(257)을 콘포말하게 형성할 수 있다. 상기 제2 서브막(257)은 상기 빈 영역들(155)의 내면들 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 제1 및 제2 서브막들(255, 257)은 다층 유전막(260)에 포함될 수 있다. 이 후의 후속 공정들은 도 5d 내지 도 5f를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이로써, 도 2a 및 도 2b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
한편, 도 5a 내지 도 5f를 참조하여 설명한 3차원 반도체 기억 소자의 제조 방법에서, 도 5b의 예비 몰드 구조체(140)의 평면적 형태를 도 3a 및 도 3b를 참조하여 설명한 적층-구조체들(170)의 평면적 형태로 형성할 수 있다. 이로써, 도 3a 및 도 3b에 개시된 3차원 반도체 기억 소자를 구현할 수 있다.
도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자의 제조 방법을 특징적인 부분을 중심으로 설명한다. 도 4a 및 도 4b에 개시된 3차원 반도체 기억 소자의 제조 방법도 도 5a 내지 도 5f를 참조하여 설명한 제조 방법과 유사하다. 다만, 도 7에 개시된 바와 같이, 도 4a 및 도 4b의 접속 도핑된 영역(200)은 희생막들(105) 및 절연막들(110)을 형성하기 전에 형성될 수 있다. 상기 접속 도핑된 영역(200)은 상기 접속 도핑된 영역(200)을 정의하는 마스크 패턴을 이용하여 형성할 수 있다. 상기 버퍼 유전막(103)은 상기 접속 도핑된 영역(200)의 형성을 위한 이온 주입 버퍼막으로 사용될 수 있다. 이와는 달리, 상기 접속 도핑된 영역(200)을 형성한 후에, 상기 버퍼 유전막(103)을 형성할 수 있다. 또한, 도 5b의 예비 몰드 구조체(140)의 평면적 형태를 도 4a 및 도 4b의 적층-구조체들(170)의 평면적 형태로 형성할 수 있다. 이외의 제조 공정들은 도 5a 내지 도 5f를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 이로써, 도 4a 및 도 4b에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 8은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 8을 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 9는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접촉시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 배치되고 제1 방향으로 연장된 적층-구조체, 상기 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 적층-구조체는 제1 부분 및 제2 부분을 포함하고, 상기 적층-구조체의 제2 부분은 상기 제1 방향에 수직한 제2 방향으로 상기 제1 부분 보다 작은 폭을 갖고;
    상기 적층-구조체를 관통하는 복수의 수직형 활성 패턴들;
    상기 각 수직형 활성 패턴의 측벽과 상기 각 게이트 패턴 사이에 개재된 다층 유전막;
    상기 적층-구조체 일 측의 상기 기판 내에 형성된 공통 소오스 영역;
    상기 공통 소오스 영역 상에 배치된 스트래핑 콘택 플러그; 및
    상기 적층 구조체 상에서 상기 제 2 방향으로 연장되며, 상기 스트래핑 콘택 플러그에 접속되는 스트래핑 라인를 포함하되, 상기 스트래핑 콘택 플러그는 상기 적층-구조체의 제2 부분 옆에 위치한 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 적층-구조체의 제1 부분은, 서로 대향되고 상기 제1 방향으로 나란히 연장된 제1 측벽 및 제2 측벽을 갖고,
    상기 적층-구조체의 제2 부분은 서로 대향된 제1 측벽 및 제2 측벽을 갖고,
    상기 적층-구조체의 제2 부분의 상기 제1 측벽은 상기 제1 부분의 상기 제1 측벽을 기준으로 옆으로 오목하고,
    상기 스트래핑 콘택 플러그는 상기 제2 부분의 상기 제1 측벽 옆에 위치한 3차원 반도체 기억 소자.
  3. 청구항 2항에 있어서,
    상기 제1 부분의 상기 제2 측벽 및 상기 제2 부분의 상기 제2 측벽은 상기 제1 방향으로 연장된 하나의 평평한 측벽(a flat sidewall)을 이루는 3차원 반도체 기억 소자.
  4. 청구항 2항에 있어서,
    상기 제2 부분의 상기 제2 측벽은 상기 제1 부분의 상기 제2 측벽을 기준으로 옆으로 오목한 3차원 반도체 기억 소자.
  5. 청구항 1항에 있어서,
    상기 공통 소오스 영역은 상기 제1 방향으로 연장되고,
    상기 공통 소오스 영역은 상기 적층-구조체의 상기 제1 부분 옆에 위치한 비랜딩부(non-landing portion) 및 상기 적층-구조체의 상기 제2 부분 옆에 위치한 랜딩부(landing portion)를 포함하고, 상기 랜딩부의 상기 제2 방향의 폭은 상기 비랜딩부의 상기 제2 방향의 폭에 비하여 큰 3차원 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 공통 소오스 영역 상에 배치된 소자분리 패턴을 더 포함하되,
    상기 스트래핑 콘택 플러그는 상기 소자분리 패턴을 관통하여 상기 공통 소오스 영역과 전기적으로 접속된 3차원 반도체 기억 소자.
  7. 청구항 1항에 있어서,
    상기 다층 유전막의 적어도 일부는 옆으로 연장되어 상기 각 게이트 패턴의 상부면 및 하부면을 덮는 3차원 반도체 기억 소자.
  8. 기판 상에 배치되고 제1 방향으로 나란히 연장된 복수의 적층-구조체들, 상기 각 적층-구조체는 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들을 포함하고, 상기 복수의 적층-구조체들은 상기 제1 방향에 수직한 제2 방향으로 동일한 피치(pitch)로 배열되고;
    상기 각 적층-구조체를 관통하는 복수의 수직형 활성 패턴들;
    상기 각 수직형 활성 패턴의 측벽과 상기 각 게이트 패턴 사이에 개재된 다층 유전막;
    상기 적층-구조체들 사이의 상기 기판 내에 형성되고, 상기 제1 방향으로 나란히 연장된 복수의 공통 소오스 영역들;
    상기 공통 소오스 영역들 중에서 어느 하나에 전기적으로 접속된 스트래핑 콘택 플러그; 및
    상기 적층 구조체 상에서 상기 제 2 방향으로 연장되며, 상기 스트래핑 콘택 플러그에 접속되는 스트래핑 라인를 포함하되,
    상기 스트래핑 콘택 플러그 양측에 인접한 한 쌍의 상기 적층-구조체들 중에서 적어도 하나는 제1 부분, 및 상기 제1 부분 보다 상기 제2 방향의 폭이 작은 제2 부분을 포함하고, 상기 스트래핑 콘택 플러그는 상기 제2 부분 옆에 위치한 3차원 반도체 기억 소자.
  9. 청구항 8항에 있어서,
    상기 스트래핑 콘택 플러그와 전기적으로 접속된 공통 소오스 영역은 비랜딩부 및 랜딩부를 포함하고,
    상기 랜딩부는 상기 제2 방향으로 상기 비랜딩부 보다 큰 폭을 갖고,
    상기 랜딩부 및 상기 적층-구조체의 상기 제2 부분은 상기 제2 방향으로 배열된 3차원 반도체 기억 소자.
  10. 청구항 8항에 있어서,
    상기 스트래핑 콘택 플러그는 복수로 제공되고, 상기 복수의 스트래핑 콘택 플러그들은 상기 공통 소오스 영역들에 각각 접속되고,
    상기 적층-구조체들의 각각은 상기 제1 부분 및 상기 제2 부분을 포함하고,
    상기 스트래핑 콘택 플러그들 및 상기 적층-구조체들의 상기 제2 부분들은 상기 제2 방향을 따라 교대로 그리고 반복적으로 배열된 3차원 반도체 기억 소자.
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