KR101812260B1 - 3차원 반도체 기억 소자 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 셀 게이트들이 적층되고, 최상위의 셀 게이트 상부에 서로 옆으로 이격된 복수의 제1 스트링 선택 게이트들이 배치될 수 있다. 수직형 활성 패턴이 각 제1 스트링 선택 게이트와 그 아래에 적층된 셀 게이트들을 연속적으로 관통할 수 있다. 다층 유전막이 각 수직형 활성 패턴의 측벽과, 셀 및 제1 스트링 게이트들 사이에 개재될 수 있다. 제1 보충 도전 패턴이 각 제1 스트링 선택 게이트의 일 측면에 접촉될 수 있다.

Description

3차원 반도체 기억 소자 및 그 제조 방법{THERR DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 3차원 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 초 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다.
이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다. 하지만, 3차원 반도체 기억 소자는 그 구조적 형태로 인하여 여러 문제점들이 발생되어 신뢰성이 저하되는 것 등의 문제점들이 야기될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 3차원 반도체 기억 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 이 소자는 기판 상에 적층되고 서로 절연된 셀 게이트들, 및 최상위의 셀 게이트 상부에 배치되고 서로 옆으로 이격된 복수의 제1 스트링 선택 게이트들을 포함하는 적층 구조체; 상기 각 제1 스트링 선택 게이트와 그 아래에 적층된 셀 게이트들을 연속적으로 관통하는 수직형 활성 패턴; 상기 각 수직형 활성 패턴의 측벽과, 상기 셀 및 제1 스트링 게이트들 사이에 개재된 다층 유전막; 및 상기 각 제1 스트링 선택 게이트의 일 측면에 접촉된 제1 보충 도전 패턴(supplement-conductive pattern)을 포함한다.
일 실시예에 따르면, 상기 제1 보충 도전 패턴은 금속 패턴 및 상기 금속 패턴과 상기 각 제1 스트링 선택 게이트의 상기 일 측면 사이에 개재된 배리어 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 각 제1 스트링 선택 게이트의 상기 일 측면은 옆으로 오목한 형태일 수 있다.
일 실시예에 따르면, 상기 제1 보충 도전 패턴의 상단은 상기 각 제1 스트링 선택 게이트의 상부면의 레벨과 같거나 낮은 레벨에 위치할 수 있으며, 상기 제1 보충 도전 패턴의 하단은 상기 각 제1 스트링 선택 게이트의 하부면의 레벨과 같거나 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 소자는 상기 적층 구조체의 양측에 각각 배치된 한 쌍의 소자분리 패턴들을 더 포함할 수 있다. 상기 각 셀 게이트의 양 측면들은 상기 한 쌍의 소자분리 패턴들과 각각 접촉될 수 있다. 상기 제1 스트링 선택 게이트는 상기 제1 보충 도전 패턴에 접촉된 상기 일 측면과, 상기 일 측면에 대향된 타 측면을 가질 수 있다. 상기 제1 스트링 선택 게이트의 상기 타 측면은 상기 소자분리 패턴과 접촉될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 각 제1 스트링 선택 게이트와 상기 최상위의 셀 게이트 사이에 개재된 제2 스트링 선택 게이트; 및 상기 제2 스트링 선택 게이트의 일 측면에 접촉된 제2 보충 도전 패턴을 더 포함할 수 있다. 상기 각 수직형 활성 패턴은 적층된 상기 제2 및 제1 스트링 선택 게이트들, 및 상기 제2 스트링 선택 게이트 아래에 적층된 셀 게이트들을 관통할 수 있다. 상기 다층 유전막은 상기 각 수직형 활성 패턴의 측벽 및 상기 제2 스트링 선택 게이트 사이에도 개재될 수 있다.
일 실시예에 따르면, 상기 제2 보충 도전 패턴의 상단은 상기 각 제2 스트링 선택 게이트의 상부면의 레벨과 같거나 낮은 레벨에 위치할 수 있으며, 상기 제2 보충 도전 패턴의 하단은 상기 각 제2 스트링 선택 게이트의 하부면의 레벨과 같거나 높은 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 적층된 제2 및 제1 스트링 선택 게이트들의 상기 일 측면들에 접촉된 제2 및 제1 보충 도전 패턴들은 서로 연결될 수 있다. 상기 연결된 제2 및 제1 보충 도전 패턴들은 이웃한 적층된 제2 및 제1 스트링 선택 게이트들의 제2 및 제1 보충 도전 패턴들과 절연될 수 있다.
일 실시예에 따르면, 상기 다층 유전막은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 다층 유전막의 적어도 일부는 옆으로 연장되어, 상기 각 게이트의 하부면 및 상부면을 덮을 수 있다.
일 실시예에 따르면, 상기 적층 구조체는 최하위의 셀 게이트 및 상기 기판 사이에 개재된 적어도 한층(at least one floor)의 접지 선택 게이트를 더 포함할 수 있다. 상기 수직형 활성 패턴들은 아래로 연장되어, 상기 접지 선택 게이트를 관통할 수 있다. 상기 다층 유전막은 상기 각 수직형 활성 패턴의 측벽 및 상기 접지 선택 게이트 사이에도 개재될 수 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들과, 상기 절연 패턴들 및 게이트 패턴들을 관통하는 수직형 활성 패턴들을 형성하되, 상기 게이트 패턴들은 복수의 셀 게이트들 및 최상위의 셀 게이트 상부에 위치한 예비 스트링 선택 게이트를 포함하는 것; 상기 각 수직형 활성 패턴의 측벽 및 상기 각 게이트 패턴 사이에 다층 유전막을 형성하는 것; 상기 예비 스트링 선택 게이트 및 그 위의 절연 패턴을 관통하는 커팅 트렌치 및 상기 커팅 트렌치에 의해 옆으로 분리된 스트링 선택 게이트들을 형성하되, 상기 커팅 트렌치의 양 내측벽들에 상기 스트링 선택 게이트들이 옆으로 리세스된 영역들이 형성되는 것; 및 상기 리세스 영역들을 각각 채우는 보충 도전 패턴들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 보충 도전 패턴들을 형성하는 것은, 상기 기판 상에 상기 리세스된 영역들을 채우는 보충 도전막을 형성하는 것; 및 상기 리세스된 영역들 외부의 보충 도전막을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 보충 도전 패턴들을 형성하는 것은, 상기 리세스된 영역들에 노출된 상기 스트링 선택 게이트들을 시드층으로 사용하는 선택적 성장 공정을 수행하여 상기 보충 도전 패턴들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 예비 스트링 선택 게이트는 제1 예비 스트링 선택 게이트에 해당할 수 있으며, 상기 옆으로 분리된 스트링 선택 게이트들은 제1 스트링 선택 게이트들에 해당할 수 있다. 상기 게이트 패턴들은 상기 제1 예비 스트링 선택 게이트와 상기 최상위의 셀 게이트 사이에 개재된 제2 예비 스트링 선택 게이트를 포함할 수 있다.
이 경우에, 상기 커팅 트렌치 및 스트링 선택 게이트들을 형성하는 것은, 상기 제1 및 제2 예비 스트링 선택 게이트들 및 그 위의 절연 패턴들을 관통하는 커팅 트렌치를 형성하는 것을 포함할 수 있다. 상기 커팅 트렌치의 각 옆에는 상기 제1 스트링 선택 게이트 및 그 아래의 제2 스트링 선택 게이트가 형성될 수 있으며, 상기 커팅 트렌치의 각 내측벽에는 상기 제1 및 제2 스트링 선택 게이트들이 옆으로 리세스된 영역들이 형성될 수 있다.
이 경우에, 상기 보충 도전 패턴들을 형성하는 것은, 상기 각 제1 스트링 선택 게이트 옆의 리세스된 영역을 채우는 제1 보충 도전 패턴 및 상기 각 제2 스트링 선택 게이트 옆의 리세스된 영역을 채우는 제2 보충 도전 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 보충 도전 패턴들을 형성하는 것은, 상기 커팅 트렌치를 갖는 기판 상에 상기 리세스된 영역들을 채우는 보충 도전막을 콘포말하게 형성하는 것; 및 상기 보충 도전막을 상기 커팅 트렌치의 바닥면이 노출될 때까지 전면 이방성 식각하는 것을 포함할 수 있다. 상기 커팅 트렌치의 일 내측벽의 리세스 영역들을 채우는 제1 및 제2 보충 도전 패턴들은 서로 연결될 수 있다. 상기 커팅 트렌치의 상기 일 내측벽의 제1 및 제2 보충 도전 패턴들은 상기 커팅 트렌치의 타 내측벽의 제1 및 제2 보충 도전 패턴들로부터 분리될 수 있다.
일 실시예에 따르면, 상기 게이트 패턴들 및 절연 패턴들과, 상기 수직형 활성 패턴들을 형성하는 것은, 기판 상에 절연막들 및 희생막들을 교대로 그리고 반복적으로 형성하는 것; 상기 절연막들 및 희생막들을 관통하는 개구부들을 형성하는 것; 상기 개구부들 내에 수직형 활성 패턴들을 각각 형성하는 것; 상기 절연막들 및 희생막들은 연속적으로 패터닝하여 소자분리 트렌치들, 및 교대로 그리고 반복적으로 적층된 절연 패턴들 및 희생 패턴들을 형성하는 것; 상기 희생 패턴들을 제거하여 빈 영역들을 형성하는 것; 및 상기 빈 영역들 내에 게이트 패턴들을 각각 형성하는 것을 포함할 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 제1 보충 도전 패턴이 상기 제1 스트링 선택 게이트의 일 측면에 접촉된다. 이에 따라, 상기 제1 스트링 선택 게이트의 저항 증가를 최소화시킬 수 있다. 이로써, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자를 나타내는 사시도.
도 2a는 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도.
도 2b는 도 2a의 A 부분을 확대한 도면.
도 2c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 2a의 B 부분을 확대한 도면.
도 2d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 2a의 B 부분을 확대한 도면.
도 3a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도.
도 3b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 3a의 C 부분을 확대한 도면.
도 3c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 3a의 C 부분을 확대한 도면.
도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도.
도 6a 내지 도 6h은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법에서 보충 도전 패턴의 다른 형성 방법을 설명하기 위한 플로우 챠트.
도 8은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도.
도 9a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도.
도 9b 및 도 9c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들.
도 11은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 기억 소자를 나타내는 사시도 이다. 도 2a는 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도이며, 도 2b는 도 2a의 A 부분을 확대한 도면이고, 도 2c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 2a의 B 부분을 확대한 도면이다.
도 1 및 도 2a를 참조하면, 기판(100) 상에 적층 구조체가 배치될 수 있다. 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 절연 패턴들(105a) 및 게이트 패턴들(GSG1, GSG2, CG, SSG2, SSG1)을 포함할 수 있다. 상기 적층 구조체 내의 게이트 패턴들(GSG1, GSG2, CG, SSG2, SSG1)은 적층된 복수의 셀 게이트들(CG)을 포함할 수 있다. 또한, 상기 적층 구조체 내의 게이트 패턴들(GSG1, GSG2, CG, SSG2, SSG1)은 최하위의 셀 게이트(CG, lowermost cell gate)와 상기 기판(100) 사이에 개재된 적어도 한 층(at least one floor)의 접지 선택 게이트(GSG1, GSG2)을 포함할 수 있다. 일 실시예에 따르면, 제1 접지 선택 게이트(GSG1)가 상기 기판(100) 및 상기 최하위의 셀 게이트(CG) 사이에 개재될 수 있으며, 제2 접지 선택 게이트(GSG2)가 상기 제1 접지 선택 게이트(GSG1) 및 상기 최하위의 셀 게이트(CG) 사이에 개재될 수 있다. 상술된 바와 같이, 상기 절연 패턴들(105a)에 의하여 상기 적층된 접지 선택 게이트들(GSG1, GSG2) 및 셀 게이트들(CG)은 서로 절연될 수 있다. 상기 절연 패턴들(105a)은 산화물 등을 포함할 수 있다. 본 실시예에서, 2층의 접지 선택 게이트들(GSG1, GSG2)이 개시되어 있으나, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 최하위의 셀 게이트(CG)와 기판(100) 사이에는 한 층의 접지 선택 게이트 또는 3 층 이상의 접지 선택 게이트가 배치될 수도 있다. 상기 셀 게이트들(CG) 및 접지 선택 게이트들(GSG1, GSG2)과, 이들(CG, GSG1, GSG2) 사이에 개재된 절연 패턴들(105a)은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도 1에서 y축 방향에 해당할 수 있다.
상기 적층 구조체 내의 게이트 패턴들(GSG1, GSG2, CG, SSG2, SSG1)은 복수의 제1 스트링 선택 게이트들(SSG1)을 포함할 수 있다. 상기 복수의 제1 스트링 선택 게이트들(SSG1)은 하나의 최상위의 셀 게이트(CG, uppermost cell gate) 상부(over)에 배치될 수 있다. 상기 제1 스트링 선택 게이트들(SSG1)은 상기 기판(100)의 상부면으로부터 동일한 레벨(level)에 위치할 수 있다. 상기 제1 스트링 선택 게이트들(SSG1)도 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 스트링 선택 게이트들(SSG1)은 제2 방향으로 서로 옆으로 이격될 수 있다. 상기 제2 방향은 도 1에서 x축 방향에 해당할 수 있다. 상기 제1 스트링 선택 게이트들(SSG1)은 커팅 트렌치(165, cutting trench)에 의하여 옆으로 이격될 수 있다. 다시 말해서, 상기 제1 스트링 선택 게이트들(SSG1) 사이에 상기 커팅 트렌치(165)가 배치될 수 있다. 상기 커팅 트렌치(165)도 상기 제1 방향으로 연장될 수 있다. 상기 커팅 트렌치(165)는 상기 제1 방향으로 나란히 연장된 양 내측벽들을 포함할 수 있다. 상기 제1 스트링 선택 게이트들(SSG1) 상의 절연 패턴들(105a)도 상기 커팅 트렌치(165)에 의하여 서로 분리될 수 있다. 상기 제1 스트링 선택 게이트들(SSG1) 상의 절연 패턴들(105a)의 일 측벽들은 상기 커팅 트렌치(165)의 상기 양 내측벽들에 각각 포함할 수 있다.
일 실시예에 따르면, 상기 최상위의 셀 게이트(CG) 상부에 한 개의 상기 커팅 트렌치(165)가 배치될 수 있으며, 한 쌍의 상기 제1 스트링 선택 게이트들(SSG1)이 배치될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 최상위의 셀 게이트(CG) 상부에는 복수의 커팅 트렌치(165)가 배치될 수 있으며, 3개 이상의 상기 제1 스트링 선택 게이트들(SSG1)이 동일한 레벨에 위치할 수 있다. 제1 보충 도전 패턴(175a1)이 상기 커팅 트렌치(165)에 인접한 상기 각 제1 스트링 선택 게이트(SSG1)의 일 측면에 접촉될 수 있다. 상기 제1 보충 도전 패턴(175a1)은 이웃한 제1 스트링 선택 게이트(SSG1)에 접촉된 이웃한 제1 보충 도전 패턴(175a1)으로부터 옆으로 분리된다. 도 1에 개시된 바와 같이, 상기 제1 보충 도전 패턴(175a1) 및 상기 제1 보충 도전 패턴(175a1)과 접촉된 상기 제1 스트링 선택 게이트(SSG1)의 일 측면은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 보충 도전 패턴(175a1)에 대한 보다 구체적인 설명은 하술 한다.
일 실시예에 따르면, 상기 제1 스트링 선택 게이트들(SSG1)의 각각의 아래에 제2 스트링 선택 게이트(SSG2)가 배치될 수 있다. 다시 말해서, 상기 각 제2 스트링 선택 게이트(SSG2)는 상기 각 제1 스트링 선택 게이트(SSG1)와 상기 최상위의 셀 게이트(CG) 사이에 개재될 수 있다. 상기 제2 스트링 선택 게이트들(SSG2)도 서로 동일한 레벨에 위치할 수 있으며, 서로 옆으로 이격될 수 있다. 상기 제2 스트링 선택 게이트들(SSG2)도 상기 커팅 트렌치(165)에 의하여 서로 옆으로 이격될 수 있다. 즉, 상기 제2 스트링 선택 게이트들(SSG2) 사이에 상기 커팅 트렌치(165)이 배치될 수 있다. 상기 제2 스트링 선택 게이트들(SSG2) 바로 위에 배치된 절연 패턴들(105a)도 상기 커팅 트렌치(165)에 의하여 서로 옆으로 이격될 수 있다. 상기 제2 스트링 선택 게이트들(SSG2) 바로 위에 배치된 절연 패턴들(105a)의 일 측벽들은 상기 커팅 트렌치(165)의 상기 양 내측벽들에 각각 포함될 수 있다. 제2 보충 도전 패턴(175a2)이 상기 각 제2 스트링 선택 게이트(SSG2)의 상기 커팅 트렌치(165)에 인접한 일 측면에 접촉될 수 있다. 도 1에 개시된 바와 같이, 상기 제2 보충 도전 패턴(175a2)도 상기 제1 방향으로 연장된 라인 형태일 수 있다. 상기 제2 보충 도전 패턴(175a2)의 보다 구체적인 설명은 하술 한다.
본 실시예에서는, 상기 제2 및 제1 스트링 선택 게이트들(SSG2, SSG1)이 상기 최상위의 셀 게이트(CG) 상에 적층될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제2 스트링 선택 게이트(SSG2)는 생략될 수 있다. 이와는 달리, 3층 이상의 스트링 선택 게이트들이 상기 최상위의 셀 게이트(CG) 상에 적층될 수 있다. 적층된 3층 이상의 스트링 선택 게이트들의 각각의 일 측면에는 보충 도전 패턴이 접촉될 수 있다.
수직형 활성 패턴들(120)이 상기 적층 구조체를 관통하여 수직적으로 관통하여 상기 기판(100)에 접속될 수 있다. 상기 수직형 활성 패턴들(120)은 상기 기판(100)에 형성된 웰 영역(well region)에 접속될 수 있다. 상기 웰 영역은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 각 수직형 활성 패턴(120)은 상기 각 제1 스트링 선택 게이트(SSG1) 및 그 아래의 제2 스트링 선택 게이트(SSG2), 적층된 셀 게이트들(CG) 및 접지 선택 게이트들(GSG2, GSG1)을 연속적으로 관통할 수 있다. 복수의 상기 수직형 활성 패턴들(120)이 상기 각 제1 스트링 선택 게이트(SSG1) 및 그 아래의 게이트 패턴들(SSG1, CG, GSG2, GSG1)을 관통할 수 있다.
상기 수직형 활성 패턴(120)은 속이 빈 파이프 형태 또는 마카로니(macaroni) 형태일 수 있다. 이때, 상기 파이프 형태 또는 마카로니 형태의 하단은 닫힌(closed) 형태일 수 있다. 충전 절연 패턴(125)이 상기 수직형 활성 패턴(120)으로 둘러싸인 공간을 채울 수 있다. 캐핑 반도체 패턴(130)이 상기 충전 절연 패턴(125) 및 상기 수직형 활성 패턴(120) 상에 배치될 수 있다. 상기 캐핑 반도체 패턴(130)은 상기 수직형 활성 패턴(120)과 접촉될 수 있다. 상기 수직형 활성 패턴(120)은 상기 기판(100)과 동일한 반도체 물질로 형성될 수 있다. 상기 수직형 활성 패턴(120) 및 캐핑 반도체 패턴(130)은 동일한 반도체 물질로 형성될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판일 수 있으며, 상기 수직형 활성 패턴(120) 및 캐핑 반도체 패턴(130)은 실리콘으로 형성될 수 있다. 상기 수직형 활성 패턴(120) 및 캐핑 반도체 패턴(130)은 결정 상태일 수 있다. 상기 수직형 활성 패턴(120)은 언도프트(undoped) 상태 또는 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 캐핑 반도체 패턴(130)의 적어도 일부분은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제2 도전형의 도펀트로 도핑된 캐핑 반도체 패턴(130)은 드레인에 해당할 수 있다. 일 실시예에 따르면, 상기 드레인은 상기 캐핑 반도체 패턴(130) 및 상기 수직형 활성 패턴(120)의 일부분 내에 형성될 수 있다. 상기 드레인의 하단은 상기 제1 스트링 선택 게이트(SSG1)의 상부면에 근접한 레벨에 위치할 수 있다. 일 실시예에 따르면, 상기 수직형 활성 패턴(120)은 필라(pillar) 형태일 수도 있다. 이 경우에, 상기 캐핑 반도체 패턴(130) 및 충전 유전 패턴(125)은 생략될 수도 있으며, 상기 드레인은 상기 수직형 활성 패턴(120)의 윗부분에 형성될 수 있다.
다층 유전막(150)이 상기 각 수직형 활성 패턴(120)의 측벽 및 상기 게이트 패턴들(GSG1, GSG2, CG, SSG2, SSG1) 사이에 개재될 수 있다. 상기 다층 유전막(150)을 도 2b를 참조하여 좀더 구체적으로 설명한다.
도 2a 및 도 2b를 참조하면, 상기 다층 유전막(150)은 터널 유전막(147), 전하 저장막(148) 및 블로킹 유전막(149)을 포함할 수 있다. 상기 터널 유전막(147)은 상기 수직형 활성 패턴(120)의 측벽에 인접하며, 상기 블로킹 유전막(149)은 상기 각 게이트 패턴(GSG1, GSG2, CG, SSG2, SSG1)에 인접할 수 있다. 상기 전하 저장막(1480은 상기 터널 유전막(147) 및 블로킹 유전막(149) 사이에 개재될 수 있다. 상기 터널 유전막(147)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 터널 유전막(147)은 산화막 및/또는 산화질화막 등을 포함할 수 있다. 상기 전하 저장막(148)은 전하를 저장할 수 있는 트랩들을 갖는 유전물질을 포함할 수 있다. 예컨대, 상기 전하 저장막(148)은 질화막 및/또는 금속 산화막(ex, 하프늄 산화막 등) 등을 포함할 수 있다. 상기 전하 저장막(148)은 단일층 또는 다층일 수 있다. 상기 블로킹 유전막(149)은 상기 터널 유전막(147)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 고유전막은 하프늄 산화막 및/또는 알루미늄 산화막 등과 같은 금속산화막을 포함할 수 있다. 이에 더하여, 상기 블로킹 유전막(149)은 상기 고유전막의 에너지 밴드 갭에 비하여 큰 에너지 밴드 갭을 갖는 장벽 유전막을 더 포함할 수 있다. 예컨대, 상기 장벽 유전막은 산화막일 수 있다. 상기 장벽 유전막은 상기 전하 저장막(148) 및 고유전막 사이에 개재될 수 있다. 일 실시예에 따르면, 도 2a 및 도 2b에 개시된 바와 같이, 상기 다층 유전막(150)의 전체가 옆으로 연장되어 상기 각 게이트 패턴(GSG1, GSG2, CG, SSG2, SSG1)의 상부면 및 하부면을 덮을 수 있다.
상기 각 수직형 활성 패턴(120)은 하나의 수직형 셀 스트링을 구현할 수 있다. 상기 수직형 셀 스트링은 서로 직렬로 연결된 셀 트랜지스터들, 및 셀 트랜지스터들의 양단에 각각 직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터를 포함할 수 있다. 상기 각 셀 트랜지스터는 상기 각 수직형 활성 패턴(120) 및 상기 각 셀 게이트(CG)의 교차지점에 정의될 수 있다. 상기 각 접지 선택 트랜지스터는 상기 각 수직형 활성 패턴(120) 및 상기 각 접지 선택 게이트(GSG1 또는 GSG2)의 교차지점에 정의될 수 있다. 상기 각 스트링 선택 트랜지스터는 상기 각 수직형 활성 패턴(120) 및 상기 각 스트링 선택 게이트(SSG1 또는 SSG2)의 교차 지점에 정의될 수 있다. 상기 수직형 셀 스트링 내 접지, 셀 및 스트링 선택 트랜지스터들은 차례로 적층될 수 있으며, 상기 수직형 셀 스트링 내 접지, 셀 및 스트링 선택 트랜지스터들은 상기 각 수직형 활성 패턴(120)의 측벽에 정의된 수직형 채널 영역들을 각각 포함할 수 있다.
본 실시예에 따르면, 복수의 적층된 셀 트랜지스터들의 하단에 제1 및 제2 접지 선택 트랜지스터들이 직렬로 연결될 수 있으며, 상기 복수의 적층된 셀 트랜지스터들의 상단에 제2 및 제1 접지 선택 트랜지스터들이 직렬로 연결될 수 있다.
계속해서, 도 1 및 도 2a를 참조하면, 한 쌍의 소자분리 패턴들(160)이 상기 적층 구조체의 양측에 각각 배치될 수 있다. 다시 말해서, 상기 적층 구조체는 상기 한 쌍의 소자분리 패턴들(160) 사이에 개재될 수 있다. 상기 셀 게이트들(CG) 및 접지 선택 게이트들(GSG1, GSG2)의 각각의 양 측면들은 상기 한상의 소자분리 패턴들(160)과 각각 접촉될 수 있다. 상기 기판(100) 상에는 복수의 상기 적층 구조체들이 배치될 수 있다. 상기 적층 구조체들 사이에 상기 소자분리 패턴(160)이 배치될 수 있다.
상기 제1 스트링 선택 게이트(SSG1) 상의 절연 패턴(105a) 상에 제1 층간 유전막(133)이 배치될 수 있다. 일 실시예에 따르면, 상기 소자분리 패턴(160)의 상부면은 상기 제1 층간 유전막(133)의 상부면과 실질적으로 공면(coplanar)을 이룰 수 있다. 상기 커팅 트렌치(165)는 위로 연장되어 상기 제1 층간 유전막(133)을 관통할 수 있다. 제2 층간 유전막(180)이 상기 제1 층간 유전막(133) 및 소자분리 패턴(160) 상에 배치되고, 상기 커팅 트렌치(165)를 채울 수 있다. 상기 소자분리 패턴(160)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제1 층간 유전막(133)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제2 층간 유전막(180)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 제2 층간 유전막(180) 상에 비트 라인들(BL)이 나란히 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향으로 연장되어 상기 제1 스트링 선택 게이트들(SSG1)과 교차할 수 있다. 상기 각 비트 라인(BL)은 상기 제2 방향으로 배열된 상기 수직형 활성 패턴들(120)의 상단들과 전기적으로 접속될 수 있다. 상기 비트 라인(BL)은 콘택 플러그(185)를 경유하여 상기 수직형 활성 패턴(120)의 상단(예컨대, 상기 수직형 활성 패턴(120)의 윗부분에 형성된 드레인)에 전기적으로 접속될 수 있다. 상기 콘택 플러그(185)는 제2 층간 유전막(180) 및 제1 층간 유전막(133)을 연속적으로 관통하여 상기 수직형 활성 패턴(120) 상의 캐핑 반도체 패턴(130)에 접속될 수 있다. 상기 비트 라인들(BL)은 알루미늄, 텅스텐 또는 구리 등과 같은 금속을 포함할 수 있다. 상기 콘택 플러그(185)는 알루미늄, 텅스텐 또는 구리 등과 같은 금속을 포함할 수 있다.
상기 각 소자분리 패턴(160)의 아래의 기판(100) 내에 공통 소오스 영역(140)이 배치될 수 있다. 상기 공통 소오스 영역(140)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트이다. 상기 제1 접지 선택 게이트(GSG1)는 상기 수직형 활성 패턴(120)의 측벽에 정의된 제1 채널 영역 및 상기 제1 접지 선택 게이트(GSG1) 아래의 기판(100)에 정의된 제2 채널 영역을 제어할 수 있다. 상기 제1 접지 선택 게이트(GSG1)에 동작 전압이 인가되는 경우에, 상기 제1 및 제2 채널 영역들에 채널들이 생성되어, 상기 셀 트랜지스터의 채널이 상기 공통 소오스 영역(140)과 전기적으로 접속될 수 있다.
다음으로, 상기 제1 보충 도전 패턴(175a1)에 대하여 도 2c를 참조하여 좀더 구체적으로 설명한다.
도 2c를 참조하면, 제1 스트링 선택 게이트(SSG1)는 서로 대향된 제1 측면(154a) 및 제2 측면을(154b)을 포함할 수 있다. 상기 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)은 상기 커팅 트렌치(165)에 인접하고, 상기 제1 스트링 선택 게이트(SSG1)의 제2 측면은(154b)은 상기 소자분리 패턴(160)에 인접할 수 있다. 상기 제1 보충 도전 패턴(175a1)은 상기 제1 스트링 선택 게이트(SSG1)의 상기 제1 측면(154a)에 접촉될 수 있다. 상기 제1 스트링 선택 게이트(SSG1)의 상기 제2 측면(154b)은 상기 소자분리 패턴(160)과 접촉될 수 있다.
일 실시예에 따르면, 상기 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)은 옆으로 오목한 형태일 수 있다. 이로써, 리세스된 영역(170)이 상기 제1 스트링 선택 게이트(SSG1)의 바로 위 및 바로 아래에 배치된 절연 패턴들(105a) 사이에 정의될 수 있다. 상기 제1 보충 도전 패턴(175a1)은 상기 제1 스트링 선택 게이트(SSG1) 옆의 상기 리세스된 영역(170)을 채우고, 상기 오목한 형태의 상기 제1 측면(154a)과 접촉될 수 있다.
상기 제1 스트링 선택 게이트(SSG1)는 금속을 포함할 수 있다. 예컨대, 상기 제1 스트링 선택 게이트(SSG1)는 제1 배리어 패턴(152, first barrier pattern) 및 제1 금속 패턴(153)을 포함할 수 있다. 상기 제1 배리어 패턴(152)은 상기 다층 유전막(150) 및 상기 제1 금속 패턴(153) 사이에 개재될 수 있다. 상기 제1 배리어 패턴(152)은 질화티타늄(TiN), 질화탄탈늄(TaN), 질화텅스텐(WN) 또는 질화티타늄실리콘(TiSiN) 등과 같은 도전성 금속 질화물을 포함할 수 있다. 이에 더하여, 상기 제1 배리어 패턴(152)는 전이 금속(ex, Ti 또는 TaN)을 더 포함할 수도 있다. 상기 제1 금속 패턴(153)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다.
상기 제1 보충 도전 패턴(175a1)의 상단은 상기 제1 스트링 선택 게이트(SSG1)의 상부면의 레벨과 같거나 낮은 레벨에 위치할 수 있으며, 상기 제2 보충 도전 패턴(175a1)의 하단은 상기 제1 스트링 선택 게이트(SSG1)의 하부면의 레벨과 같거나 높은 레벨에 위치할 수 있다. 일 실시예에 따르면, 도 2c에 도시된 바와 같이, 상기 제1 보충 도전 패턴(175a1)의 상단은 상기 제1 스트링 선택 게이트(SSG1)의 상부면의 레벨 보다 낮은 레벨에 위치할 수 있으며, 상기 제1 보충 도전 패턴(175a1)의 하단은 상기 제1 스트링 선택 게이트(SSG1)의 하부면의 레벨 보다 높은 레벨에 위치할 수 있다.
상기 제1 보충 도전 패턴(175a1)은 금속을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 보충 도전 패턴(175a1)은 제2 배리어 패턴(172) 및 제2 금속 패턴(173)을 포함할 수 있다. 상기 제2 배리어 패턴(172)은 상기 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)과 상기 제2 금속 패턴(173) 사이에 개재될 수 있다. 상기 제1 보충 도전 패턴(175a1)의 제2 배리어 패턴(172)이 상기 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)과 접촉될 수 있다. 상기 제1 보충 도전 패턴(175a1) 및 상기 제1 스트링 선택 게이트(SSG1) 사이에 계면이 존재할 수 있다. 상기 제2 배리어 패턴(172)은 질화티타늄(TiN), 질화탄탈늄(TaN), 질화텅스텐(WN) 또는 질화티타늄실리콘(TiSiN) 등과 같은 도전성 금속 질화물을 포함할 수 있다. 이에 더하여, 상기 제2 배리어 패턴(172)는 전이 금속(ex, Ti 또는 TaN)을 더 포함할 수도 있다. 상기 제2 금속 패턴(173)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 금속 패턴(173)은 상기 제1 금속 패턴(153)과 동일한 금속을 포함할 수 있다. 이와는 달리, 상기 제2 금속 패턴(173)은 상기 제1 금속 패턴(153)과 다른 금속을 포함할 수 있다. 상기 제2 배리어 패턴(172)은 상기 제1 배리어 패턴(152)과 동일한 도전성 금속 질화물을 포함하거나, 다른 도전성 금속 질화물을 포함할 수 있다.
상술된 실시예에서, 상기 제1 스트링 선택 게이트(SSG1)는 금속을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 스트링 선택 게이트(SSG1)는 도펀트로 도핑된 반도체 물질을 포함할 수도 있다.
계속해서, 도 2a 및 도 2c를 참조하면, 상기 셀 게이트들(CG), 접지 선택 게이트들(GSG1, GSG2) 및 제2 스트링 선택 게이트(SSG2)는 상기 제1 스트링 선택 게이트(SSG1)와 동일한 도전 물질을 포함할 수 있다.
상기 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)과 같이, 상기 제2 보충 도전 패턴(175a2)과 접촉된 상기 제2 스트링 선택 게이트(SSG2)의 일 측면도 옆으로 오목한 형태일 수 있다. 상기 제2 보충 도전 패턴(175a2)은 상기 제1 보충 도전 패턴(175a1)과 동일한 형태 및/또는 동일한 도전 물질로 형성될 수 있다. 예컨대, 상기 제2 보충 도전 패턴(175a2)의 상단은 상기 제2 스트링 선택 게이트(SSG2)의 상부면의 레벨과 같거나 낮은 레벨에 위치할 수 있으며, 상기 제2 보충 도전 패턴(175a2)의 하단은 상기 제2 스트링 선택 게이트(SSG2)의 하부면의 레벨과 같거나 높은 레벨에 위치할 수 있다. 상기 제2 보충 도전 패턴(175a2)내 배리어 패턴은 상기 제2 스트링 선택 게이트(SSG2)의 상기 일 측면과 상기 제2 보충 도전 패턴(175a2)내 금속 패턴 사이에 개재될 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 상기 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들에 상기 보충 도전 패턴들(175a1, 175a2)이 접촉된다. 이에 따라, 상기 스트링 선택 게이트들(SSG1, SSG2)은 충분한 선폭들을 유지할 수 있어, 상기 스트링 선택 게이트들(SSG1, SSG2)의 저항이 낮아질 수 있다. 그 결과, 우수한 신뢰성을 갖고 고속으로 동작할 수 있는 3차원 반도체 기억 소자를 구현할 수 있다. 또한, 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
상기 커팅 트렌치(165)에 인접한 상기 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들은 옆으로 리세스되어 상기 리세스된 영역들(170)이 정의될 수 있다. 이 경우에, 상기 스트링 선택 게이트들(SSG1, SSG2)의 선폭이 감소될 수 있으며, 이로써, 상기 스트링 선택 게이트들(SSG1, SSG2)의 저항이 높아질 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 스트링 선택 게이트들(SSG1, SSG2)의 상기 일 측면들에 상기 보충 도전 패턴들(175a1, 175a2)이 접촉됨으로써, 상기 스트링 선택 게이트들(SSG1, SSG2)의 저항 증가를 최소화할 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화에 최적화된 3차원 반도체 기억 소자를 구현할 수 있다.
일 실시예에 따르면, 상기 보충 도전 패턴들 내의 제2 배리어 패턴(172)이 생략될 수 있다. 이를 도 2d를 참조하여 설명한다.
도 2d는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 2a의 B 부분을 확대한 도면이다.
도 2d를 참조하면, 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a)에 접촉된 제1 보충 도전 패턴(175a1')은 금속을 포함할 수 있다. 이때, 상기 제1 보충 도전 패턴(175a1')은 배리어 패턴을 요구하지 않을 수 있다. 상기 제1 보충 도전 패턴(175a1')은 상기 제1 스트링 선택 게이트(SSG1)내 제1 금속 패턴(153)과 동일한 금속을 포함할 수 있다. 서로 동일한 상기 제1 보충 도전 패턴(175a1') 내 금속 및 상기 제1 금속 패턴(153)은 서로 직접 접촉될 수 있다. 예컨대, 상기 제1 스트링 선택 게이트(SSG1)내 제1 금속 패턴(153)이 텅스텐을 포함하는 경우에, 상기 제1 보충 도전 패턴(175a1')은 텅스텐을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 실시예에 따른 3차원 반도체 기억 소자 내의 제2 스트링 선택 게이트의 일 측면에 접촉된 제2 보충 도전 패턴은 상기 제1 보충 도전 패턴(175a1')과 동일한 형태 및/또는 동일한 금속으로 형성될 수 있다.
한편, 상기 스트링 선택 게이트들(SSG1, SSG2) 옆의 리세스된 영역들(170)은 라운드 형태의 측면(즉, 상기 스트링 선택 게이트들의 오목한 형태의 일 측면들)을 가질 수 있다. 이와는 다르게, 상기 리세스된 영역들은 다른 형태로 구현될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 3a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도이며, 도 3b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 3a의 C 부분을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 본 실시예에 따른 제1 스트링 선택 게이트(SSG1)는, 도 3b에 개시된 바와 같이, 커팅 트렌치(165)에 인접한 제1 측면(154a') 및 제1 측면(154a)에 대향된 제2 측면(154b)을 포함할 수 있다. 상기 제1 측면(154a')은 평편한 형태일 수 있다. 일 실시예에 따르면, 상기 제1 측면(154a')은 상기 기판(100)의 상부면에 실질적으로 수직할 수 있다. 상기 제1 측면(154a')은 상기 커팅 트렌치(165)의 일 내측벽에 포함된 절연 패턴(105a)의 일 측벽 보다 옆으로 리세스될 수 있다. 이로써, 상기 제1 측면(154a') 옆에 리세스된 영역(170a)이 정의될 수 있다. 상기 리세스된 영역(170a)은 상기 제1 측면(154a') 및 상기 제1 스트링 선택 게이트(SSG1)의 바로 위 및 바로 아래의 절연 패턴들(105a)에 의하여 둘러싸인 공간일 수 있다.
제1 보충 도전 패턴(175b1)이 상기 제1 스트링 선택 게이트(SSG1)의 상기 제1 측면(154a') 옆의 리세스된 영역(170a)을 채울 수 있다. 상기 제1 보충 도전 패턴(175b1)은 상기 리세스된 영역(170a)의 내면을 이루는 상기 절연 패턴들(105a) 및 제1 측면(154a')과 접촉될 수 있다. 일 실시예에 따르면, 상기 제1 보충 도전 패턴(175b1)의 상부면은 상기 제1 스트링 선택 게이트(SSG1)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으며, 상기 제2 보충 도전 패턴(175b1)의 하부면은 상기 제1 스트링 선택 게이트(SSG2)의 하부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 도 3a에 개시된 바와 같이, 상기 제1 보충 도전 패턴(175b1)은 배리어 패턴(172') 및 금속 패턴(173')을 포함할 수 있다. 상기 제1 보충 도전 패턴(175b1)내 배리어 패턴(172')은 상기 리세스된 영역(170a)의 내면과 상기 제1 보충 도전 패턴(175b1)내 금속 패턴(173') 사이에 개재될 수 있다. 상기 제1 보충 도전 패턴(175b1)내 배리어 패턴(172') 및 금속 패턴(173')은 각각 도 2c에 개시된 제1 보충 도전 패턴(175a1)의 배리어 패턴(172) 및 금속 패턴(173)과 동일한 물질로 형성될 수 있다.
도 3a에 개시된 바와 같이, 제2 스트링 선택 게이트(SSG2) 옆의 리세스된 영역(170a)은 상기 제1 스트링 선택 게이트(SSG1) 옆의 리세스된 영역과 동일한 형태일 수 있다. 상기 제2 스트링 선택 게이트(SSG2)의 일 측면에 접촉된 제2 보충 도전 패턴(175b2)는 상기 제1 보충 도전 패턴(175b1)과 동일한 형태 및/또는 동일한 물질로 형성될 수 있다.
상기 제1 보충 도전 패턴(175b1) 내의 배리어 패턴(172')은 생략될 수도 있다. 이를 도면을 참조하여 설명한다.
도 3c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 3a의 C 부분을 확대한 도면이다.
도 3c를 참조하면, 제1 스트링 선택 게이트(SSG1)의 제1 측면(154a')과 접촉된 제1 보충 도전 패턴(175b1')은 금속을 포함할 수 있다. 이때, 상기 제1 보충 도전 패턴(175b1') 내 금속은 상기 제1 스트링 선택 게이트(SSG1)내 금속과 동일한 금속일 수 있다. 서로 동일한 상기 제1 보충 도전 패턴(175b1')내 금속 및 상기 제1 스트링 선택 게이트(SSG1)내 금속 패턴(153)은 서로 직접 접촉될 수 있다. 예컨대, 상기 제1 스트링 선택 게이트(SSG1)내 금속 패턴(153)은 텅스텐을 포함할 수 있으며, 상기 제1 보충 도전 패턴(175b1') 내 금속은 텅스텐일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 본 실시예에 따른 3차원 반도체 기억 소자에서, 제2 스트링 선택 게이트의 일 측면에 접촉된 제2 보충 도전 패턴은 상기 제1 보충 도전 패턴(175b1')과 동일한 형태 및/또는 동일한 도전 물질로 형성될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도이다.
도 4를 참조하면, 본 실시예에 따르면, 차례로 적층된 제2 및 제1 스트링 선택 게이트들(SSG2, SSG1)의 일 측면들에 접촉된 제2 및 제1 보충 도전 패턴들(175a2, 175a1)은 연장되어 서로 연결될 수 있다. 상기 적층된 제2 및 제1 보충 도전 패턴들(175a2, 175a1)의 연장부(175s)는 상기 커팅 트렌치(165)의 일 내측벽 상에 배치된 스페이서 형태일 수 있다. 상기 커팅 트렌치(165)의 일 내측벽 상의 연장부(175s)는 상기 커팅 트렌치(165)의 타 내측벽 상의 연장부(175s)와 서로 이격되며, 또한, 서로 절연된다.
수직형 셀 스트링의 동작 시에, 상기 수직형 셀 스트링에 포함된 제2 및 제1 스트링 선택 게이트들(SSG2, SSG1)은 동일한 방법으로 동작될 수 있다. 이에 따라, 상기 적층된 제2 및 제1 스트링 선택 게이트들(SSG2, SSG1)에 접촉된 제2 및 제1 보충 도전 패턴들(175a1, 175a2)은 서로 연결될지라도, 상기 수직형 셀 스트링은 동작될 수 있다.
도 4에서, 상기 제1 및 제2 보충 도전 패턴들(175a1, 175a2)은 도 3a 및 도 3b의 제1 및 제2 보충 도전 패턴들(175b1, 175b2)로 대체될 수 있다. 다시 말해서, 도 3a 및 도 3b에 개시된 적층된 제2 및 제1 보충 도전 패턴들(175b2, 175b1)도 서로 연결될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자를 설명하기 위하여 도 1의 I-I'을 따라 취해진 단면도이다.
도 5를 참조하면, 수직형 활성 패턴(120)의 측벽 및 각 게이트 패턴(GSG1, GSG2, CG, SSG2, SSG1) 사이에 위치한 다층 유전막(150a)은 제1 서브막(240, first sub layer) 및 제2 서브막(245)을 포함할 수 있다. 상기 다층 유전막(150a)은 터널 유전막, 전하 저장막 및 블로킹 유전막을 포함할 수 있다. 상기 다층 유전막(150a)의 터널 유전막, 전하 저장막 및 블로킹 유전막은 각각 도 2b를 참조하여 설명한 터널 유전막(147), 전하저장막(148) 및 블로킹 유전막(149)과 동일한 물질로 형성될 수 있다.
상기 다층 유전막(150a)의 제1 서브막(240)은 실질적으로 수직적으로 연장되어 상기 절연 패턴들(110a) 및 상기 수직형 활성 패턴(120)의 측벽 사이에 개재될 수 있다. 상기 제2 서브막(245)은 실질적으로 수평적으로 연장되어 상기 각 게이트 패턴(GSG1, GSG2, CG, SSG2, SSG1)의 하부면 및 상부면을 덮을 수 있다. 이때, 상기 제1 서브막(240)은 적어도 상기 터널 유전막의 일부분을 포함할 수 있으며, 상기 제2 서브막(245)은 적어도 상기 블로킹 유전막의 일부분을 포함할 수 있다. 상기 제1 및 제2 서브막들(240, 245) 중에서 어느 하나는 상기 전하 저장막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 서브막(240)은 상기 터널 유전막, 전하 저장막 및 상기 블로킹 유전막내 장벽 유전막을 포함할 수 있으며, 상기 제2 서브막(245)은 상기 블로킹 유전막내 고유전막을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 서브막들(240, 245)은 다른 조합으로 구분될 수도 있다.
도 5의 제1 및 제2 보충 도전 패턴들(175a1, 175a2)은 도 2d, 도 3a 내지 도 3c 및 도 4를 참조하여 설명한 제1 및 제2 보충 도전 패턴들과 대체될 수 있다.
다음으로, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 제조 방법들을 도면들을 참조하여 설명한다.
도 6a 내지 도 6h은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 기판(100) 상에 절연막들(105) 및 희생막들(110)을 교대로 그리고 반복적으로 적층시킬 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑된 웰 영역을 포함할 수 있다. 상기 희생막들(110)은 상기 절연막들(105)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 절연막들(105)은 산화막들로 형성될 수 있으며, 상기 희생막들(110)은 질화막들로 형성될 수 있다.
상기 절연막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 상기 기판(100)을 노출시키는 개구부들(115)을 형성할 수 있다. 일 실시예에 따르면, 상기 개구부들(115)은 수직형 홀들로 형성될 수 있다.
도 6b를 참조하면, 상기 개구부들(115)을 갖는 기판(100) 상에 활성막을 콘포말하게 형성할 수 있다. 상기 활성막은 상기 개구부(115)의 내면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 활성막은 반도체 물질로 형성될 수 있다. 상기 활성막은 상기 제1 도전형의 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다. 상기 활성막 상에 상기 개구부들(115)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 활성막을 최상위의 절연막(105)이 노출될 때까지 평탄화시키어 상기 각 개구부(115) 내에 수직형 활성 패턴(120) 및 충전 유전 패턴(125)을 형성할 수 있다. 상기 수직형 활성 패턴(120) 및 충전 유전 패턴(125)의 상부면들은 상기 최상위의 절연막(105)의 상부면의 레벨 보다 낮게 리세스될 수 있다. 상기 기판(100) 상에 캐핑 반도체막을 형성하고, 상기 캐핑 반도체막을 상기 최상위의 절연막(105)이 노출될 때까지 평탄화시키어, 상기 수직형 활성 패턴(120) 및 충전 유전 패턴(125) 상의 개구부(115)를 채우는 캐핑 반도체 패턴(130)을 형성할 수 있다. 일 실시예에 따르면, 상기 캐핑 반도체 패턴(130) 및 상기 수직형 활성 패턴(120)의 윗부분 내에 제2 도전형의 도펀트를 제공하여 드레인을 형성할 수 있다.
제1 층간 유전막(133)을 상기 캐핑 반도체 패턴(130)을 포함하는 기판(100) 상에 형성할 수 있다. 상기 제1 층간 유전막(133), 절연막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 소자분리 트렌치들(135)을 형성할 수 있다. 상기 소자분리 패턴들(135) 사이에는 교대로 그리고 반복적으로 적층된 절연 패턴들(105a) 및 희생 패턴들(110a)이 형성될 수 있다. 최상위의 절연 패턴(105a) 상에는 상기 제1 층간 유전막(133)이 잔존될 수 있다. 상기 교대로 그리고 반복적으로 적층된 절연 패턴들(105a) 및 희생 패턴들(110a)은 상기 개구부들(115) 및 수직형 활성 패턴(120)을 포함한다.
상기 제2 도전형의 도펀트를 상기 소자분리 트렌치(135) 아래의 기판(100) 내에 제공하여, 공통 소오스 영역(140)을 형성할 수 있다.
도 6c를 참조하면, 상기 소자분리 트렌치(135)에 노출된 희생 패턴들(110a)을 제거하여 빈 영역들(145)을 형성할 수 있다. 상기 빈 영역들(145)은 상기 수직형 활성 패턴(120)의 측벽의 일부분들을 각각 노출시킬 수 있다.
도 6d를 참조하면, 상기 빈 영역들(145)을 갖는 기판(100) 상에 다층 유전막(150)을 형성할 수 있다. 상기 다층 유전막(150)은 상기 빈 영역들(145)의 내면들 상에 콘포말하게 형성될 수 있다.
상기 다층 유전막(150)을 갖는 기판(100) 상에 상기 빈 영역들(145)을 채우는 게이트 도전막(155)을 형성할 수 있다. 상기 게이트 도전막(155)은 상기 소자분리 트렌치(135)의 내면 상에 콘포말하게 형성될 수 있다. 다시 말해서, 상기 게이트 도전막(155)은 상기 소자분리 트렌치(135)의 일부분을 채울 수 있다.
일 실시예에 따르면, 상기 게이트 도전막(155)은 제1 배리어 도전막 및 제1 금속막을 포함할 수 있다. 상기 빈 영역들(145)을 기판(100) 상에 상기 제1 배리어 도전막을 콘포말하게 형성할 수 있으며, 상기 제1 배리어 도전막 상에 상기 빈 영역들(145)을 채우는 상기 제1 금속막을 형성할 수 있다. 상기 제1 배리어 도전막 및 제1 금속막은 각각 도 2c를 참조하여 설명한 제1 배리어 패턴(152) 및 제1 금속 패턴(153)과 동일한 물질로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 게이트 도전막(155)은 도펀트로 도핑된 반도체 물질을 포함할 수도 있다.
도 6e를 참조하면, 상기 게이트 도전막(155)을 등방성 식각하여, 상기 빈 영역들(145)을 각각 채우는 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)을 형성할 수 있다. 상기 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)은 서로 분리된다. 상기 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)은 적층된 복수의 셀 게이트들(CG) 및 최하위의 셀 게이트와 기판(100) 사이에 개재된 적어도 한 층의 접지 선택 게이트(GSG1, GSG2)를 포함할 수 있다. 일 실시예에 따르면, 상기 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)은 제1 및 제2 접지 선택 게이트들(GSG1, GSG2)을 포함할 수 있다. 또한, 상기 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)은 최상위의 셀 게이트 상부에 배치된 제1 예비 스트링 선택 게이트(SSG1)를 포함할 수 있다. 이에 더하여, 상기 게이트 패턴들(GSG1, GSG2, CG, 155b, 155a)은 상기 제1 예비 스트링 선택 게이트(SSG1)와 상기 최상위 셀 게이트 사이에 개재된 제2 예비 스트링 선택 게이트(SSG2)를 포함할 수 있다.
이어서, 상기 트렌치들(135)을 채우는 소자분리막을 형성하고, 상기 소자분리막을 평탄화시키어 소자분리 패턴(160)을 형성할 수 있다. 상기 소자분리막의 평탄화 시에, 상기 제1 층간 유전막(133)의 상부면 상의 다층 유전막(150)이 제거될 수도 있다.
도 6f를 참조하면, 상기 제1 층간 유전막(133), 예비 스트링 선택 게이트들(155a, 155b) 및 예비 스트링 선택 게이트들(155a, 155b) 상의 절연 패턴들(105a)을 연속적으로 패터닝하여 커팅 트렌치(165)를 형성할 수 있다. 상기 커팅 트렌치(165)에 의하여, 상기 제1 예비 스트링 선택 게이트(155a)는 서로 옆으로 이격된 복수의 제1 스트링 선택 게이트들(SSG1)로 형성될 수 있다. 또한, 상기 제2 예비 스트링 선택 게이트(155b)는 옆으로 이격된 복수의 제2 스트링 선택 게이트들(SSG1)로 형성될 수 있다.
상기 커팅 트렌치(165)의 양 내측벽들에 노출된 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들은 옆으로 리세스될 수 있다. 이에 따라, 리세스된 영역들(170)이 형성될 수 있다. 상기 리세스 영역들(170)에 노출된 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들은 오목한 형태일 수 있다. 즉, 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들은 라운드 형태일 수 있다.
상기 커팅 트렌치(165)의 형성을 위한 패터닝 공정은 커팅 트렌치(165)를 정의하는 포토리소그라피 공정, 식각 공정 및 세정 공정을 포함할 수 있다. 상기 리세스된 영역들(170)은 상기 패터닝 공정의 식각 공정 및/또는 세정 공정 등에 의하여 형성될 수 있다. 일 실시예에 따르면, 상기 식각 공정이 이방성 식각 공정일지라도, 상기 커팅 트렌치(165)에 노출된 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들의 적어도 일부가 식각될 수도 있다.
도 6g를 참조하면, 상기 리세스된 영역들(170)을 채우는 보충 도전막(175)을 기판(100) 상에 형성할 수 있다. 일 실시예에 따르면, 상기 보충 도전막(175)은 원자층 증착 공정 및/또는 화학기상 증착 공정 등으로 형성될 수 있다. 상기 보충 도전막(175)은 제2 배리어 도전막 및 제2 금속막을 포함할 수 있다. 상기 리세스된 영역들(170)을 갖는 기판(100) 상에 상기 제2 배리어 도전막을 콘포말하게 형성하고, 상기 제2 배리어 도전막 상에 상기 리세스된 영역들(170)을 채우는 상기 제2 금속막을 형성할 수 있다. 상술된 바와 같이, 상기 제2 배리어 도전막 및 제2 금속막은 원자층 증착 공정 및/또는 화학기상 증착 공정 등으로 형성될 수 있다. 상기 제2 배리어 도전막 및 제2 금속막은 각각 도 2c에 도시된 제2 배리어 패턴(172) 및 제2 금속 패턴(173)과 동일한 물질로 형성될 수 있다.
도 6h를 참조하면, 상기 리세스된 영역들(170) 외부의 보충 도전막(175)을 제거하여 상기 리세스된 영역들(170)을 채우는 제1 및 제2 보충 도전 패턴들(175a1, 175a2)을 형성할 수 있다. 상기 제1 보충 도전 패턴(175a1)은 상기 제1 스트링 선택 게이트(SSG1) 옆의 리세스된 영역(170)을 채우고, 상기 제2 보충 도전 패턴(175a2)은 상기 제2 스트링 선택 게이트(SSG2) 옆의 리세스된 영역(170)을 채울 수 있다. 상기 제1 및 제2 보충 도전 패턴들(175a1, 175a2)은 각각 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들과 접촉될 수 있다.
상기 기판(100) 상에 상기 커팅 트렌치(165)를 채우는 제2 층간 유전막(180)을 형성할 수 있다. 이어서, 도 1 및 도 2a의 콘택 플러그들(185) 및 비트 라인들(BL)을 형성할 수 있다.
상술된 3차원 반도체 기억 소자의 제조 방법에 따르면, 상기 커팅 트렌치(165)의 형성을 위한 패터닝 공정에 의하여, 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들이 리세스될 수 있다. 이러한 리세스된 영역들(170)을 상기 제1 및 제2 보충 도전 패턴들(175a1, 175a2)로 채움으로써, 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 저항 증가를 최소화할 수 있다.
한편, 상기 보충 도전 패턴들은 다른 방법에 의해 형성될 수 있다. 이를 도 7을 참조하여 설명한다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 제조 방법에서 보충 도전 패턴의 다른 형성 방법을 설명하기 위한 플로우 챠트이다.
도 6e, 도 6f 및 도 7을 참조하면, 제1 층간 유전막(133), 절연 패턴들(105a) 및 예비 스트링 선택 게이트들(155a, 155b)을 연속적으로 패터닝하여 커팅 트렌치(165)를 형성할 수 있다(S200). 상술된 바와 같이, 상기 커팅 트렌치(165)에 의하여 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)이 형성된다. 또한, 상기 커팅 트렌치(165)에 노출된 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)이 옆으로 리세스되어, 리세스된 영역들(170)이 형성될 수 있다.
도 6f, 도 7 및 도 2d를 참조하면, 상기 리세스된 영역들(170)에 노출된 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)을 시드층으로 사용하는 선택적 성장 공정을 수행하여, 제1 보충 도전 패턴(175a1') 및 제2 보충 도전 패턴을 형성할 수 있다(S210). 상기 선택적 성장 공정에 의하여, 상기 보충 도전 패턴들은 상기 리세스된 영역들(170) 내에 한정적으로 형성될 수 있다. 이 경우에, 도 6h를 참조하여 설명한 리세스된 영역들(170) 외부의 보충 도전막을 제거하는 공정은 요구되지 않을 수 있다. 이 후의 공정은 도 6h를 참조하여 설명한 것과 동일하게 수행할 수 있다.
상기 리세스된 영역들(170)은 다른 형태로 구현될 수도 있다. 도 8은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 커팅 트렌치(165)의 형성을 위한 패터닝 공정 내 식각 공정 및/또는 세정 공정에 의하여, 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 일 측면들은 옆으로 리세스될 수 있다. 이때, 상기 제1 및 제2 스트링 선택 게이트들(SSG1, SSG2)의 리세스된 일 측면들은 편평할 수 있다. 이에 따라, 리세스된 영역들(170a)의 내면들은 스트링 선택 게이트들(SSG1, SSG2)의 바로 위 및 바로 아래에 위치한 절연 패턴들(105a)의 하부면 및/또는 상부면의 가장자리들을 포함할 수 있다.
이어서, 도 6g 및 도 6h를 참조하여 설명한 보충 도전막(175)을 이용한 보충 도전 패턴들의 형성 방법 및 그 이후의 공정들을 수행할 수 있다. 이로써, 도 3a 및 도 3b를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
이와는 다르게, 상기 리세스된 영역들(170a)을 갖는 기판(100)에 도 7을 참조하여 설명한 선택적 성장 공정을 수행할 수 있다. 이로써, 도 3c를 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
다음으로, 도 4에 도시된 3차원 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다. 이 방법은 도 6a 내지 도 6g를 참조하여 설명한 방법들을 포함할 수 있다.
도 9a는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도이며, 도 9b 및 도 9c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6g 및 도 9a를 참조하면, 상기 보충 도전막(175)을 상기 커팅 트렌치(165)의 바닥면이 노출될 때까지 전면 이방성 식각할 수 있다. 이에 따라, 상기 리세스된 영역들(170)을 채우는 제1 및 제2 보충 도전 패턴들(175a1, 175a2)이 형성될 수 있으며, 또한, 상기 커팅 트렌치(165)의 양 내측벽들 상에 스페이서 형태의 연장부들(175s)이 각각 형성될 수 있다. 상기 보충 도전 패턴들(175a1, 175a2) 및 연장부들(175s)은 상기 보충 도전막(175)의 일부분들에 해당한다. 상기 커팅 트렌치(165)의 일 내측벽 상에 배치된 연장부(175s)는 상기 커팅 트렌치(165)의 상기 일 내측벽의 리세스된 영역들(170)내에 형성된 제1 및 제2 보충 도전 패턴들(175a1, 175a2)과 접촉될 수 있다. 이에 따라, 차례로 적층된 제1 및 제2 보충 도전 패턴들(175a1, 175a2)은 서로 연결될 수 있다.
상기 커팅 트렌치(165)의 상기 일 내측벽 상에 배치된 연장부(175s)는 상기 커팅 트렌치(165)의 상기 타 내측벽 상에 배치된 연장부(175s)와 서로 분리되는 것이 바람직하다.
상기 커팅 트렌치(165)의 양 내측벽들 상에 형성된 한쌍의 상기 연장부들(175s)을 분리시키는 공정은 상술된 상기 보충 도전막(175)을 전면 이방성 식각하는 공정을 포함할 수 있다. 이에 더하여, 상기 커팅 트렌치(165)의 끝단 측벽(edge sidewall) 상의 연장부를 제거하는 공정을 더 포함할 수도 있다. 이를 도 9b 및 도 9c의 평면도들을 참조하여 설명한다.
도 9b를 참조하면, 상기 커팅 트렌치(165)은 상기 제1 방향(ex, y축 방향)으로 나란히 연장된 양 내측벽들(167)을 포함할 수 있다. 또한, 상기 커팅 트렌치(165)는 상기 제1 방향에 수직한(perpendicular) 제2 방향(ex, x축 방향)으로 연장된 끝단 측벽(168)을 포함할 수 있다. 일 실시예에 따르면, 상기 커팅 트렌치(165)는 서로 대향된 한 쌍의 끝단 측벽(168)을 포함할 수 있다.
일 실시예에 따르면, 상기 커팅 트렌치(165)의 양 내측벽들(167) 상에 각각 형성된 연장부들(175s)은 상기 끝단 측벽(168) 상의 보충 도전막의 잔여물(175r)에 의하여 서로 연결될 수 있다. 상기 기판 상에 마스크 패턴(220)을 형성할 수 있다. 상기 마스크 패턴(220)은 상기 커팅 트렌치(165)의 양 내측벽들(167) 상의 연장부들(175s)을 덮을 수 있다. 이때, 상기 끝단 측벽(168) 상의 보충 도전막의 잔여물(175r)은 노출될 수 있다.
도 9c를 참조하면, 상기 마스크 패턴(220)을 식각 마스크로 사용하여 상기 보충 도전막의 잔여물(175r)을 제거할 수 있다. 이로써, 상기 커팅 트렌치(165)의 양 내측벽들(167) 상의 연장부들(175s)이 서로 분리될 수 있다. 이 후의 공정은 도 6h를 참조하여 설명한 것과 동일하게 수행할 수 있다. 이로써, 도 4에 도시된 3차원 반도체 기억 소자를 구현할 수 있다. 일 실시예에 따르면, 도 9a의 리세스된 영역(170)은 도 8의 리세스된 영역(170a)의 형태로 형성될 수도 있다.
다음으로, 도 5에 개시된 3차원 반도체 기억 소자의 다층 유전막(150a)을 형성하는 방법을 도면들을 참조하여 설명한다. 이 방법은 도 6a를 참조하여 설명한 방법들을 포함할 수 있다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 각 개구부(115)의 측벽 상에 제1 서브막(240)을 형성할 수 있으며, 상기 제1 서브막(240) 상 및 상기 각 개구부(115) 내에 수직형 활성 패턴(120)을 형성할 수 있다. 상기 수직형 활성 패턴(120)은 상기 기판(100)과 접촉될 수 있다. 충전 유전 패턴(125)이 상기 수직형 활성 패턴(120) 내부를 채울 수 있다.
일 실시예에 따른 상기 제1 서브막(240), 수직형 활성 패턴(120) 및 충전 유전 패턴(125)을 형성하는 방법을 설명한다. 상기 개구부들(115)을 갖는 기판(100) 상에 제1 서브막(240)을 콘포말하게 형성할 수 있으며, 상기 제1 서브막(240) 상에 제1 반도체막을 콘포말하게 형성할 수 있다. 상기 제1 반도체막 및 제1 서브막(240)을 상기 기판(100)이 노출되도록 전면 이방성 식각할 수 있다. 이에 따라, 상기 개구부(115)의 측벽 상에 스페이서 형태의 상기 제1 서브막(240) 및 제1 반도체 패턴이 형성될 수 있다. 이어서, 상기 기판(100) 전면 상에 제2 반도체막을 콘포말하게 형성하고, 상기 제2 반도체막 상에 상기 개구부들(115)을 채우는 충전 유전막을 형성할 수 있다. 상기 충전 유전막 및 제2 반도체막을 평탄화시키어, 상기 개구부(115) 내에 제2 반도체 패턴 및 충전 유전 패턴(125)을 형성할 수 있다. 상기 제1 및 제2 반도체 패턴들은 서로 접촉되며, 상기 수직형 활성 패턴(120)을 구성할 수 있다. 상기 제2 반도체 패턴은 상기 기판(100)과 접촉될 수 있다.
도 10b를 참조하면, 절연막들(105) 및 희생막들(110)을 연속적으로 패터닝하여 소자분리 트렌치들(135), 및 절연 패턴들(105a) 및 희생 패턴들을 형성할 수 있다. 상기 소자분리 트렌치(135) 아래의 기판(100) 내에 공통 소오스 영역(140)을 형성할 수 있다. 상기 희생 패턴들을 제거하여 빈 영역들(145)을 형성할 수 있다. 상기 빈 영역들(145)은 상기 수직형 활성 패턴(120)의 측벽 상의 제1 서브막(240)의 일부분들을 노출시킬 수 있다.
도 10c를 참조하면, 상기 빈 영역들(145)을 갖는 기판(100) 상에 제2 서브막(245)을 콘포말하게 형성할 수 있다. 이로써, 상기 제1 및 제2 서브막들(240, 245)을 포함하는 다층 유전막(150a)을 형성할 수 있다. 이 후의 후속 공정들은 도 6d 내지 도 6h를 참조하여 설명한 방법들과 동일하게 수행할 수 있다. 상기 후속 공정들은 도 7, 도 8 및/또는 도 9a 내지 도 9c를 참조하여 설명한 방법들로 변형될 수도 있다.
상술된 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 11은 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 11을 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12는 본 발명의 기술적 사상에 기초한 3차원 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 자기 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)


  1. 기판 상에 적층되고 서로 절연된 셀 게이트들, 및 최상위의 셀 게이트 상에서 수평적으로 서로 이격된 복수의 제1 스트링 선택 게이트들을 포함하는 적층 구조체;
    상기 각 제1 스트링 선택 게이트와 그 아래에 적층된 셀 게이트들을 연속적으로 관통하는 수직형 활성 패턴들;
    상기 수직형 활성 패턴들의 측벽들과 상기 셀 게이트들의 내측면들 사이와, 상기 수직형 활성 패턴들의 측벽들과 상기 제1 스트링 선택 게이트들의 내측면들 사이에 배치된 다층 유전막; 및
    상기 각 제1 스트링 선택 게이트의 일 측면에 접촉된 제1 보충 도전 패턴(supplement-conductive pattern)을 포함하되,
    상기 제1 스트링 선택 게이트들이 상기 제1 보충 도전 패턴과 상기 수직 활성 패턴들 사이에 배치되어 상기 제 1 보충 도전 패턴은 상기 수직 활성 패턴들과 이격되는 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 제1 보충 도전 패턴은 금속 패턴 및 상기 금속 패턴과 상기 각 제1 스트링 선택 게이트의 상기 일 측면 사이에 개재된 배리어 패턴을 포함하는 3차원 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 각 제1 스트링 선택 게이트의 상기 일 측면은 옆으로 오목한 형태인 3차원 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 제1 보충 도전 패턴의 상단은 상기 각 제1 스트링 선택 게이트의 상부면의 레벨과 같거나 낮은 레벨에 위치하고, 상기 제1 보충 도전 패턴의 하단은 상기 각 제1 스트링 선택 게이트의 하부면의 레벨과 같거나 높은 레벨에 위치한 3차원 반도체 기억 소자.
  5. 청구항 1항에 있어서,
    상기 적층 구조체의 양측에 각각 배치된 한 쌍의 소자분리 패턴들을 더 포함하되,
    상기 각 셀 게이트의 양 측면들은 상기 한 쌍의 소자분리 패턴들과 각각 접촉되고,
    상기 제1 스트링 선택 게이트는 상기 제1 보충 도전 패턴에 접촉된 상기 일 측면과, 상기 일 측면에 대향된 타 측면을 갖고,
    상기 제1 스트링 선택 게이트의 상기 타 측면은 상기 소자분리 패턴과 접촉된 3차원 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 각 제1 스트링 선택 게이트와 상기 최상위의 셀 게이트 사이에 개재된 제2 스트링 선택 게이트; 및
    상기 제2 스트링 선택 게이트의 일 측면에 접촉된 제2 보충 도전 패턴을 더 포함하되,
    상기 각 수직형 활성 패턴은 적층된 상기 제2 및 제1 스트링 선택 게이트들, 및 상기 제2 스트링 선택 게이트 아래에 적층된 셀 게이트들을 관통하고,
    상기 다층 유전막은 상기 각 수직형 활성 패턴의 측벽 및 상기 제2 스트링 선택 게이트 사이에도 개재되는 3차원 반도체 기억 소자.
  7. 청구항 6항에 있어서,
    상기 제2 보충 도전 패턴의 상단은 상기 각 제2 스트링 선택 게이트의 상부면의 레벨과 같거나 낮은 레벨에 위치하고, 상기 제2 보충 도전 패턴의 하단은 상기 각 제2 스트링 선택 게이트의 하부면의 레벨과 같거나 높은 레벨에 위치한 3차원 반도체 기억 소자.
  8. 청구항 6항에 있어서,
    상기 적층된 제2 및 제1 스트링 선택 게이트들의 상기 일 측면들에 접촉된 제2 및 제1 보충 도전 패턴들은 서로 연결되고,
    상기 연결된 제2 및 제1 보충 도전 패턴들은 이웃한 적층된 제2 및 제1 스트링 선택 게이트들의 제2 및 제1 보충 도전 패턴들과 절연된 3차원 반도체 기억 소자.
  9. 청구항 1항에 있어서,
    상기 다층 유전막은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함하고,
    상기 다층 유전막의 적어도 일부는 옆으로 연장되어, 상기 각 게이트의 하부면 및 상부면을 덮는 3차원 반도체 기억 소자.
  10. 기판 상에 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 절연 패턴들과, 상기 절연 패턴들 및 게이트 패턴들을 관통하는 수직형 활성 패턴들을 형성하되, 상기 게이트 패턴들은 복수의 셀 게이트들 및 최상위의 셀 게이트 상부에 위치한 예비 스트링 선택 게이트를 포함하는 것;
    상기 수직형 활성 패턴들의 측벽들과 상기 게이트 패턴들의 내측면들 사이에 배치된 다층 유전막을 형성하는 것;
    상기 수직형 활성 패턴들과 이격되어 상기 예비 스트링 선택 게이트 및 그 위의 절연 패턴을 관통하는 커팅 트렌치 및 상기 커팅 트렌치에 의해 수평적으로 서로 이격된 스트링 선택 게이트들을 형성하되, 상기 커팅 트렌치의 양 내측벽들에 상기 스트링 선택 게이트들이 옆으로 리세스된 영역들이 형성되는 것; 및
    상기 리세스 영역들을 각각 채우는 보충 도전 패턴들을 형성하는 것을 포함하는 3차원 반도체 기억 소자의 제조 방법.
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