KR20210129426A - 수직형 메모리 장치 - Google Patents

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노지예
박병곤
임진수
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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 각각이 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들, 상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물, 및 상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 제1 더미 채널 및 상기 제1 더미 채널의 측벽 및 저면을 커버하는 제1 더미 전하 저장 구조물을 포함하는 분리 패턴을 구비할 수 있으며, 상기 제1 더미 채널은 상기 각 채널들과 동일한 물질을 포함하고, 상기 제1 더미 전하 저장 구조물은 상기 전하 저장 구조물과 동일한 물질을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치의 제조 방법에서, 수직 방향으로 적층되는 게이트 전극들의 층수가 증가함에 따라서, 상기 게이트 전극들을 형성하기 위한 몰드막을 하부 몰드막과 상부 몰드막으로 나누어 형성할 수 있다. 상기 하부 및 상부 몰드막들을 관통하는 채널들을 형성하기 위해서, 상기 하부 몰드막에 이를 관통하는 하부 채널 홀들을 형성하고 이를 희생 패턴들로 각각 채울 수 있다. 이후, 상기 상부 몰드막을 형성하고 상기 상부 몰드막의 상부를 관통하면서 일 방향으로 연장되는 SSL 커팅 홀을 형성한 다음, 이를 채우도록 분리 패턴을 형성할 수 있다. 이후, 상기 상부 몰드막을 관통하여 상기 희생 패턴들을 각각 노출시키는 상부 채널 홀들을 형성하고, 상기 희생 패턴들을 제거할 수 있다. 이때, 상기 분리 패턴의 일부가 상기 희생 패턴과 함께 제거될 수 있으며, 이에 따라 서로 이웃하는 상부 채널 홀들이 서로 연통하여, 이들 내에 각각 형성되는 채널들 및/또는 전하 저장 구조물들이 서로 연결되는 불량이 발생할 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 각각이 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들, 상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물, 및 상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 제1 더미 채널 및 상기 제1 더미 채널의 측벽 및 저면을 커버하는 제1 더미 전하 저장 구조물을 포함하는 분리 패턴을 구비할 수 있으며, 상기 제1 더미 채널은 상기 각 채널들과 동일한 물질을 포함하고, 상기 제1 더미 전하 저장 구조물은 상기 전하 저장 구조물과 동일한 물질을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 각각이 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들, 및 상기 채널들과 이격되어 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제3 부분 및 상기 제3 부분 상에 형성되어 이와 접촉하며, 상기 제3 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제4 부분을 포함하는 제1 더미 채널을 포함할 수 있으며, 상기 제1 더미 채널은 상기 각 채널들과 동일한 물질을 포함할 수 있고, 상기 제1 더미 채널의 저면에는 상기 제1 방향으로 돌출된 돌출부가 형성되며, 이에 따라 상기 제1 더미 채널의 최저면은 상기 각 채널들의 최저면보다 낮을 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물, 각각이 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제1 부분 및 상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들, 상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물, 상기 채널들과 이격되어 상기 게이트 전극 구조물을 관통하며, 상기 기판 상에 형성된 제3 부분 및 상기 제3 부분 상에 형성되어 이와 접촉하며, 상기 제3 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제4 부분을 포함하는 제1 더미 채널, 상기 제1 더미 채널의 외측벽을 커버하는 제1 더미 전하 저장 구조물, 상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 제2 더미 채널 및 상기 제2 더미 채널의 측벽 및 저면을 커버하는 제2 더미 전하 저장 구조물을 포함하는 분리 패턴, 상기 채널들 상에 각각 형성된 콘택 플러그들, 및 상기 콘택 플러그들에 전기적으로 연결되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장된 비트 라인을 포함할 수 있으며, 상기 각 제1 및 제2 더미 채널들은 상기 각 채널들과 동일한 물질을 포함하고, 상기 각 제1 및 제2 더미 전하 저장 구조물들은 상기 전하 저장 구조물과 동일한 물질을 포함할 수 있으며, 상기 제2 더미 채널은 상기 제1 더미 채널의 상부 외측벽과 접촉하고, 상기 제2 더미 전하 저장 구조물은 상기 제1 더미 전하 저장 구조물의 상부 외측벽과 접촉할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, SSL을 분리시키기 위한 분리 패턴이 더미 채널들에 잘 얼라인되도록 형성될 수 있다. 또한, 상기 분리 패턴이 채널들과 동시에 형성되으로써, 공정 개수가 감소되어 비용이 절감될 수 있다.
도 1 내지 도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1 내지 도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 9, 12, 15 및 18은 평면도들이고, 도 2, 4-5, 7-8, 10, 13, 16, 19 및 20-23는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 11, 14, 17 및 24는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 희생막 구조물(140) 및 지지막(150)을 형성하고, 지지막(150) 상에 절연막(160) 및 제4 희생막(170)을 제1 방향(D1)을 따라 교대로 반복적으로 적층하여 제1 몰드막(500)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
희생막 구조물(140)은 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(110, 130)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 도시되지는 않았으나, 희생막 구조물(140)을 관통하여 기판(100) 상면을 노출시키는 제1 리세스가 형성될 수 있다.
지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다만, 지지막(150)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수도 있다.
지지막(150)은 희생막 구조물(140) 및 상기 제1 리세스에 의해 노출된 기판(100) 상면에 일정한 두께로 형성될 수 있으며, 상기 제1 리세스 내에 형성되어 기판(100) 상면에 접촉하는 지지막(150) 부분은 지지 패턴으로 지칭될 수도 있다.
절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(170)은 절연막(160)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 2에는 제1 몰드막(500)이 6개의 층들 및 5개의 층들에 각각 적층된 절연막(160) 및 제4 희생막(170)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많은 층들에 절연막(160) 및 제4 희생막(170)이 각각 형성될 수 있다. 한편, 절연막들(160) 중에서 최상층에 형성되는 것은 이보다 하층에 형성되는 것들보다 두께가 더 두꺼울 수 있다.
도 3 및 4를 참조하면, 제1 몰드막(500), 지지막(150), 및 희생 구조물(140)을 관통하여 기판(100) 상면을 노출시키는 하부 채널 홀(180)을 형성하고, 하부 채널 홀(180)을 채우는 제5 희생 패턴(190)을 형성할 수 있다.
구체적으로, 제1 몰드막(500)에 포함된 최상층의 절연막(160) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 제1 몰드막(500)에 포함된 절연막들(160) 및 제4 희생막들(170), 지지막(150), 및 희생 구조물(140)을 식각함으로써 기판(100)의 상면을 노출시키는 하부 채널 홀(180)을 형성할 수 있다. 예시적인 실시예들에 있어서, 하부 채널 홀(180)은 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있으며, 이에 따라 하부 채널 홀 어레이(array)가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 채널 홀 어레이는 제2 방향(D2)을 따라 복수 개로 형성된 하부 채널 홀들(180)을 포함하는 제1 하부 채널 홀 열(180a)과, 제2 방향(D2)을 따라 복수 개로 형성된 하부 채널 홀들(180)을 포함하면서 제3 방향(D3)으로 제1 하부 채널 홀 열(180a)과 일정한 간격으로 이격된 제2 하부 채널 홀 열(180b)을 포함할 수 있다. 이때, 제1 하부 채널 홀 열(180a)에 포함된 하부 채널들(180)은 제2 하부 채널 홀 열(180b)에 포함된 하부 채널 홀들(180)로부터 제2 방향(D2) 혹은 제3 방향(D3)과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 하부 채널 홀 열들(180a, 180b)은 제3 방향(D3)을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 제3 방향(D3)을 따라 5개의 제1 하부 채널 홀 열들(180a) 및 4개의 제2 하부 채널 홀 열들(180b)이 서로 교대로 배치될 수 있으며, 이들은 하나의 하부 채널 홀 블록을 형성할 수 있다.
이하에서는, 상기 하부 채널 홀 블록 내에 배열된 4개의 하부 채널 홀 열들을 제3 방향(D3)을 따라 순서대로 제1, 제2, 제3 및 제4 하부 채널 홀 열들(180a, 180b, 180c, 180d)로 지칭하고, 가운데에 배치된 하부 채널 홀 열은 제5 하부 채널 홀 열(180e)로 지칭하며, 나머지 4개의 하부 채널 홀 열들을 다시 제1, 제2, 제3 및 제4 하부 채널 홀 열들(180a, 180b, 180c, 180d)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 식각 공정의 특성 상, 각 하부 채널 홀들(180)은 상부에서 하부로 갈수록 폭이 점차 줄어들 수 있다.
또한, 하부 채널 홀들(180)을 채우는 제5 희생막을 기판(100) 및 최상층 절연막(160) 상에 형성한 후, 최상층 절연막(160)의 상면이 노출될 때까지 상기 제5 희생막을 평탄화함으로써, 각 하부 채널 홀들(180) 내에 제5 희생 패턴(190)을 형성할 수 있다. 제5 희생 패턴(190)은 절연막(160) 및 제4 희생막(170)에 대해 식각 선택비를 갖는 물질, 예를 들어, 폴리실리콘을 포함할 수 있다.
도 5를 참조하면, 제1 몰드막(500) 및 제5 희생 패턴들(190) 상에 절연막(160) 및 제4 희생막(170)을 제1 방향(D1)을 따라 교대로 반복적으로 적층하여 제2 몰드막(510)을 형성할 수 있다.
도 5에는 제2 몰드막(510)이 8개의 층들 및 7개의 층들에 각각 적층된 절연막(160) 및 제4 희생막(170)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 제2 몰드막(510)은 이보다 더 많은 층들에 각각 형성된 절연막(160) 및 제4 희생막(170)을 포함할 수 있다. 한편, 절연막들(160) 중에서 최상층에 형성되는 것은 이보다 하층에 형성되는 것들보다 두께가 더 두꺼울 수 있다.
이후, 제2 몰드막(510)을 관통하여 제5 희생 패턴(190)의 상면을 노출시키는 상부 채널 홀(200)을 형성할 수 있다.
구체적으로, 제2 몰드막(510)에 포함된 최상층의 절연막(160) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 제2 몰드막(510)에 포함된 절연막들(160) 및 제4 희생막들(170)을 식각함으로써 제5 희생 패턴(190)의 상면을 노출시키는 상부 채널 홀(200)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 채널 홀(200)은 하부 채널 홀(180)에 대응하여 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있으며, 이에 따라 상기 하부 채널 홀 어레이와 동일한 방식으로 상부 채널 홀 어레이가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정의 특성 상, 각 상부 채널 홀들(200)은 상부에서 하부로 갈수록 폭이 점차 줄어들 수 있다. 또한, 각 상부 채널 홀들(200)의 저면의 폭은 이에 대응하는 각 하부 채널 홀들(180)의 상면 즉, 각 제5 희생 패턴들(190)의 상면보다 작을 수 있다.
도 6 내지 도 8을 참조하면, 상부 채널 홀들(200)에 노출된 제5 희생 패턴들(190)을 예를 들어 습식 식각 공정을 통해 제거함으로써 하부 채널 홀들(180)이 다시 생성될 수 있다.
이후, 제2 몰드막(510) 상에 제6 희생막(210) 및 식각 마스크 막을 순차적으로 형성하고, 상기 식각 마스크 막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 사용하여 상기 식각 마스크 막을 패터닝함으로써, 식각 마스크(220)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제6 희생막(210)은 갭필 특성 혹은 스텝 커버리지 특성이 낮은 절연 물질, 예를 들어, 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함할 수 있다. 이에 따라, 하부 및 상부 채널 홀들(180, 200)은 제6 희생막(210)에 의해 채워지지 않을 수 있으며, 나아가 각 상부 채널 홀들(200)의 상부에는 이에 연통하는 공간이 더 형성될 수 있다. 이하에서는, 각 하부 및 상부 채널 홀들(180, 200) 및 그 상부의 공간을 함께 제1 갭으로 지칭하기로 한다.
예시적인 실시예들에 있어서, 제2 몰드막(510)에 포함된 최상층 절연막(160)의 상면보다 높은 상기 제1 갭 부분의 상면은 기판(100) 상면에 대해 경사질 수 있으며, 예를 들어, 상기 제1 갭의 상부는 원뿔 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 식각 마스크(220)는 제2 방향(D2)으로 연장되어 제6 희생막(210) 상면을 노출시키는 제1 개구(230)를 포함할 수 있으며, 제1 개구(230)는 제2 방향(D2)으로 배열된 상부 채널 홀들(200)의 일부와 제1 방향(D1)으로 오버랩될 수 있다. 이때, 식각 마스크(220)에 제1 개구(230)를 형성하기 위해 사용되는 상기 포토레지스트 패턴은 하부에 형성된 하부 채널 홀들(180)이 아니라 상부에 형성된 상부 채널 홀들(200)을 기준으로 하여 이에 얼라인되도록 형성될 수 있으며, 이에 따라 제1 개구(230)는 상부 채널 홀들(200)에 대해 미스얼라인이 발생할 가능성이 감소할 수 있다.
도 9 내지 도 11을 참조하면, 식각 마스크(220)를 사용하는 식각 공정을 통해 제6 희생막(210)을 식각하여 제6 희생 패턴(도시되지 않음)을 형성할 수 있으며, 이를 다시 식각 마스크로 사용하여 제2 몰드막(510)에 포함된 절연막들(160) 및 제4 희생막들(170) 중에서 상층에 형성된 일부를 식각하여 제2 개구(240)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(240)는 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 제2 개구(240)는 하부 및 상부 채널 홀들(180, 200)을 포함하는 상기 제1 갭보다 제3 방향(D3)으로의 폭이 더 작으로 수 있으며, 제2 방향(D2)으로 배열된 상기 제1 갭들과 연통될 수 있다.
제2 개구(240)를 형성하는 공정 시, 상기 제1 갭이 형성되지 않는 영역에서는 제2 몰드막(510)에 포함된 절연막들(160) 및 제4 희생막들(170)이 식각되지만, 상기 제1 갭이 형성된 영역에서는 절연막들(160) 및 제4 희생막들(170)이 형성되어 있지 않으므로 하부의 기판(100)의 상부가 다소간 식각되어 제2 리세스(250)가 형성될 수 있다. 이때, 제2 리세스(250)의 제3 방향(D3)으로의 폭은 하부 채널 홀(180)의 제3 방향(D3)으로의 폭보다 작을 수 있다.
도 10에는 제2 몰드막(510)에 포함된 상층의 7개 층들 및 6개의 층들에 각각 형성된 절연막들(160) 및 제4 희생막들(170)이 식각되어 제2 개구(240)가 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 작거나 혹은 더 많은 개수의 층들에 형성된 절연막들(160) 및 제4 희생막들(170)이 식각되어 제2 개구(240)가 형성될 수도 있다. 한편, 도 10에는 제2 개구(240)의 저면이 절연막(160) 내에 형성되어 그 아래에 형성된 제4 희생막(170)을 노출시키지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 제2 개구(240)의 저면이 제4 희생막(170)의 상면을 노출시킬 수도 있다.
제6 희생막(210)을 상기 제6 희생 패턴으로 형성하는 식각 공정 시, 식각 마스크(220)는 제거될 수 있으며, 제2 개구(240)를 형성하는 식각 공정 시 상기 제6 희생 패턴은 부분적으로 제거될 수 있다. 잔류하는 상기 제6 희생 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 추가적으로 제거될 수 있다. 이에 따라, 하부 및 상부 채널 홀들(180, 200)이 다시 외부로 노출될 수 있다.
도 12 내지 도 14를 참조하면, 하부 및 상부 채널 홀들(180, 200)의 측벽, 하부 채널 홀(180) 및 제2 리세스(250)에 노출된 기판(100) 상면, 제2 개구(240)의 측벽, 제2 개구(240)에 의해 노출된 절연막(160) 부분, 및 상기 제2 몰드막에 포함된 최상층 절연막(160) 상에 전하 저장 구조물 막을 형성하고, 상기 전하 저장 구조물 막 상에 채널막을 형성한 후, 상기 채널막 상에 하부 및 상부 채널 홀들(180, 200)을 채우는 충전막을 형성할 수 있다.
상기 채널막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 전하 저장 구조물 막은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이때, 상기 제1 블로킹 막 및 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 개구(240)는 하부 및 상부 채널 홀들(180, 200)보다 작은 폭을 가지므로, 상기 채널막에 의해 모두 채워질 수 있으며, 이에 따라 제2 개구(240) 내에 상기 충전막은 형성되지 않을 수 있다. 이후, 제2 몰드막(510)에 포함된 최상층 절연막(160)의 상면이 노출될 때까지, 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
이에 따라, 제2 개구(240)와 연결되지 않는 하부 및 상부 채널 홀들(180, 200) 내에는 순차적으로 적층된 전하 저장 구조물(290), 채널(300) 및 제1 충전 패턴(310)이 형성될 수 있고, 제2 개구(240)와 연결되는 하부 및 상부 채널 홀들(180, 200) 내에는 순차적으로 적층된 제1 더미 전하 저장 구조물(295), 제1 더미 채널(305) 및 제2 충전 패턴(315)이 형성될 수 있으며, 제2 개구(240) 내에는 순차적으로 적층된 제2 더미 전하 저장 구조물(297) 및 제2 더미 채널(307)이 형성될 수 있다. 제2 더미 전하 저장 구조물(297) 및 제2 더미 채널(307)은 함께 제1 분리 패턴(530)을 형성할 수 있다.
이때, 전하 저장 구조물(290)은 하부 및 상부 채널 홀들(180, 200)의 측벽 및 기판(100) 상면으로부터 순차적으로 적층된 제1 블로킹 패턴(260), 전하 저장 패턴(270), 및 터널 절연 패턴(280)을 포함할 수 있고, 제1 더미 전하 저장 구조물(295)은 하부 및 상부 채널 홀들(180, 200)의 측벽 및 기판(100) 상면으로부터 순차적으로 적층된 제1 더미 블로킹 패턴(265), 제1 더미 전하 저장 패턴(275), 및 제1 더미 터널 절연 패턴(285)을 포함할 수 있으며, 제2 더미 전하 저장 구조물(297)은 제2 개구(240)의 측벽 및 절연막(160) 상면으로부터 순차적으로 적층된 제2 더미 블로킹 패턴(267), 제2 더미 전하 저장 패턴(277), 및 제2 더미 터널 절연 패턴(287)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 충전 패턴(310)은 제1 방향(D1)으로 연장되는 필라 형상을 가질 수 있고, 채널(300)은 제1 충전 패턴(310)의 측벽 및 저면을 커버하는 컵 형상을 가질 수 있으며, 전하 저장 구조물(290)은 채널(300)의 외측벽 및 저면을 커버하는 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 충전 패턴(315)은 제1 방향(D1)으로 연장되는 필라 형상을 가질 수 있고, 제1 더미 채널(305)은 제2 충전 패턴(315)의 측벽 및 저면을 커버하는 컵 형상을 가질 수 있으며, 제1 더미 전하 저장 구조물(295)은 제1 더미 채널(305)의 외측벽 일부 및 저면을 커버하는 컵 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 더미 채널들(307)은 제2 방향(D2)으로 배열된 제1 더미 채널들(305) 사이에서 제2 방향(D2)으로 연장되어, 이들의 제2 방향(D2)으로의 상부 외측벽들에 접촉하며, 제2 더미 전하 저장 구조물(297)은 제2 더미 채널(307)의 제3 방향(D3)으로의 외측벽들 및 저면을 커버하는 컵 형상을 가질 수 있다.
전술한 바와 같이 하부 채널 홀 어레이 및 상부 채널 어레이가 정의될 수 있으므로, 이들에 형성된 채널들(300) 및 제1 더미 채널들(305) 역시 각각 채널 어레이 및 제1 더미 채널 어레이를 정의할 수 있다.
즉, 채널들(300)은 제1, 제2, 제3 및 제4 하부 채널 홀 열들(180a, 180b, 180c, 180d)을 포함하는 하부 채널 홀 어레이 및 이에 대응하는 상부 채널 홀 어레이에 형성되어 채널 어레이를 정의할 수 있으며, 제1 더미 채널들(305)은 제5 하부 채널 홀 열(180e)을 포함하는 하부 채널 홀 어레이 및 이에 대응하는 상부 채널 홀 어레이에 형성되어 제1 더미 채널 어레이를 정의할 수 있다.
이에 따라, 상기 채널 어레이는 제2 방향(D2)을 따라 복수 개로 형성된 채널(300)을 포함하는 제1 채널 열(300a)과, 제2 방향(D2)을 따라 복수 개로 형성된 채널들(300)을 포함하면서 제3 방향(D3)으로 제1 채널 열(300a)과 일정한 간격으로 이격된 제2 채널 열(300b)을 포함할 수 있으며, 제1 및 제2 채널 열들(300a, 300b)은 제3 방향(D3)을 따라 교대로 반복적으로 배열될 수 있다. 한편, 상기 제1 더미 채널 어레이는 제3 방향(D3)으로 서로 이격된 제1 및 제2 채널 열들(300a, 300b) 사이에서 제2 방향(D2)으로 배열된 제1 더미 채널들(305)을 포함할 수 있다.
도면 상에서는 2개의 제1 채널 열들(300a) 및 2개의 제2 채널 열들(200b)을 각각 포함하는 채널 그룹들 사이에 제1 더미 채널들(305)이 배치되어, 이들이 하나의 채널 블록을 형성하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 15 내지 도 17을 참조하면, 채널(300), 제1 더미 채널(305), 및 제1 및 제2 충전 패턴들(310, 315)의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 제1 및 제2 패드들(320, 325)를 형성할 수 있다.
제1 패드(320)는 채널(300) 및 제1 충전 패턴(310) 상에 형성되어 채널(300)과 전기적으로 연결될 수 있으며, 제2 패드(325)는 제1 더미 채널(305) 및 제2 충전 패턴(315) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 패드들(320, 325)은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 비정질 실리콘을 포함하도록 형성되는 경우에는, 이를 결정화시키는 공정이 추가적으로 수행될 수도 있다.
도 18 및 19를 참조하면, 절연막(160), 제1 및 제2 패드들(320, 325), 제2 더미 채널(307), 전하 저장 구조물(290) 및 제1 및 제2 더미 전하 저장 구조물들(295, 297) 상에 제1 층간 절연막(330)을 형성한 후, 예를 들어 건식 식각 공정을 통해 제1 층간 절연막(330), 및 제1 및 제2 몰드막들(500, 510)을 관통하는 제3 개구(340)를 기판(100) 상에 형성할 수 있다.
상기 건식 식각 공정은 제3 개구(340)가 지지막(150) 혹은 상기 지지 패턴의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제3 개구(340)가 형성됨에 따라서, 이의 측벽에 의해 제1 및 제2 몰드막들(500, 510)에 포함된 절연막들(160) 및 제4 희생막들(170)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제3 개구(340)는 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 제3 개구(340)가 형성됨에 따라서, 절연막(160)은 제2 방향(D2)으로 연장되는 절연 패턴(165)으로 변환될 수 있으며, 제4 희생막(170)은 제2 방향(D2)으로 연장되는 제4 희생 패턴(175)으로 변환될 수 있다.
이후, 제3 개구(340)의 측벽 및 제1 층간 절연막(330) 상에 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 제3 개구(340)의 저면에 형성된 부분을 제거하여 스페이서(350)를 형성할 수 있으며, 이에 따라 지지막(150) 및 상기 지지 패턴 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(150) 및 상기 지지 패턴 부분 및 그 하부의 희생막 구조물(140) 부분을 제거함으로써, 제3 개구(340)를 하부로 확장할 수 있다. 이에 따라, 제3 개구(340)는 기판(100)의 상면을 노출시킬 수 있으며, 나아가 기판(100)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 스페이서(350)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 스페이서(350)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
희생막 구조물(140)이 부분적으로 제거될 때, 제3 개구(340)의 측벽은 스페이서(350)에 의해 커버되므로, 제1 및 제2 몰드막들(500, 510)에 포함된 절연 패턴(165) 및 제4 희생 패턴(175)은 제거되지 않을 수 있다.
도 20을 참조하면, 제3 개구(340)를 통해 희생막 구조물(140)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제2 갭(360)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제2 갭(360)이 형성됨에 따라서, 제3 개구(340)에 인접한 지지막(150) 하부 및 기판(100)의 상부가 노출될 수 있다. 또한, 제2 갭(360)에 의해 전하 저장 구조물(290) 및 제1 더미 전하 저장 구조물(295)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(290) 및 제1 더미 전하 저장 구조물(295)의 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(300) 및 제1 더미 채널(305)의 외측벽이 노출될 수 있다. 이에 따라, 각 전하 저장 구조물(290) 및 제1 더미 전하 저장 구조물(295)은 제1 및 제2 몰드막들(500, 510)을 관통하여 채널(300) 및 제1 더미 채널(305)의 대부분의 외측벽을 커버하는 상부와, 각 채널(300) 및 제1 더미 채널(305)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
한편, 상기 습식 식각 공정을 통해 제2 갭(360)이 형성될 때, 지지막(150) 및 상기 지지 패턴은 제거되지 않을 수 있으며, 이에 따라 제1 및 제2 몰드막들(500, 510)은 무너지지 않을 수 있다.
도 21을 참조하면, 스페이서(350)를 제거하고, 제3 개구(340)의 측벽 및 제2 갭(360) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 제3 개구(340) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제2 갭(360) 내에 채널 연결 패턴(370)을 형성할 수 있다.
채널 연결 패턴(370)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제3 개구들(340) 사이에 형성된 채널들(300) 및 제1 더미 채널들(305)이 서로 연결될 수 있다.
채널 연결 패턴(370)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(370) 내에는 에어 갭(380)이 형성될 수 있다.
도 22를 참조하면, 제3 개구(340)에 의해 노출된 제4 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제3 갭을 형성할 수 있으며, 상기 제3 갭에 의해서 제1 블로킹 패턴(260) 및 제1 및 제2 더미 블로킹 패턴들(265, 267)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(175)을 제거할 수 있다.
이후, 노출된 제1 블로킹 패턴(260) 및 제1 및 제2 더미 블로킹 패턴들(265, 267)의 외측벽, 상기 제3 갭들의 내벽, 절연 패턴들(165)의 표면, 지지막(150)의 측벽 및 일부 저면, 상기 지지 패턴의 측벽, 채널 연결 패턴(370)의 측벽, 기판(100)의 상면, 및 제1 층간 절연막(330)의 상면에 제2 블로킹 막(390)을 형성하고, 제2 블로킹 막(390) 상에 게이트 전극막을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 블로킹 막(390)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다. 상기 게이트 전극막은 게이트 도전막 및 이의 상하면 및 일부 측벽을 커버하는 게이트 배리어 막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제3 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 제3 개구(340)에 의해 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 상기 게이트 전극 구조물은 제1 방향(D1)을 따라 순차적으로 형성된 제1 내지 제4 게이트 전극들(402, 404, 406, 408)을 포함할 수 있으며, 제4 게이트 전극(408) 상에는 제1 게이트 전극(402)이 다시 적층될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(402)은 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 body erase를 수행하는 역할을 할 수 있으며, 최하층 및 하부로부터 제2 층과, 최상층 및 상부로부터 제2 층에 형성될 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 제1 게이트 전극(402)이 각 제1 및 제2 몰드막들(500, 510)에 형성되는 층의 개수는 1개 층 혹은 3개 이상의 층들에 각각 형성될 수도 있다.
제2 게이트 전극(404)은 제1 몰드막(500)에 형성된 제1 게이트 전극(402) 상에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제4 게이트 전극(408)은 제2 몰드막(510)에 형성된 제1 게이트 전극(402) 아래에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 도면 상에서는 제2 게이트 전극(404)은 1개의 층에 형성되고, 제4 게이트 전극(408)은 2개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
제3 게이트 전극(406)은 제2 및 제4 게이트 전극들(404, 408) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다. 다만, 제3 게이트 전극들(406) 중 일부, 예를 들어, 각 제1 및 제2 몰드막들(500, 510)의 복수의 층들에는 실질적으로 워드 라인 역할을 수행하지 않는 더미 워드 라인들이 형성될 수 있다.
예를 들어 도면 상에서와 같이, 제2 몰드막(510)의 2개 층들 즉, 제4 게이트 전극(408) 아래의 2개 층들에 각각 형성된 제3 게이트 전극들(406)은 더미 워드 라인들일 수 있다. 이에 따라, 제2 방향(D2)으로 연장되는 제2 더미 전하 저장 구조물(297) 및 제2 더미 채널(307)에 의해서, 제2 몰드막(510)에 형성된 제1 게이트 전극들(402), 제4 게이트 전극들(408), 및 제3 게이트 전극들(406) 중에서 더미 워드 라인들이 제3 방향(D3)으로 서로 분리될 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 제3 게이트 전극들(406) 중에서, 예를 들어 제4 게이트 전극(408) 아래의 3개 층들에 각각 형성된 제3 게이트 전극들(406)이 더미 워드 라인들일 수도 있다.
도 23 및 24를 참조하면, 제3 개구(340)의 저면 상에 형성된 제2 블로킹 막(390) 부분을 통해 기판(100) 상부에 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 제2 블로킹 막(390) 상에 제3 개구(340)의 나머지 부분을 충분히 채우는 분리막을 형성한 후, 제1 층간 절연막(330)의 상면이 노출될 때까지 상기 분리막을 평탄화함으로써, 제2 분리 패턴(410)을 형성할 수 있다. 상기 평탄화 공정 시, 제1 층간 절연막(330) 상면에 형성된 제2 블로킹 막(390) 부분은 제거될 수 있으며, 잔류하는 부분은 제2 블로킹 패턴(395)을 형성할 수 있다.
제2 분리 패턴(410)은 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 분리 패턴(410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 층간 절연막(330), 제2 분리 패턴(410), 및 제2 블로킹 패턴(395) 상에 제2 층간 절연막(420)을 형성한 후, 제1 및 제2 층간 절연막들(330, 420)을 관통하여 제1 패드(320)의 상면에 접촉하는 콘택 플러그(430)를 형성할 수 있다. 이후, 제2 층간 절연막(420) 및 콘택 플러그(430) 상에 제3 층간 절연막을 형성한 후, 상기 제3 층간 절연막을 관통하여 콘택 플러그(430) 상면에 접촉하는 비트 라인(440)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(440)은 제3 방향(D3)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성될 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치가 완성될 수 있다.
전술한 바와 같이, 하부 채널 홀들(180) 내에 각각 형성된 제5 희생 패턴들(190)을 포함하는 제1 몰드막(500) 상에 형성되는 제2 몰드막(510)의 상부를 관통하는 상부 채널 홀들(200)을 형성한 후, 이들에 얼라인되도록 제2 방향(D2)으로 연장되는 제2 개구(240)를 형성할 수 있다. 이에 따라, 제1 몰드막(500)에 형성되는 하부 채널 홀들(180)에 얼라인되도록 제2 몰드막(510)에 제2 개구(240)를 형성한 후, 제2 몰드막(510)을 관통하는 상부 채널 홀들(200)을 형성하는 것에 비해서, 제2 개구(240)는 직접적으로 상부 채널 홀들(200)을 기준으로 이에 얼라인되도록 형성되므로, 상부 채널 홀들(200)과의 미스얼라인 발생이 감소할 수 있다.
또한, 제2 개구(240)를 채우는 제1 분리 패턴 형성 이후 하부 및 상부 채널 홀들(180, 200)을 채우는 전하 저장 구조물 및 채널을 별도로 형성하는 대신에, 하부 및 상부 채널 홀들(180, 200) 및 제2 개구(240)를 채우는 전하 저장 구조물 막, 채널막 및 충전막을 동시에 형성함으로써, 공정 개수를 감소시켜 비용을 절감할 수 있다.
한편, 상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 18, 22 및 23을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 기판(100) 상에서 서로 이격된 게이트 전극들(402, 404, 406, 408)을 포함하는 게이트 전극 구조물, 각각이 상기 게이트 전극 구조물을 관통하며, 기판(100) 상에 형성된 제1 부분(300a)및 제1 부분(300a) 상에 형성되어 이와 접촉하며, 제1 부분(300a)의 상면의 제1 폭(W1)보다 작은 제2 폭(W2)의 저면을 갖는 제2 부분(300b)을 각각 포함하는 채널들(300), 각 채널들(300)의 외측벽을 커버하는 전하 저장 구조물(290), 채널들(300)과 이격되어 상기 게이트 전극 구조물을 관통하며, 기판(100) 상에 형성된 제3 부분(305a) 및 제3 부분(305a) 상에 형성되어 이와 접촉하며, 제3 부분(305a)의 상면의 제3 폭(W3)보다 작은 제4 폭(W4)의 저면을 갖는 제4 부분(305b)을 포함하는 제1 더미 채널(305), 제1 더미 채널(305)의 외측벽을 커버하는 제1 더미 전하 저장 구조물(295), 채널들(300) 사이에서 제2 방향(D2)으로 연장되며, 제2 더미 채널(307) 및 제2 더미 채널(307)의 측벽 및 저면을 커버하는 제2 더미 전하 저장 구조물(297)을 포함하는 제1 분리 패턴(530), 채널들(300) 상에 각각 형성된 콘택 플러그들(430), 및 콘택 플러그들(430)에 전기적으로 연결되며 제3 방향(D3)으로 연장된 비트 라인(440)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 더미 채널들(305, 307)은 각 채널들(300)과 동일한 물질, 예를 들어 폴리실리콘을 포함할 수 있으며, 각 제1 및 제2 더미 전하 저장 구조물들(295, 297)은 전하 저장 구조물(290)과 동일한 물질을 포함할 수 있다. 이때, 전하 저장 구조물(290) 및 제1 및 제2 더미 전하 저장 구조물들(295, 297)은 예를 들어, 각각 순차적으로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 더미 채널(307)은 제1 더미 채널(305)의 상부 외측벽과 접촉할 수 있으며, 제2 더미 전하 저장 구조물(297)은 제1 더미 전하 저장 구조물(295)의 상부 외측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 더미 채널(305)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 대응하여 제1 더미 전하 저장 구조물(295) 역시 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 더미 채널(307)은 제1 더미 채널들(305) 사이에서 제2 방향(D2)으로 연장될 수 있으며, 제2 더미 전하 저장 구조물(297)은 제1 더미 전하 저장 구조물들(295) 사이에서 제2 방향(D2)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 각 채널들(300) 및 제1 더미 채널(305)은 컵 형상을 가질 수 있으며, 각 채널들(300)의 내측벽에 의해 형성되는 공간에는 제1 충전 패턴(310)이 형성될 수 있고, 제1 더미 채널(305)의 내측벽에 의해 형성되는 공간에는 제2 충전 패턴(315)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 방향(D3)으로의 제1 분리 패턴(530)의 폭은 각 채널들(300), 이의 외측벽을 커버하는 전하 저장 구조물(290), 및 이의 내측벽에 접촉하는 제1 충전 패턴(310)으로 구성되는 구조물의 제3 방향(D3)으로의 폭보다 작을 수 있으며, 이에 따라 제1 분리 패턴(530)에 포함된 제2 더미 채널(307)은 컵 형상 대신에 필라 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 더미 채널(305)은 하부에 제1 방향(D1)을 따라 기판(100)을 향해 돌출된 돌출부(305c)를 포함할 수 있으며, 이에 따라 제1 더미 채널(305)의 최저면은 각 채널들(300)의 최저면보다 낮을 수 있다. 즉, 각 채널들(300)의 저면은 편평할 수 있으나, 제1 더미 채널(305)의 저면은 편평하지 않고 아래로 볼록한 볼록부, 즉 돌출부(305c)를 포함할 수 있으며, 이에 따라 그 최저면은 각 채널들(300)의 최저면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(290)은 채널(300)의 외측벽을 커버하는 상부, 및 채널(300)의 저면을 커버하면서 상기 상부와 이격된 하부를 포함할 수 있으며, 제1 더미 전하 저장 구조물(295)은 제1 더미 채널(305)의 외측벽을 커버하는 상부, 및 제1 더미 채널(305)의 저면을 커버하면서 상기 상부와 이격된 하부를 포함할 수 있다. 제1 더미 채널(305)이 하부에 돌출부(305c)를 포함함에 따라서, 이의 저면을 커버하는 제1 더미 전하 저장 구조물(295)의 상기 하부의 최저면은 각 채널들(300)의 저면을 커버하는 전하 저장 구조물(290)의 상기 하부의 최저면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 각 채널들(300)과는 달리, 제1 더미 채널(305) 상에는 콘택 플러그가 형성되지 않으며, 이에 따라 어떠한 전기적인 신호도 인가되지 않을 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 120, 130, 170: 제1 내지 제4 희생막
140: 희생막 구조물 150: 지지막
160: 절연막 165: 절연 패턴
175, 190: 제4, 제5 희생 패턴 180, 200: 하부, 상부 채널 홀
210: 제5 희생막 220: 식각 마스크
230, 240, 340: 제1 내지 제3 개구 250: 제2 리세스
260, 395: 제1, 제2 블로킹 패턴 270: 전하 저장 패턴
275, 277: 제1, 제2 더미 전하 저장 패턴
280: 터널 절연 패턴 285, 287: 제1, 제2 더미 터널 절연 패턴
290: 전하 저장 구조물
295, 297: 제1, 제2 더미 전하 저장 구조물
300: 채널 305, 307: 제1, 제2 더미 채널
310, 315: 제1, 제2 충전 패턴 320, 325: 제1, 제2 패드
330, 420: 제1, 제2 층간 절연막 350: 스페이서
360: 제2 갭 370: 채널 연결 패턴
380: 에어 갭 390: 제2 블로킹 막
402, 404, 406, 408: 제1 내지 제4 게이트 전극
530, 410: 제1, 제2 분리 패턴 430: 콘택 플러그
440: 비트 라인

Claims (10)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    각각이 상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제1 부분; 및
    상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들;
    상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물; 및
    상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며,
    제1 더미 채널; 및
    상기 제1 더미 채널의 측벽 및 저면을 커버하는 제1 더미 전하 저장 구조물을 포함하는 분리 패턴을 구비하며,
    상기 제1 더미 채널은 상기 각 채널들과 동일한 물질을 포함하고, 상기 제1 더미 전하 저장 구조물은 상기 전하 저장 구조물과 동일한 물질을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 각 채널들 및 상기 제1 더미 채널은 폴리실리콘을 포함하고, 상기 전하 저장 구조물 및 상기 제1 더미 전하 저장 구조물은 각각 순차적으로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 각 채널들은 컵 형상을 가지며,
    상기 각 채널들의 내측벽에 의해 형성되는 공간을 채우는 제1 충전 패턴을 더 포함하며,
    상기 제1 더미 채널은 필라 형상을 갖는 수직형 메모리 장치.
  4. 제1항에 있어서,
    상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제3 부분; 및
    상기 제3 부분 상에 형성되어 이와 접촉하며, 상기 제3 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제4 부분을 포함하는 제2 더미 채널; 및
    상기 제2 더미 채널의 외측벽을 커버하는 제2 더미 전하 저장 구조물을 더 포함하며,
    상기 제1 더미 채널은 상기 제2 더미 채널의 상부 외측벽과 접촉하고, 상기 제1 더미 전하 저장 구조물은 상기 제2 더미 전하 저장 구조물의 상부 외측벽과 접촉하는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 제2 더미 채널은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되고, 이에 대응하여 상기 제2 더미 전하 저장 구조물 역시 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 제1 더미 채널은 상기 제2 더미 채널들 사이에서 상기 제2 방향으로 연장되고, 상기 제1 더미 전하 저장 구조물은 상기 제2 더미 전하 저장 구조물들 사이에서 상기 제2 방향으로 연장된 수직형 메모리 장치.
  6. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    각각이 상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제1 부분; 및
    상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들; 및
    상기 채널들과 이격되어 상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제3 부분; 및
    상기 제3 부분 상에 형성되어 이와 접촉하며, 상기 제3 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제4 부분을 포함하는 제1 더미 채널을 포함하며,
    상기 제1 더미 채널은 상기 각 채널들과 동일한 물질을 포함하고,
    상기 제1 더미 채널의 저면에는 상기 제1 방향으로 돌출된 돌출부가 형성되며, 이에 따라 상기 제1 더미 채널의 최저면은 상기 각 채널들의 최저면보다 낮은 수직형 메모리 장치.
  7. 제6항에 있어서,
    상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물; 및
    상기 제1 더미 채널의 외측벽을 커버하는 제1 더미 전하 저장 구조물을 더 포함하며,
    상기 전하 저장 구조물은 상기 제1 더미 전하 저장 구조물과 동일한 물질을 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 전하 저장 구조물은 상기 채널의 외측벽을 커버하는 상부, 및 상기 채널의 저면을 커버하면서 상기 상부와 이격된 하부를 포함하고,
    상기 제1 더미 전하 저장 구조물은 상기 제1 더미 채널의 외측벽을 커버하는 상부, 및 상기 제1 더미 채널의 저면을 커버하면서 상기 상부와 이격된 하부를 포함하며,
    상기 제1 더미 전하 저장 구조물의 상기 하부의 최저면은 상기 전하 저장 구조물의 상기 하부의 최저면보다 낮은 수직형 메모리 장치.
  9. 제7항에 있어서,
    상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며,
    제2 더미 채널; 및
    상기 제2 더미 채널의 측벽 및 저면을 커버하는 제2 더미 전하 저장 구조물을 포함하는 분리 패턴을 구비하며,
    상기 제2 더미 채널은 상기 제1 더미 채널의 상부 외측벽과 접촉하고, 상기 제2 더미 전하 저장 구조물은 상기 제1 더미 전하 저장 구조물의 상부 외측벽과 접촉하며,
    상기 제2 더미 채널은 상기 각 채널들과 동일한 물질을 포함하고, 상기 제2 더미 전하 저장 구조물은 상기 전하 저장 구조물과 동일한 물질을 포함하는 수직형 메모리 장치.
  10. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격된 게이트 전극들을 포함하는 게이트 전극 구조물;
    각각이 상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제1 부분; 및
    상기 제1 부분 상에 형성되어 이와 접촉하며, 상기 제1 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제2 부분을 각각 포함하는 채널들;
    상기 각 채널들의 외측벽을 커버하는 전하 저장 구조물;
    상기 채널들과 이격되어 상기 게이트 전극 구조물을 관통하며,
    상기 기판 상에 형성된 제3 부분; 및
    상기 제3 부분 상에 형성되어 이와 접촉하며, 상기 제3 부분의 상면의 폭보다 작은 폭의 저면을 갖는 제4 부분을 포함하는 제1 더미 채널;
    상기 제1 더미 채널의 외측벽을 커버하는 제1 더미 전하 저장 구조물;
    상기 채널들 사이에서 상기 기판의 상면에 평행한 제2 방향으로 연장되며,
    제2 더미 채널; 및
    상기 제2 더미 채널의 측벽 및 저면을 커버하는 제2 더미 전하 저장 구조물을 포함하는 분리 패턴;
    상기 채널들 상에 각각 형성된 콘택 플러그들; 및
    상기 콘택 플러그들에 전기적으로 연결되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장된 비트 라인을 포함하며,
    상기 각 제1 및 제2 더미 채널들은 상기 각 채널들과 동일한 물질을 포함하고, 상기 각 제1 및 제2 더미 전하 저장 구조물들은 상기 전하 저장 구조물과 동일한 물질을 포함하며,
    상기 제2 더미 채널은 상기 제1 더미 채널의 상부 외측벽과 접촉하고, 상기 제2 더미 전하 저장 구조물은 상기 제1 더미 전하 저장 구조물의 상부 외측벽과 접촉하는 수직형 메모리 장치.
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