KR20210150175A - 수직형 메모리 장치 - Google Patents

수직형 메모리 장치 Download PDF

Info

Publication number
KR20210150175A
KR20210150175A KR1020200067209A KR20200067209A KR20210150175A KR 20210150175 A KR20210150175 A KR 20210150175A KR 1020200067209 A KR1020200067209 A KR 1020200067209A KR 20200067209 A KR20200067209 A KR 20200067209A KR 20210150175 A KR20210150175 A KR 20210150175A
Authority
KR
South Korea
Prior art keywords
gate electrode
substrate
steps
pattern
gate electrodes
Prior art date
Application number
KR1020200067209A
Other languages
English (en)
Inventor
백석천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200067209A priority Critical patent/KR20210150175A/ko
Priority to US17/158,107 priority patent/US11895838B2/en
Priority to CN202110356466.5A priority patent/CN113764425A/zh
Publication of KR20210150175A publication Critical patent/KR20210150175A/ko

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H01L27/1157—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

수직형 메모리 장치는, 제1 기판의 상면에 수직한 제1 방향을 따라 상기 제1 기판 상에서 서로 이격되도록 계단 형상으로 적층된 제1 게이트 전극들을 포함하는 제1 게이트 전극 구조물, 상기 제1 방향을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층된 제2 게이트 전극들을 포함하는 제2 게이트 전극 구조물, 상기 제1 기판 상에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 채널, 및 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 콘택 플러그를 포함하며, 상기 제2 게이트 전극들의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩되고, 상기 콘택 플러그는 상기 제1 및 제2 계단들 중 대응하는 하나씩을 관통하되, 이들 중 어느 하나에만 전기적으로 연결될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치의 제조 방법에서, 기판의 연장 영역에서 수직으로 적층된 게이트 전극들 일부에만 접촉하는 콘택 플러그, 상기 기판의 셀 영역에서 이들 전체를 관통하는 관통 비아, 및 상기 기판의 주변 회로 영역에서 형성되는 관통 비아는 이들을 각각 형성하는 경우 공정 시간 및 비용이 증가될 수 있으며, 이에 따라 이들을 효율적으로 형성하기 위한 방법이 요구된다. 나아가, 상기 게이트 전극들을 관통하여 메모리 블록 별로 이들을 분리시키기 위한 공정도 별도로 수행되므로, 이 역시 공정 시간 및 비용을 증가시킨다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 제1 기판의 상면에 수직한 제1 방향을 따라 상기 제1 기판 상에서 서로 이격되도록 계단 형상으로 적층된 제1 게이트 전극들을 포함하는 제1 게이트 전극 구조물, 상기 제1 방향을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층된 제2 게이트 전극들을 포함하는 제2 게이트 전극 구조물, 상기 제1 기판 상에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 채널, 및 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 콘택 플러그를 포함하며, 상기 제2 게이트 전극들의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩되고, 상기 콘택 플러그는 상기 제1 및 제2 계단들 중 대응하는 하나씩을 관통하되, 이들 중 어느 하나에만 전기적으로 연결될 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되도록 계단 형상으로 적층되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되는 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격되도록 복수 개로 형성된 게이트 전극 구조물들, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하는 채널, 및 상기 기판 상에 형성되며 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되어 지그재그 패턴으로 배열되며, 상기 제1 방향으로 각각 연장된 수직부들, 및 상기 각 수직부들의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 연장된 수평부를 포함하는 분리 패턴 구조물을 구비할 수 있으며, 상기 분리 패턴 구조물의 상기 수직부들은 상기 수평부들을 통해 서로 연결되며, 이에 따라 상기 분리 패턴 구조물은 상기 제2 방향으로 연장되어 상기 게이트 전극 구조물들을 상기 제3 방향으로 분리시킬 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되도록 계단 형상으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되는 제1 게이트 전극들을 포함하는 제1 게이트 전극 구조물, 상기 제1 방향을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층되며, 상기 제2 방향으로 각각 연장되는 제2 게이트 전극들을 포함하는 제2 게이트 전극 구조물, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 채널, 상기 제1 방향으로 각각 연장되어 상기 제1 및 제2 게이트 전극 구조물들 중에서 적어도 상기 제1 게이트 전극 구조물을 각각 관통하는 제1 콘택 플러그들, 및 상기 제1 방향으로 각각 연장되어 상기 제1 및 제2 게이트 전극 구조물들 중에서 적어도 상기 제2 게이트 전극 구조물을 각각 관통하는 제2 콘택 플러그들을 포함할 수 있다. 상기 제2 게이트 전극들의 상기 제2 방향으로의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩될 수 있다. 상기 각 제1 콘택 플러그들은 상기 제1 방향으로 연장되어 적어도 상기 제1 게이트 전극 구조물을 관통하는 제1 수직부, 및 상기 제1 수직부로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 제1 돌출부를 포함할 수 있고, 상기 각 제1 콘택 플러그들의 상기 제1 돌출부는 상기 제1 게이트 전극들 중 대응하는 어느 하나의 상면에 접촉하여 이에 전기적으로 연결될 수 있다. 상기 각 제2 콘택 플러그들은 상기 제1 방향으로 연장되어 적어도 상기 제2 게이트 전극 구조물을 관통하는 제2 수직부, 및 상기 제2 수직부로부터 상기 수평 방향으로 돌출된 제2 돌출부를 포함할 수 있고, 상기 각 제2 콘택 플러그들의 상기 제2 돌출부는 상기 제2 게이트 전극들 중 대응하는 어느 하나의 상면에 접촉하여 이에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 콘택 플러그 및 관통 비아를 동일한 식각 공정 및 증착 공정에 의해 형성될 수 있으므로, 이들을 별도로 형성하기 위해 필요한 시간 및 비용이 절감될 수 있다. 특히, 상기 콘택 플러그는 게이트 전극 구조물을 관통하지만 도전 패드의 형성을 통해 이들 중에서 특정 층의 게이트 전극에만 전기적으로 연결될 수 있다. 한편, 상기 게이트 전극 구조물을 상하로 적층되는 제1 및 제2 몰드들을 통해 형성할 수 있으며, 상기 제1 및 제2 몰드들의 계단들이 수직 방향으로 서로 오버랩되도록 형성함으로써, 상기 수직형 메모리 장치의 면적을 감소시킬 수 있다.
도 1 내지 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 47 및 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면도들이다.
도 49 내지 도 57은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이다.
도 58 내지 도 64는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 65 내지 도 67은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 68a 및 68b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도의 A-A'선을 따라 절단한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 제1 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 제1 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다. 이에 더하여, 상기 제1 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하며 제2 및 제3 방향들(D2, D3)과 예각을 이루는 두 방향들을 각각 제4 및 제5 방향들(D4, D5)로 정의한다. 예시적인 실시예들에 있어서, 제4 및 제5 방향들(D4, D5)은 서로 직교할 수 있으며, 제2 및 제3 방향들(D2, D3)과 45도의 각도를 이룰 수 있다.
도 1 내지 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 10, 13-14, 19, 22, 27, 32 및 37은 평면도들이고, 도 2, 4-5, 7-9, 11-12, 15-18, 20-21, 23-26, 28-31, 33-36 및 38-46은 단면도들이다. 이때, 도 2, 4, 7, 11, 15, 18, 20, 23, 25, 28, 30, 33, 39 및 41은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 5, 8, 12, 16, 31, 34 및 42는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 9, 17, 24, 26, 29, 35-36, 38 및 43은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다. 한편, 도 21은 도 20의 X 영역에 대한 확대 단면도이고, 도 44 내지 도 46은 도 41의 Y 영역에 대한 확대 단면도들이며, 도 40은 제2 기판에 대한 단면도이다.
도 1 및 2를 참조하면, 제1 기판(100) 상에 제1 절연막(110) 및 게이트 전극막(120)을 제1 방향(D1)을 따라 교대로 반복적으로 적층하여 제1 몰드막을 형성하고, 상기 제1 몰드막 상에 제2 절연막(130), 제1 식각 저지막(140) 및 제2 절연막(130)을 적층할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 제1 기판(100)에는 필요에 따라 p형 불순물 혹은 n형 불순물이 도핑될 수도 있다.
제1 기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있다. 제2 영역(II)은 제1 영역(I)을 적어도 부분적으로 둘러쌀 수 있으며, 상기 메모리 셀들에 전기적인 신호를 인가하는 콘택 플러그들이 형성되는 패드 영역 혹은 연장 영역일 수 있다. 제3 영역(III)은 제2 영역(II)을 적어도 부분적으로 둘러쌀 수 있으며, 상기 메모리 셀들에 전기적인 신호를 인가하는 주변 회로들이 형성되는 주변 회로 영역일 수 있다.
상기 수직형 메모리 장치는 제1 기판(100) 상에서 제3 방향(D3)을 따라 배치되는 복수의 메모리 블록들을 포함할 수 있으며, 도 1에는 하나의 메모리 블록이 형성되는 제1 기판(100)의 영역의 일부가 도시되어 있다. 즉, 상기 각 메모리 블록들은 제1 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제2 방향(D2)을 따라 제3 영역(III), 제2 영역(II), 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 상에 형성될 수 있다. 도 1에는 하나의 메모리 블록의 제2 방향(D2)으로의 가장자리 일부 즉, 제1 영역(I)의 제2 방향(D2)으로의 가장자리 일부, 및 이에 제2 방향(D2)으로 인접한 제2 및 제3 영역들(II, III)의 일부가 도시되어 있다.
예시적인 실시예들에 있어서, 상기 각 메모리 블록들은 제3 방향(D3)으로 배치된 2개의 부분들을 포함할 수 있으며, 이하에서는 이를 각각 제1 및 제2 부분들로 지칭하기로 한다.
제1 및 제2 절연막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극막(120)은 n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 식각 저지막(140)은 제2 절연막(130)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 2에는 상기 제1 몰드막이 4개의 층들에 각각 적층된 제1 절연막(110) 및 게이트 전극막(120)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많은 층들에 각각 형성된 제1 절연막(110) 및 게이트 전극막(120)을 포함할 수 있다.
일 실시예에 있어서, 최하층 게이트 전극막(120)의 제1 기판(100)의 제2 영역(II) 상에 형성된 일부를 제거하여 최하층 제1 절연막(110)을 노출시키는 제1 개구를 형성하고, 상기 제1 개구를 채우는 제1 분리 패턴(129)을 형성할 수 있다. 제1 분리 패턴(129)은 상기 각 메모리 블록의 상기 제1 및 제2 부분들 사이의 경계 영역에 형성될 수 있으며, 이하에서 설명되는 제1 몰드(1100)에 포함된 계단들 중에서 상부로부터 3번째 계단과 제1 방향(D1)으로 오버랩될 수 있다. 제1 분리 패턴(129)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제2 절연막(130)을 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 제2 절연막(130), 제1 식각 저지막(140), 최상층 게이트 전극막(120) 및 그 하부의 최상층 제1 절연막(110)을 식각한다. 이에 따라, 최상층 제1 절연막(110) 하부에 형성된 게이트 전극막(120)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 제2 절연막(130), 제1 식각 저지막(140), 최상층 게이트 전극막(120), 최상층 제1 절연막(110), 상기 노출된 게이트 전극막(120), 및 그 하부의 제1 절연막(110)을 다시 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 각각이 순차적으로 적층된 제1 절연막(110) 및 게이트 전극막(120)을 한 쌍으로 하여 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 제1 몰드(1100)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제1 절연막(110) 및 게이트 전극막(120) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 상기 제2 방향을 따라 배치될 수 있으며, 나아가 상기 제3 방향을 따라서도 배치될 수 있다.
제1 몰드(1100)는 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 제1 기판(100)의 제3 영역(III)은 제1 몰드(1100)에 의해 커버되지 않고 노출될 수 있다. 이때, 제1 몰드(1100)에 포함된 상기 각 계단들은 제1 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
이후, 제1 몰드(1100), 제2 절연막(130) 및 제1 식각 저지막(140)이 형성된 제1 기판(100) 상에 희생 패드막(150)을 형성하고, 제1 기판(100) 및 제2 절연막(130) 상면, 및 제1 몰드(1100)의 각 계단들의 측벽에 인접한 희생 패드막(150) 부분을 제거할 수 있다. 이에 따라, 희생 패드막(150)은 상기 각 계단들 상에 형성될 수 있으며, 상기 각 계단의 측벽으로부터 이격될 수 있다. 희생 패드막(150)은 제3 방향(D3)을 따라 연장될 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 3 내지 도 5를 참조하면, 희생 패드막(150)을 부분적으로 제거하여 제1 희생 패드(152)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 메모리 블록들의 상기 제1 및 제2 부분들 중에서 하나, 예를 들어, 상기 제2 부분에 형성된 희생 패드막(150) 부분을 제거할 수 있으며, 이에 따라 상기 제1 부분에 형성된 희생 패드막(150) 부분이 잔류하여 제1 희생 패드(152)를 형성할 수 있다.
이후, 제1 몰드(1100) 및 제1 희생 패드(152)가 형성된 제1 기판(100) 상에 제1 층간 절연막(160)을 형성하고, 제1 식각 저지막(140)의 상면이 노출될 때까지 이를 평탄화 한 후, 제1 식각 저지막(140) 및 이와 동일한 높이의 제1 층간 절연막(160) 부분을 제거할 수 있으며, 이에 따라 제2 절연막(130)의 상면이 노출될 수 있다. 이때, 제1 몰드(1100)는 제1 층간 절연막(160)에 의해 커버될 수 있다.
도 6 내지 도 9를 참조하면, 제1 몰드(1100), 제2 절연막(130) 및 제1 층간 절연막(160)을 부분적으로 제거하여, 제1 기판(100)의 상면을 각각 노출시키는 제1 내지 제6 홀들(170, 180, 190, 200, 210, 220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 홀(170)은 제1 기판(100)의 제1 영역(I) 상에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이에 따라 제1 홀 어레이(array)가 정의될 수 있다. 상기 제1 홀 어레이는 제3 방향(D3)을 따라 서로 이격된 복수의 제1 홀 블록들을 포함할 수 있으며, 상기 각 제1 홀 블록들은 제3 방향(D3)을 따라 서로 이격된 복수의 제1 홀 그룹들을 포함할 수 있다. 도 6에는 하나의 메모리 블록 내에 형성된 하나의 제1 홀 블록이 도시되어 있으며, 상기 제1 홀 블록이 2개의 제1 홀 그룹들을 포함하는 것이 예시적으로 도시되어 있다.
예시적인 실시예들에 있어서, 제2 홀(180)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서, 상기 각 메모리 블록의 제3 방향(D3)으로의 각 양 측들 및 제3 방향(D3)으로의 가운데 부분 즉, 상기 메모리 블록의 상기 제1 및 제2 부분들 사이의 경계 영역에 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 이때, 제2 홀들(180)은 제2 방향(D2)을 따라 지그재그 패턴으로 배열되어 각 제4 및 제5 방향들(D4, D5)로 서로 이격될 수 있다. 일 실시예에 있어서, 상기 메모리 블록의 상기 제1 및 제2 부분들 사이의 경계 영역에서 제2 방향(D2)을 따라 배치된 제2 홀들(180)의 경우, 제1 방향(D1)으로 제1 분리 패턴(129)과 오버랩되는 영역 즉, 제1 몰드(1100)에 포함된 계단들 중에서 상부로부터 3번째 층의 계단에는 부분적으로 배치되지 않을 수 있다.
제3 홀(190)은 제1 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 제4 및 제5 홀들(200, 210)은 제1 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 예시적인 실시예에 있어서, 제4 홀(200)은 제1 몰드(1100)의 상부 2개층에 형성된 계단들을 각각 관통하도록 형성될 수 있으며, 제5 홀(210)은 제1 몰드(1100)의 나머지 층들에 형성된 계단들을 각각 관통하도록 형성될 수 있다. 일 실시예에 있어서, 제4 홀(200)은 상기 각 메모리 블록들에 포함된 상기 각 제1 및 제2 부분들 내에서 상기 각 계단들마다 2개씩 형성될 수 있으며, 제5 홀(210)은 상기 각 메모리 블록들에 포함된 상기 각 제1 및 제2 부분들 내에서 상기 각 계단들마다 1개씩 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제6 홀(220)은 제1 기판(100)의 제3 영역(III) 상에 형성될 수 있다.
도 10 내지 도 12를 참조하면, 제1 내지 제6 홀들(170, 180, 190, 200, 210, 220)을 각각 채우는 제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225)을 형성할 수 있다.
제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225)은 제1 절연막(110), 게이트 전극막(120) 및 제1 희생 패드(152)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225)은, 예를 들어 실리콘-게르마늄(SiGe) 혹은 실리콘-게르마늄 산화물(SiGe-O)을 포함할 수 있다.
이후, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 절연막(130), 제1 층간 절연막(160) 및 제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225) 상에 제2 몰드(1200), 제2 절연막(130) 및 제2 층간 절연막(230)이 형성될 수 있으며, 제2 몰드(1200)의 계단들은 제1 몰드(1100)의 계단들과 제1 방향(D1)으로 오버랩될 수 있다.
다만, 상기 각 메모리 블록들의 상기 제1 및 제2 부분들 중에서 제1 몰드(1100)에 제1 희생 패드(152)가 형성되지 않은 부분, 즉 상기 제2 부분에는 제2 몰드(1200)의 각 계단들 상에 제2 희생 패드(154)가 형성될 수 있다. 일 실시예에 있어서, 제1 몰드(1100)에 형성된 제1 분리 패턴(129)에 대응되는 위치 즉, 제2 몰드(1200)의 최하층 게이트 전극(125)에서 제1 방향(D1)으로 제1 몰드(1100)에 형성된 제1 분리 패턴(129)에 오버랩되는 위치에 제1 분리 패턴(129)이 더 형성될 수 있다.
도 13을 참조하면, 제2 층간 절연막(230), 제2 절연막(130), 제1 절연막들(110)의 일부 및 게이트 전극막들(120)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제2 개구를 형성한 후, 이를 채우는 제2 분리 패턴(410)을 형성할 수 있다.
제2 분리 패턴(410)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 예를 들어, 제2 몰드(1200)에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(410)에 의해서 제2 몰드(1200)에 포함된 상부 2개의 층들에 형성된 게이트 전극막들(120)이 제3 방향(D3)을 따라 서로 분리될 수 있다. 일 실시예에 있어서, 제2 분리 패턴(410)은 일부 제1 희생막들(175) 즉, 상기 각 메모리 블록에 포함된 상기 각 제1 및 제2 부분들의 제3 방향(D3)으로의 가운데에 형성된 제1 희생막들(175)과 제1 방향(D1)으로 오버랩될 수 있다.
한편, 도 10 내지 도 12를 참조로 설명한 공정들에서 설명하지는 않았으나, 일 실시예에 있어서, 제2 몰드(1200)에 형성되는 제2 분리 패턴(410)과 유사하게, 제2 몰드(1200)를 형성하기 이전에 제1 몰드(1100)에 포함된 상부 2개의 계단층들을 관통하는 제2 분리 패턴(410)을 더 형성할 수도 있으며, 이에 따라 제1 몰드(1100)에 포함된 상부 2개의 층들에 형성된 게이트 전극막들(120)도 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 14 내지 도 17을 참조하면, 도 6 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225)의 상면들을 각각 노출시키는 제7 내지 제12 홀들을 형성한 후, 이들을 각각 채우는 제7 내지 제12 희생막들(245, 255, 265, 275, 285, 295)을 형성할 수 있다.
제7 내지 제12 희생막들(245, 255, 265, 275, 285, 295)은 제1 내지 제6 희생막들(175, 185, 195, 205, 215, 225)가 실질적으로 동일한 물질을 포함할 수 있다.
도 18을 참조하면, 제2 절연막(130), 제2 층간 절연막(230), 제2 분리 패턴(410), 및 제7 내지 제12 희생막들(245, 255, 265, 275, 285, 295) 상에 제3 층간 절연막(300)을 형성한 후, 이를 부분적으로 식각하여 제7 희생막(245) 상면을 노출시키는 제3 개구를 형성하고, 상기 제3 개구에 의해 노출된 제7 희생막(245) 및 그 하부의 제1 희생막(175)을 제거할 수 있다.
이에 따라, 제1 기판(100)의 상면을 노출시키는 제13 홀(310)이 형성될 수 있다.
도 19 내지 도 21을 참조하면, 제13 홀(310)의 측벽, 제1 기판(100)의 상기 노출된 상면, 및 제3 층간 절연막(300) 상에 전하 저장 구조물 막 및 채널막을 순차적으로 적층하고, 제13 홀(310)의 나머지 부분을 채우는 충전막을 형성한 후, 제3 층간 절연막(300)의 상면이 노출될 때까지 이들을 평탄화함으로써, 제13 홀(310)의 측벽 및 제1 기판(100)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 전하 저장 구조물(370) 및 채널(380)을 형성할 수 있으며, 제13 홀(310)의 나머지 부분을 채우며 필라 형상을 갖는 충전 패턴(390)을 형성할 수 있다.
이후, 충전 패턴(390) 및 채널(380)의 상부를 제거하여 제1 리세스를 형성한 후, 상기 제1 리세스를 채우는 캐핑 패턴(400)을 형성할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(370)은 채널(380)의 외측벽으로부터 순차적으로 적층된 터널 절연 패턴(360), 전하 저장 패턴(350), 제1 블로킹 패턴(340), 제2 블로킹 패턴(330) 및 산화 방지 패턴(320)을 포함할 수 있다. 이때, 터널 절연 패턴(360)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 전하 저장 패턴(350)은 예를 들어, 실리콘 질화물을 포함할 수 있으며, 제1 블로킹 패턴(340)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 제2 블로킹 패턴(330)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있고, 산화 방지 패턴(320)은 예를 들어, 알루미늄 질화물과 같은 금속 질화물을 포함할 수 있다.
채널(380)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있고, 충전 패턴(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 캐핑 패턴(400)은 예를 들어, n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 22 내지 도 24를 참조하면, 제3 층간 절연막(300), 캐핑 패턴(400), 전하 저장 구조물(370) 및 제2 분리 패턴(410) 상에 제4 층간 절연막(420)을 형성하고, 이를 부분적으로 식각하여 제8 내지 제12 희생막들(255, 265, 275, 285, 295) 상면을 각각 노출시키는 제4 내지 제8 개구들을 형성한 후, 상기 제4 내지 제8 개구들에 의해 각각 노출된 제8 내지 제12 희생막들(255, 265, 275, 285, 295) 및 그 하부의 제2 내지 제6 희생막들(185, 195, 205, 215, 225)을 제거할 수 있다.
이에 따라, 제1 기판(100)의 상면을 각각 노출시키는 제14 내지 제18 홀들(430, 440, 450, 460, 470)이 형성될 수 있으며, 제14 내지 제17 홀들(430, 440, 450, 460)에 의해 제1 및 제2 몰드들(1100, 1200)에 포함된 제1 절연막들(110), 게이트 전극막들(120) 및 제1 및 제2 희생 패드들(152, 154)의 측벽이 노출될 수 있다.
도 25 및 26을 참조하면, 상기 노출된 게이트 전극막들(120)의 측벽에 형성된 자연 산화막을 제거하기 위해서 세정 공정을 수행할 수 있으며, 이에 따라 상기 노출된 제1 절연막들(110)의 측벽이 부분적으로 제거될 수 있다. 상기 세정 공정은 예를 들어, 불산(HF)을 사용하는 습식 식각 공정에 의해 수행될 수 있다.
이후, 상기 노출된 게이트 전극막들(120)의 측벽을 부분적으로 제거하여 제14 내지 제17 홀들(430, 440, 450, 460)과 각각 연통하는 제2 내지 제5 리세스들(435, 445, 455, 465)을 형성할 수 있다. 이때, 각 게이트 전극막들(120)의 상하에 형성된 제1 절연막(110)도 부분적으로 제거될 수 있다.
도 27 내지 도 29를 참조하면, 제14 내지 제18 홀들(430, 440, 450, 460, 470)에 의해 노출되며 실리콘 성분을 포함하는 게이트 전극막들(120)의 측벽 및 제1 기판(100)의 상면에 산화 공정을 수행할 수 있다.
이에 따라, 제14 내지 제17 홀들(430, 440, 450, 460)에 연통하는 제2 내지 제5 리세스들(435, 445, 455, 465)을 각각 채우는 제2 내지 제5 절연 패턴들(437, 447, 457, 467)이 형성될 수 있으며, 제14 내지 제18 홀들(430, 440, 450, 460, 470)의 저면에 각각 접촉하는 제1 기판(100) 상면에는 제6 내지 제10 절연 패턴들(439, 449, 459, 469, 479)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 산화 공정을 통해 형성되는 제2 내지 제5 절연 패턴들(437, 447, 457, 467)은 제2 내지 제5 리세스들(435, 445, 455, 465)을 각각 채울 뿐만 아니라, 이에 대응하는 게이트 전극막들(120)의 측부에도 각각 형성될 수 있다. 이에 따라, 제2 방향(D2)을 따라 지그재그 패턴으로 배열된 제14 홀들(430) 사이에 형성되는 제2 절연 패턴들(437)은 서로 접촉하여 단일 패턴을 형성할 수 있다. 제14 홀들(430) 사이에서 제2 절연 패턴(437)이 단일 패턴을 형성하기 위해서, 상기 산화 공정에 의해 형성되는 제2 절연 패턴들(437)의 부피를 고려하여, 도 6 내지 도 9를 참조로 설명한 공정들에서 제14 홀들(430)이 서로 이격되는 거리를 조절할 수 있다.
결국, 상기 각 메모리 블록의 제3 방향(D3)으로의 각 양 측들에 제2 방향(D2)으로 배열된 제14 홀들(430) 및 이에 인접하여 형성된 제2 절연 패턴(437)에 의해서 상기 메모리 블록들은 제3 방향(D3)으로 서로 분리될 수 있다. 이에 따라, 게이트 전극막(120)은 제2 방향(D2)으로 연장되는 게이트 전극들(125)로 분리될 수 있고, 제1 절연막(110) 역시 제2 방향(D2)으로 연장되는 제1 절연 패턴(115)으로 분리될 수 있다.
일 실시예에 있어서, 상기 각 메모리 블록 내에서는 상기 제1 및 제2 부분들에 포함된 게이트 전극막(120)이 제1 기판(100)의 제2 영역(II) 상에서 제14 홀들(430) 및 제2 절연 패턴(437)에 의해서 서로 완전히 분리되지 않고 서로 연결될 수 있다. 다만, 상기 각 메모리 블록 내에서 각 제1 및 제2 몰드들(1100, 1200)의 상부 2개층들에 각각 형성된 게이트 전극막들(120)은 제14 홀들(430) 및 제2 절연 패턴(437)에 의해 상기 제1 및 제2 부분들이 서로 분리될 수 있으며, 또한 제1 몰드(1100)의 최하층에 형성된 게이트 전극막(120)은 제14 홀들(430) 및 제2 절연 패턴(437)과 함께 제1 분리 패턴(129)에 의해서 상기 제1 및 제2 부분들이 서로 분리될 수 있다.
도 30 및 31을 참조하면, 제16 및 제17 홀들(450, 460)에 의해 노출된 제1 및 제2 희생 패드들(152, 154)을 제거하여 제6 및 제7 리세스들(492, 494)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 질화물을 포함하는 제1 및 제2 희생 패드들(152, 154)은 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제6 및 제7 리세스들(492, 494)은 제1 및 제2 희생 패드들(152, 154)의 일부, 구체적으로 제16 및 제17 홀들(450, 460)에 인접한 제1 및 제2 희생 패드들(152, 154) 부분만이 제거되어 형성될 수 있으며, 이에 따라 상부에서 보았을 때 원형 혹은 타원형으로 형성될 수 있다. 이때, 제1 및 제2 희생 패드들(152, 154)은 부분적으로 잔류할 수 있다.
도 32a, 33a, 34a 및 35를 참조하면, 제14 내지 제18 홀들(430, 440, 450, 460, 470)을 각각 채우는 제1 내지 제5 도전 패턴들(500, 510, 520, 530, 540)을 형성할 수 있다.
이때, 제1 및 제2 도전 패턴들(500, 510)은 제1 기판(100)의 제1 영역(I) 상에 형성될 수 있고, 제3 및 제4 도전 패턴들(520, 530)은 제1 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 제5 도전 패턴(540)은 제1 기판(100)의 제3 영역(III) 상에 형성될 수 있다. 제1 도전 패턴(500)은 이후 제거되므로 일종의 희생 패턴일 수 있고, 제2 및 제5 도전 패턴들(510, 540)은 메모리 셀들 혹은 층간 절연막을 관통하여 제1 기판(100)과 배선들 사이에 전기적 신호를 전달하는 관통 비아들일 수 있으며, 제3 및 제4 도전 패턴들(520, 530)은 배선으로부터 상기 메모리 셀들에 포함된 게이트 전극들(125)에 전기적 신호를 인가하는 콘택 플러그들일 수 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 도전 패턴들(520, 530)은 상기 메모리 셀들이 형성되는 제1 및 제2 몰드들(1100, 1200)을 관통하지만, 이들에 포함된 특정 1개 층의 게이트 전극(125)에만 전기적으로 연결될 수 있다.
즉, 상기 각 메모리 블록의 상기 제1 부분의 경우, 제1 몰드(1100)에 형성된 제6 리세스들(492)을 채우며 제3 및 제4 도전 패턴들(520, 530)의 측벽에 각각 접촉하는 제1 및 제2 도전 패드들(522, 532)이 형성될 수 있으며, 제3 및 제4 도전 패턴들(520, 530)은 각각 제1 및 제2 도전 패드들(522, 532)을 통해서 그 하부에 형성되어 접촉하는 게이트 전극들(125)에만 전기적으로 연결될 수 있다.
또한, 상기 각 메모리 블록의 상기 제2 부분의 경우, 제2 몰드(1200)에 형성된 제7 리세스들(494)을 채우며 제3 및 제4 도전 패턴들(520, 530)의 측벽에 각각 접촉하는 제3 및 제4 도전 패드들(524, 534)이 형성될 수 있으며, 제3 및 제4 도전 패턴들(520, 530)은 각각 제3 및 제4 도전 패드들(524, 534)을 통해서 그 하부에 형성되어 접촉하는 게이트 전극들(125)에만 전기적으로 연결될 수 있다.
각 제3 및 제4 도전 패턴들(520, 530)은 상기 콘택 플러그의 수직부로 지칭될 수도 있고, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)은 상기 수직부로부터 제1 기판(100) 상면에 평행한 수평 방향으로 돌출된 돌출부로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)의 가장자리는 상부에서 보았을 때, 원형 혹은 타원형일 수 있다. 즉, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)은 상부에서 보았을 때, 상기 수직부를 둘러싸는 원형 혹은 타원형의 고리 형상을 가질 수 있다.
한편, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)에 인접한 각 제3 및 제4 도전 패턴들(520, 530) 내부에는 제1 및 제2 에어 갭들(529, 539)이 형성될 수도 있다.
제1 내지 제5 도전 패턴들(500, 510, 520, 530, 540)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있으며, 이의 저면 및 측벽을 커버하는 금속 질화물을 더 포함할 수도 있다.
도 32a, 33a, 34a 및 35를 참조하면, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)의 가장자리는 상부에서 보았을 때, 직사각 형상일 수 있다. 즉, 각 제1 내지 제4 도전 패드들(522, 532, 524, 534)은 상부에서 보았을 때, 상기 수직부를 둘러싸며 원형의 내측벽 및 직사각형의 외측벽을 갖는 고리 형상을 가질 수 있다.
이는 도 30 및 31을 참조로 설명한 공정에서, 제6 및 제7 리세스들(492, 494)이 제1 및 제2 희생 패드들(152, 154)의 일부가 아니라 전체가 제거되어 형성되고, 이들을 채우도록 제1 내지 제4 도전 패드들(522, 532, 524, 534)이 형성됨으로써 구현될 수 있다.
도 36을 참조하면, 제4 층간 절연막(420) 및 제1 내지 제5 도전 패턴들(500, 510, 520, 530, 540) 상에 제5 층간 절연막(550)을 형성하고, 제1 도전 패턴(500)의 상면을 노출시키는 제9 개구를 형성한 후, 상기 제9 개구에 의해 노출되는 제1 도전 패턴(500)을 제거하여 제6 절연 패턴(439)의 상면을 노출시키는 제19 홀(560)을 형성할 수 있다.
도 37 및 38을 참조하면, 상기 노출된 제6 절연 패턴(439) 상면 및 제5 층간 절연막(550) 상면에 제19 홀(560)을 채우는 제3 분리막(570)을 형성할 수 있다.
이하에서는 제19 홀(560) 내에 형성된 제3 분리막(570) 부분은 제3 분리 패턴으로 지칭하기로 한다. 상기 메모리 블록들은 제2 방향(D2)을 따라 지그재그 패턴으로 배열된 상기 제3 분리 패턴들 및 이에 접촉하는 제2 절연 패턴(437)에 의해서 제3 방향(D3)으로 서로 분리될 수 있다. 제3 분리막(570)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 39를 참조하면, 제3 분리막(570) 상에 제6 층간 절연막(580)을 형성하고, 제5 및 제6 층간 절연막들(550, 580) 및 제3 분리막(570)을 관통하여 캐핑 패턴(400) 및 제2 내지 제5 도전 패턴들(510, 520, 530, 540)의 상면에 각각 접촉하는 제1 내지 제5 비아들(590, 600, 610, 620, 630)을 형성할 수 있다.
이후, 제6 층간 절연막(580) 및 제1 내지 제5 비아들(590, 600, 610, 620, 630) 상에 제7 층간 절연막(640)을 형성하고, 이를 관통하여 제1 내지 제5 비아들(590, 600, 610, 620, 630) 상면에 각각 접촉하는 제1 내지 제5 배선들(650, 660, 670, 680, 690)을 형성할 수 있다.
이후, 제7 층간 절연막(640) 및 제1 내지 제5 배선들(650, 660, 670, 680, 690) 상에 제8 층간 절연막(700)을 형성할 수 있으며, 제8 층간 절연막(700) 상에 제9 층간 절연막(710)을 형성하고 이를 관통하는 제6 내지 제10 배선들(720, 730, 740, 750, 760)을 형성할 수 있다. 도시하지는 않았으나, 제8 층간 절연막(700)을 관통하여 각 제1 내지 제5 배선들(650, 660, 670, 680, 690)을 제6 내지 제10 배선들(720, 730, 740, 750, 760) 중에서 대응하는 것과 전기적으로 연결시키는 비아들이 더 형성될 수 있다.
제1 내지 제5 비아들(590, 600, 610, 620, 630) 및 제1 내지 제10 배선들(650, 660, 670, 680, 690, 720, 730, 740, 750, 760)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있으며, 이의 저면 및 측벽을 커버하는 금속 질화물을 더 포함할 수도 있다.
예시적인 실시예들에 있어서, 제1 배선(650) 혹은 제6 배선(720)은 캐핑 패턴(400)에 전기적으로 연결되어 비트 라인 역할을 수행할 수 있으며, 각각이 제3 방향(D3)으로 연장되고 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
전술한 공정들을 통해 제1 기판(100) 상에 형성된 상기 구조물들은 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 각 메모리 블록들은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 방향(D1)으로 순차적으로 적층된 제1 및 제2 몰드들(1100, 1200), 제1 기판(100)의 제1 영역(I) 상에 형성된 채널들(380) 및 전하 저장 구조물들(370), 제1 기판(100)의 제1 영역(I) 상에 형성된 제2 도전 패턴(510), 제1 기판(100)의 제2 영역(II) 상에 형성된 제3 및 제4 도전 패턴들(520, 530), 및 제1 기판(100)의 제3 영역(III) 상에 형성된 제5 도전 패턴(540)을 포함할 수 있으며, 제1 및 제2 몰드들(1100, 1200)에는 제1 및 제2 게이트 전극 구조물들이 형성될 수 있다.
상기 제1 게이트 전극 구조물은 제1 방향(D1)을 따라 제1 기판(100) 상에서 서로 이격되도록 계단 형상으로 적층되며 제1 몰드(1100)에 형성된 게이트 전극들(125)(이하에서는, 제1 게이트 전극들로 지칭)을 포함할 수 있으며, 상기 제2 게이트 전극 구조물은 제1 방향(D1)을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층되며 제2 몰드(1200)에 형성된 게이트 전극들(125)(이하에서는, 제2 게이트 전극들로 지칭)을 포함할 수 있다. 각 채널들(380)은 제1 기판(100) 상에서 제1 방향(D1)으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통할 수 있으며, 각 제2 및 제3 도전 패턴들(520, 530) 즉, 상기 콘택 플러그는 제1 방향(D1)으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 기판(100)의 제2 영역(II) 상에서 상기 제2 게이트 전극들의 제2 방향(D2)으로의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 제2 방향(D2)으로의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그는 상기 제1 및 제2 계단들 중 대응하는 하나씩을 관통하되, 이들 중 어느 하나에만 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그는 제1 방향(D1)으로 연장되는 수직부 및 상기 수직부로부터 상기 수평 방향으로 돌출된 돌출부를 포함할 수 있으며, 상기 돌출부는 상기 콘택 플러그가 전기적으로 연결되는 상기 제1 및 제2 계단들 중 어느 하나의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제4 절연 패턴(457) 혹은 제5 절연 패턴(467)은 상기 콘택 플러그의 수직부의 측벽을 부분적으로 커버하며 이에 대향하는 상기 각 제1 및 제2 게이트 전극들의 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 전극 구조물들은 함께 게이트 전극 적층 구조물을 형성할 수 있으며, 상기 게이트 전극 적층 구조물은 제3 분리막(570)에 포함된 상기 제3 분리 패턴 및 이에 인접하는 제2 절연 패턴(437)을 포함하는 제3 분리 패턴 구조물에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 상기 메모리 블록들은 제3 분리 패턴 구조물에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 상기 제3 분리 패턴 구조물은 제2 방향(D2)으로 연장되되 제3 방향(D3)으로의 각 양 측벽들이 요철 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제3 분리 패턴들 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되고 지그재그 패턴으로 배열될 수 있으며, 제2 절연 패턴(437)은 상기 제3 분리 패턴들의 측벽을 커버하며 제2 방향(D2)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 분리 패턴 구조물은 제1 기판(100) 상에 상기 각 게이트 전극 적층 구조물의 제3 방향(D3)으로의 가운데 부분에도 형성될 수 있으며 이하에서는 이를 제5 분리 패턴 구조물로 지칭한다. 상기 제5 분리 패턴 구조물은 제2 방향(D2)으로 연장되되 상기 각 게이트 전극 적층 구조물의 제2 방향(D2)으로의 말단까지 연장되지는 않을 수 있으며, 이에 따라 상기 각 게이트 전극 적층 구조물은 상기 제5 분리 패턴 구조물에 의해 제3 방향(D3)으로 부분적으로만 분리될 수 있다. 상기 각 게이트 전극 적층 구조물은 상기 제5 분리 패턴 구조물을 기준으로 제3 방향(D3)으로의 양 측들에 각각 형성된 제1 및 제2 부분들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제1 및 제2 부분들을 각각 관통하는 제1 및 제2 콘택 플러그들을 포함할 수 있으며, 상기 제1 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제1 부분에서 상기 제1 게이트 전극 구조물에 포함된 상기 제1 계단들 중 하나와 전기적으로 연결될 수 있고, 상기 제2 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제2 부분에서 상기 제2 게이트 전극 구조물에 포함된 상기 제2 계단들 중 하나와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그는 제2 방향(D2)을 따라 복수 개로 배치되고, 상기 제2 콘택 플러그는 제2 방향(D2)을 따라 복수 개로 배치될 수 있다. 이때, 상기 각 제1 콘택 플러그들은 상기 각 게이트 전극 적층 구조물의 상기 제1 부분에서 상기 대응하는 제1 및 제2 계단들 중에서 상기 제1 계단과 전기적으로 연결될 수 있고, 상기 제2 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제2 부분에서 상기 대응하는 제1 및 제2 계단들 중 상기 제2 계단과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴(510) 즉, 관통 비아(이하에서는 제1 관통 비아로 지칭)는 제1 방향(D1)으로 연장되어 상기 각 게이트 전극 구조물들을 관통하되 상기 계단들은 관통하지 않을 수 있으며, 제5 도전 패턴(540) 즉, 관통 비아(이하에서는 제2 관통 비아로 지칭)는 제1 방향(D1)으로 연장되되 상기 각 게이트 전극 구조물들을 관통하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 관통 비아들의 상면은 상기 콘택 플러그의 상면과 동일한 높이에 형성될 수 있고, 상기 제1 및 제2 관통 비아들은 상기 콘택 플러그와 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 분리 패턴들의 상면은 상기 제1 및 제2 관통 비아들 및 상기 콘택 플러그들의 상면보다 높고, 상기 채널들의 상면은 상기 제1 및 제2 관통 비아들 및 상기 콘택 플러그들의 상면보다 낮을 수 있다.
한편, 상기 각 제1 및 제2 게이트 전극 구조물들에 포함된 게이트 전극들(125)은 그 위치에 따라 그라운드 선택 라인(GSL), 워드 라인, 및 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 일 실시예에 있어서, 상기 각 제1 및 제2 게이트 전극 구조물들에서, 최하층에 형성된 게이트 전극(125)은 GSL 역할을 수행할 수 있고, 최상층 및 상부로부터 2번째 층에 형성된 게이트 전극들(125)은 SSL 역할을 수행할 수 있으며, 나머지 가운데 층들에 형성된 게이트 전극들(125)은 워드 라인 역할을 수행할 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 GSL, 워드 라인 및 SSL 역할을 수행하는 게이트 전극들(125)의 위치는 변경될 수 있다.
이하에서는 상기 구조물들이 형성된 제1 기판(100)에 접합되는 제2 기판(800) 상에 하부 회로 패턴을 형성하는 방법을 설명한다.
도 40을 참조하면, 소자 분리 패턴(810)에 의해 정의되는 액티브 영역(805)을 포함하는 제2 기판(800) 상에 상기 하부 회로 패턴을 형성할 수 있다. 상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 40에는 예시적으로 제2 기판(800) 상에 형성된 하부 게이트 구조물(850) 및 이에 인접하는 액티브 영역(805) 상부에 형성된 불순물 영역(802)을 각각 포함하는 2개의 트랜지스터들이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많은 수의 트랜지스터들이 형성될 수 있다. 하부 게이트 구조물(850)은 제2 기판(800) 상에 순차적으로 적층된 하부 게이트 절연 패턴(820), 하부 게이트 전극(830) 및 하부 게이트 마스크(840)를 포함할 수 있다.
또한, 제2 기판(800) 상에는 제1 하부 층간 절연막(860)이 형성되어 상기 트랜지스터들을 커버할 수 있으며, 이를 관통하여 불순물 영역(802)에 접촉하는 하부 콘택 플러그(870)가 형성될 수 있다. 제1 하부 층간 절연막(860) 상에는 제1 하부 배선(880)이 형성되어 하부 콘택 플러그(870) 상면에 접촉할 수 있으며, 제1 하부 배선(880) 상에는 제1 하부 비아(890), 제2 하부 배선(900), 제2 하부 비아(910) 및 제3 하부 배선(922)이 순차적으로 적층될 수 있다. 한편, 제3 하부 배선(922)과 동일한 층에는 제4 내지 제6 하부 배선들(924, 926, 928)이 더 형성될 수 있으며, 도시되지는 않았으나 상기 하부 회로 패턴에 포함되는 다른 구조물들과 전기적으로 연결될 수 있다. 제1 내지 제6 하부 배선들(880, 900, 922, 924, 926, 928) 및 제1 및 제2 하부 비아들(890, 910)은 제1 하부 층간 절연막(860) 상에 형성된 제2 하부 층간 절연막(930)에 의해 커버될 수 있다.
하부 콘택 플러그(870), 제1 내지 제2 하부 비아들(890, 910), 및 제1 내지 제6 하부 배선들(880, 900, 922, 924, 926, 928)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있으며, 이의 저면 및 측벽을 커버하는 금속 질화물을 더 포함할 수도 있다.
도 41 내지 도 43을 참조하면, 제1 기판(100) 상에 형성된 제9 층간 절연막(710) 상에 제1 접착막(770)을 형성하고, 제1 접착막(770) 상부에 제1 금속 패턴들(780)을 형성할 수 있다.
또한, 제2 기판(800) 상에 형성된 제2 하부 층간 절연막(930) 상에 제2 접착막(940)을 형성하고, 제2 접착막(940) 상부에 제2 금속 패턴들(950)을 형성할 수 있다.
제1 및 제2 접착막들(770, 940)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 및 제2 금속 패턴들(780, 950)은 예를 들어, 구리, 알루미늄과 같은 금속을 포함할 수 있다.
이후, 제1 기판(100)을 180도 회전시켜 제1 접착막(770)을 제2 기판(800) 상에 형성된 제2 접착막(940)과 접착시킬 수 있으며, 이때 제1 금속 패턴들(780)은 대응하는 제2 금속 패턴들(950)과 접촉할 수 있다.
이에 따라, 제1 기판(100) 상에 형성된 각종 구조물들은 상하가 뒤바뀌게 되며, 이하에서는 바뀐 방향을 기준으로 설명한다. 또한, 제1 기판(100)에 형성된 제1 내지 제3 영역들(I, II, III)은 제1 방향(D1)으로 이들과 각각 오버랩되는 제2 기판(800)의 대응하는 부분들에도 동일하게 적용되는 것으로 한다.
도 44를 참조하면, 예를 들어, 그라인딩 공정을 통해 제1 기판(100)의 상부를 제거한 후, 예를 들어 건식 식각 공정을 통해 전하 저장 구조물(370)의 상부가 노출될 때까지 제1 기판(100)의 일부를 제거할 수 있다.
도 45를 참조하면, 예를 들어 습식 식각 공정 혹은 건식 식각 공정을 수행하여 노출된 전하 저장 구조물(370)의 상부를 제거함으로써, 채널(380)의 상면을 노출시킬 수 있다.
도면 상에서는 전하 저장 구조물(370)에 포함된 터널 절연 패턴(360), 전하 저장 패턴(350), 제1 및 제2 블로킹 패턴(340, 330) 및 산화 방지 패턴(320)이 서로 동일한 높이의 상면을 갖는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 이들은 서로 다른 물질을 포함하므로, 상기 습식 식각 공정 혹은 건식 식각 공정에 사용되는 식각액 혹은 식각 가스의 선택비에 따라, 이들 상면의 높이는 서로 다를 수도 있다.
도 46을 참조하면, 상기 노출된 채널(380)의 상면을 커버하는 채널 연결막(105)을 제1 기판(100)의 나머지 부분 및 전하 저장 구조물(370) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 연결막(105)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 채널 연결막(105)을 통해 채널들(380)이 서로 전기적으로 연결될 수 있다. 또한, 채널 연결막(105)이 p형 불순물을 포함하므로, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 body erase를 수행할 때 필요한 정공(hole)을 공급할 수 있으므로, 상기 body erase를 수행하기 위한 별도의 GIDL용 게이트 전극을 형성할 필요가 없다.
전술한 공정들을 통해 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 제1 내지 제5 도전 패턴들(500, 510, 520, 530, 540)은 동일한 식각 공정 및 증착 공정에 의해 형성될 수 있으므로, 이들을 별도로 형성하기 위해 필요한 시간 및 비용이 절감될 수 있다. 특히, 콘택 플러그의 역할을 수행하는 각 제2 및 제3 도전 패턴들(520, 530)은 상기 제1 및 제2 게이트 전극 구조물들을 관통하도록 형성되지만, 도전 패드들(522, 524, 532, 534)에 의해 특정 층의 게이트 전극(125)에만 전기적으로 연결될 수 있다.
또한, 상기 제1 및 제2 게이트 전극 구조물들이 형성되는 제1 및 제2 몰드들(1100, 1200)의 계단들이 제1 방향(D1)으로 서로 오버랩되도록 형성됨으로써, 이들이 서로 오버랩되지 않도록 형성되는 것에 비해서 상기 수직형 메모리 장치의 면적을 감소시킬 수 있다.
한편, 상기 메모리 블록들을 서로 분리시키는 제3 분리 패턴 구조물은 채널(380) 및 제2 내지 제5 도전 패턴들(510, 520, 530, 540) 형성을 위해 형성되는 제13 홀(310) 및 제15 내지 제18 홀들(440, 450, 460, 470)과 함께 제14 홀(430)을 형성하여 그 내부에 제1 도전 패턴(500)을 형성하고 이를 제거한 후, 그 내부에 제3 분리막(530)을 다시 형성하고, 제2 내지 제4 도전 패턴들(510, 520, 530)을 게이트 전극들(125)로부터 절연시키기 위해 형성되는 제3 내지 제5 절연 패턴들(447, 457, 467)과 함께 제2 절연 패턴(437)을 형성함으로써 형성될 수 있다. 이에 따라, 상기 제3 분리 패턴 구조물을 별도로 형성하기 위한 공정 개수가 감소될 수 있다.
한편, 상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 수직형 메모리 장치는 셀 영역(I), 이를 적어도 부분적으로 둘러싸는 연장 영역(II), 및 이를 적어도 부분적으로 둘러싸는 주변 회로 영역(III)을 포함하는 제2 기판(800) 상에 형성된 하부 회로 패턴(850, 870, 880, 890, 900, 910, 922, 924, 926, 928), 상기 하부 회로 패턴 상에 형성된 상부 회로 패턴(590, 600, 610, 620, 630, 650,660, 670, 680, 690, 720, 730, 740, 750, 760), 제1 방향(D1)을 따라 제2 기판(800)의 셀 영역(I) 및 연장 영역(II) 상에서 상기 상부 회로 패턴 상에 서로 이격되도록 적층되며 제2 기판(800)의 연장 영역(II) 상에서 뒤집힌 계단(inverse staircase) 형상을 갖는 게이트 전극들(125)(이하에서는 제1 게이트 전극들로 지칭)을 포함하는 제1 게이트 전극 구조물, 제1 방향(D1)을 따라 상기 제1 게이트 전극 구조물 상에 서로 이격되도록 적층되며 제2 기판(D2)의 연장 영역(II) 상에서 뒤집힌 계단 형상을 갖는 게이트 전극들(125, 이하에서는 제2 게이트 전극들로 지칭)을 포함하는 제2 게이트 전극 구조물, 제2 기판(800)의 셀 영역(I) 상에서 상기 제1 및 제2 게이트 전극 구조물들을 각각 관통하는 채널들(380), 각각이 제2 기판(800)의 연장 영역(II) 상에서 제1 방향(D1)으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 콘택 플러그들(520, 530), 제2 기판(800)의 셀 영역(I) 상에서 제1 방향(D1)으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 제1 관통 비아(510), 및 제2 기판(800)의 주변 회로 영역(III) 상에서 제1 방향(D1)으로 연장된 제2 관통 비아(540)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 기판(D2)의 연장 영역(II) 상에서 상기 제2 게이트 전극들의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 말단부들에 각각 형성된 제1 계단들과 제1 방향(D1)으로 각각 오버랩될 수 있으며, 각 콘택 플러그들(520, 530)은 상기 제1 및 제2 계단들 중 대응하는 하나씩을 관통하되, 이들 중 어느 하나에만 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 각 콘택 플러그들(520, 530)은 제1 방향(D1)으로 연장되는 수직부 및 상기 수직부로부터 상기 수평 방향으로 돌출된 돌출부를 포함할 수 있으며, 상기 돌출부는 상기 각 콘택 플러그들이 전기적으로 연결되는 상기 제1 및 제2 계단들 중 어느 하나의 하면에 접촉할 수 있다.
도 47 및 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도들의 A-A'선 및 B-B'선을 따라 각각 절단한 단면도들이다. 상기 수직형 메모리 장치는 제3 및 제4 도전 패턴들을 제외하고는, 도 41 및 42를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 47 및 48을 참조하면, 제1 및 제2 도전 패드들(522, 532)을 통해 제1 몰드(1100)에 포함된 게이트 전극들(125)을 관통하여 이에 전기적으로 연결되는 제3 및 제4 도전 패턴들(520, 530)은 제2 몰드(1200)에 포함된 게이트 전극들(125)을 관통하지 않을 수 있다. 이 경우, 제3 및 제4 도전 패턴들(520, 530)은 기판(100) 상부에 별도로 형성되는 상부 배선들(도시되지 않음), 및 기판(100) 및 제8 및 제9 절연 패턴들(459, 469)을 관통하는 상부 비아들(도시되지 않음)을 통해 전기적 신호를 인가받을 수 있다.
또한, 제3 및 제4 도전 패드들(524, 534)을 통해 제2 몰드(1200)에 포함된 게이트 전극들(125)을 관통하여 이에 전기적으로 연결되는 제3 및 제4 도전 패턴들(520, 530)은 제1 몰드(1100)에 포함된 게이트 전극들(125)을 전체적으로 관통하지 않고 부분적으로만 관통할 수 있다. 제3 및 제4 도전 패턴들(520, 530)은 제1 몰드(1100)에 포함된 게이트 전극들(125)과는 전기적으로 연결되지 않으므로, 이들을 반드시 관통할 필요는 없다.
도 49 내지 도 57은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이다. 상기 수직형 메모리 장치는 제3 분리 패턴 구조물을 제외하고는, 도 43을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 49를 참조하면, 도 43에서와는 달리, 제19 홀(560) 내에는 제3 분리막(570)의 수직부인 제3 분리 패턴 대신에 제6 분리 패턴(571)의 수직부가 형성될 수 있으며, 제19 홀(560)과 각 게이트 전극들(125) 사이에는 제2 절연 패턴(437) 대신에 제6 분리 패턴(571)의 상기 수직부로부터 상기 수평 방향으로 연장되는 수평부가 형성될 수 있다. 이때, 제6 분리 패턴(571)의 상기 각 수직부 및 수평부는 공기를 포함하거나 진공 상태일 수 있으며, 이에 따라 제6 분리 패턴(571)은 에어 갭일 수 있다. 한편, 제6 분리 패턴(571)의 저면은 아래로 볼록한 형상을 가질 수 있다.
제6 분리 패턴(571)은 도 25 및 26을 참조로 설명한 공정들을 통해 제2 내지 제5 리세스들(435, 445, 455, 465)을 형성할 때, 제2 리세스(435)를 제3 내지 제5 리세스들(445, 455, 465)과는 별도의 공정을 통해 형성할 수 있다. 즉, 제2 방향(D2)을 따라 지그재그 패턴으로 배열된 제19 홀들(560) 사이의 각 게이트 전극들(125) 부분을 모두 제거함으로써 제2 리세스(435)를 형성할 수 있으며, 이에 따라 제19 홀들(560)이 서로 연통될 수 있다.
이후, 제19 홀들(560) 상부에 이들 내부에는 채워지지 않도록 갭필 특성이 낮은 물질을 사용하여 별도의 캐핑 패턴(도시되지 않음)을 형성하거나, 혹은 이후 형성되는 제5 층간 절연막(550)이 상기 캐핑 패턴 역할을 수행함으로써, 공기를 포함하거나 혹은 진공 상태의 제6 분리 패턴(571)을 형성할 수 있다.
도 50을 참조하면, 도 49와는 달리, 제19 홀들(560) 및 제2 리세스들(435)을 예를 들어, 산화물과 같은 절연 물질로 채움으로써, 제6 분리 패턴(571) 대신에 제7 분리 패턴(572)을 형성할 수 있다. 이때, 제7 분리 패턴(572)은 제6 분리 패턴(571)과는 달리 그 저면이 편평할 수 있다.
도 51 및 52를 참조하면, 도 50과 유사하게, 제19 홀들(560) 및 제2 리세스들(435)을 예를 들어, 산화물과 같은 절연 물질로 채우되, 한편 도 51과는 달리, 각 제19 홀들(560)이 상기 절연 물질로 완전히 채워지지는 않을 수 있다. 이에 따라, 각 제19 홀들(560) 내에는 이들의 측벽 및 저면에 형성된 제8 분리 패턴(573), 및 이들의 중앙부에 형성되어 공기를 포함하거나 혹은 진공 상태인 제9 분리 패턴(574)이 형성될 수 있다.
도 53을 참조하면, 도 43과는 달리, 제19 홀(560) 내에는 제3 분리막(570)의 수직부인 제3 분리 패턴 대신에 제10 분리 패턴(575)이 형성될 수 있다.
이때, 제10 분리 패턴(575)은 공기를 포함하거나 진공 상태일 수 있으며, 이에 따라 제10 분리 패턴(575)은 에어 갭일 수 있다. 또한, 제10 분리 패턴(575)의 저면은 아래로 볼록한 형상을 가질 수 있다.
제10 분리 패턴(575)은 도 27 내지 도 29를 참조로 설명한 공정들을 통해 제2 내지 제5 절연 패턴들(437, 447, 457, 467)을 형성한 후, 제19 홀들(560) 상부에 이들 내부에는 채워지지 않도록 갭필 특성이 낮은 물질을 사용하여 별도의 캐핑 패턴(도시되지 않음)을 형성하거나, 혹은 이후 형성되는 제5 층간 절연막(550)이 상기 캐핑 패턴 역할을 수행함으로써 형성할 수 있다.
도 54를 참조하면, 도 53과는 달리, 제19 홀(560) 내에는 제10 분리 패턴(575) 대신에 예를 들어, 산화물과 같은 절연 물질을 포함하는 제11 분리 패턴(576)이 형성될 수 있다. 이때, 제11 분리 패턴(576)의 저면은 편평할 수 있다.
도 55를 참조하면, 도 54와 유사하게, 제19 홀(560)을 예를 들어, 산화물과 같은 절연 물질로 채우되, 한편 도 53과는 달리, 제19 홀(560)이 상기 절연 물질로 완전히 채워지지는 않을 수 있다. 이에 따라, 제19 홀(560) 내에는 이들의 측벽 및 저면에 형성된 제12 분리 패턴(577), 및 이들의 중앙부에 형성되어 공기를 포함하거나 혹은 진공 상태인 제13 분리 패턴(578)이 형성될 수 있다.
도 56을 참조하면, 도 54와 유사하게, 제19 홀(560)을 예를 들어, 산화물과 같은 절연 물질로 채우되, 한편 도 53과는 달리, 제19 홀(560)이 상기 절연 물질로 완전히 채워지지는 않으며, 그 내부에 예를 들어, 금속과 같은 도전 물질로 채워질 수 있다. 이에 따라, 제19 홀(560) 내에는 이들의 측벽 및 저면에 형성된 제12 분리 패턴(577), 및 이들의 중앙부에 형성되어 도전 물질을 포함하는 제14 분리 패턴(579)이 형성될 수 있다.
도 57을 참조하면, 도 56과 유사하게 제19 홀(560)은 제12 및 제14 분리 패턴들(577, 579)로 채워질 수 있다. 다만, 제12 분리 패턴(577)은 제6 절연 패턴(439)에 인접하는 제19 홀(560)의 상부에는 형성되지 않을 수 있으며, 그 대신에 제14 분리 패턴(579)이 형성될 수 있다.
나아가 도시되지는 않았으나, 제14 분리 패턴(579)은 제6 절연 패턴(439)을 관통하여 기판(100)에 접촉할 수도 있다.
한편, 지금까지는 메모리 블록들 사이를 분리시키기 위한 상기 제3 분리 패턴 구조물을 제19 홀들(560) 사이에 형성된 각 게이트 전극들(125) 부분을 모두 제거하여 형성하거나, 혹은 제19 홀들(560)에 인접한 각 게이트 전극들(125) 부분을 제거한 후 산화 공정을 수행하여 형성하는 것에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않는다.
즉, 제19 홀들(560) 사이에 형성된 각 게이트 전극들(125) 부분을 일부라도 제거하지 않은 채, 곧바로 이들에 대한 산화 공정을 수행하여 제2 방향(D2)으로 연장되는 상기 제3 분리 패턴 구조물을 형성할 수도 있다.
전술한 바와 같이, 제2 방향(D2)으로 연장되어 상기 게이트 전극 구조물들을 제3 방향(D3)으로 분리시키는 상기 제3 분리 패턴 구조물은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 지그재그 패턴으로 배열되며 제1 방향(D1)으로 각각 연장된 수직부들, 및 상기 각 수직부들의 측벽으로부터 상기 수평 방향으로 연장된 수평부를 포함할 수 있으며, 상기 분리 패턴 구조물의 상기 수직부들은 상기 수평부들을 통해 서로 연결될 수 있다.
이때, 상기 분리 패턴 구조물의 상기 수직부는 실리콘 산화물 및/또는 금속을 포함하고, 상기 분리 패턴 구조물의 상기 수평부는 실리콘 산화물을 포함할 수 있다. 이와는 달리, 상기 분리 패턴 구조물의 상기 수직부는 실리콘 산화물 및/또는 공기를 포함하고, 상기 분리 패턴 구조물의 상기 수평부는 실리콘 산화물 혹은 공기를 포함할 수 있다.
도 58 내지 도 64는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 46을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하므로, 이들에 대한 반복적인 설명은 생략한다.
도 58을 참조하면, 도 40을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제2 기판(800) 상에 하부 회로 패턴을 형성하고, 제2 하부 층간 절연막(930) 및 제1 내지 제6 하부 배선들(880, 900, 922, 924, 926, 928) 상에 제3 및 제4 하부 층간 절연막들(960, 980)을 적층할 수 있다.
제3 하부 층간 절연막(960) 내에는 이를 관통하여 제1 내지 제6 하부 배선들(880, 900, 922, 924, 926, 928) 상면에 접촉하는 제2 식각 저지 패턴(970)이 형성될 수 있다. 제2 식각 저지 패턴(970)은 실리콘 산화물을 포함하는 제4 하부 층간 절연막(980)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이후, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제4 하부 층간 절연막(980) 상에 제1 기판(100)을 형성할 수 있으며, 제1 기판(100) 상에 제1 몰드(1100)를 형성할 수 있다.
다만, 제1 기판(100) 내에는 이를 관통하여 제2 식각 저지 패턴(970)과 제1 방향(D1)으로 오버랩되는 제11 절연 패턴(103)이 형성될 수 있으며, 제11 절연 패턴(103)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 도 1 내지 도 46을 참조로 설명한 수직형 메모리 장치 제조 방법에서는 제1 기판(100) 상에 순차적으로 적층된 제1 및 제2 몰드들(1100, 1200)을 사용하여 게이트 전극들을 형성하지만, 이하에서는 설명의 편의를 위하여 하나의 몰드 즉, 제1 몰드(1100)만을 사용하여 게이트 전극들을 형성하는 것에 대해서만 설명한다. 하지만, 본 발명의 개념은 이에 한정되지 않으며, 순차적으로 적층된 제1 및 제2 몰드들(1100, 1200)을 사용하여 게이트 전극들을 형성하는 방법도 본 발명의 범위에 속한다.
전술한 대로 하나의 몰드 즉, 제1 몰드(1100)만을 사용하여 게이트 전극들을 형성하므로, 도 3 내지 도 5를 참조로 설명한 공정, 즉 제1 몰드(1100)의 각 계단들에 형성된 희생 패드막(150)을 부분적으로 식각하여 각 메모리 블록의 제1 부분에만 제1 희생 패드(152)를 형성하는 공정은 수행하지 않을 수 있다.
도 59를 참조하면, 먼저 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제2 분리 패턴(410)을 형성할 수 있으다. 이후, 제1 몰드(1100)를 관통하여 제1 기판(100)의 상면을 노출시키는 채널 홀을 형성한 후, 상기 채널 홀 하부를 채우는 반도체 패턴(990)을 형성하고, 상기 채널 홀 내에서 반도체 패턴(990) 상에 전하 저장 구조물(370), 채널(380), 충전 패턴(390) 및 캐핑 패턴(400)을 형성할 수 있다.
다만, 전하 저장 구조물(370)은 저면의 가운데 부분이 뚫린 컵 형상을 가질 수 있으며, 이에 따라 채널(380)의 저면은 전하 저장 구조물(370)을 관통하여 반도체 패턴(990) 상면에 접촉할 수 있다.
반도체 패턴(990)은 제1 기판(100)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해 형성될 수 있으며, 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다.
이후, 제2 절연막(130), 제1 층간 절연막(160), 캐핑 패턴(400) 및 전하 저장 구조물(370) 상에 제3 층간 절연막(300)을 형성할 수 있다.
이후, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되는 제10 개구를 형성하고 이를 채우는 제4 분리 패턴(도시되지 않음)을 형성함으로써, 메모리 블록들을 제3 방향(D3)으로 서로 분리시킬 수 있다. 상기 제4 분리 패턴은 도 27 내지 도 29를 참조로 설명한 공정들을 통해 형성되는 제3 분리막(570)에 포함된 제3 분리 패턴 및 이에 인접하는 제2 절연 패턴(437)이 형성된 위치에 형성될 수 있다.
도 60을 참조하면, 도 22 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제3 및 제4 층간 절연막들(300, 420), 제2 절연막(130), 제1 몰드(1100), 제1 기판(100) 내에 형성된 제11 절연 패턴(103), 및 제4 하부 층간 절연막(980)을 관통하여 대응하는 제2 식각 저지 패턴들(970)의 상면을 각각 노출시키는 제15 내지 제18 홀들(440, 450, 460, 470)을 형성할 수 있다.
다만, 제13 홀(310)에 대응하는 상기 채널 홀은 이미 형성하여 그 내부에 채널(380)을 형성하였고, 또한 제14 홀(430)에 대응하는 상기 제10 개구를 이미 형성하여 그 내부에 상기 제4 분리 패턴을 형성하였으므로, 이들은 형성하지 않을 수 있다.
도 61을 참조하면, 도 25 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제15 내지 제17 홀들(440, 450, 460)의 측벽에는 제2 내지 제5 절연 패턴들(437, 447, 457, 467)이 형성될 수 있으며, 제15 내지 제18 홀들(440, 450, 460, 470)의 저면에 각각 접촉하는 제2 식각 저지 패턴들(970) 상면에는 제7 내지 제10 절연 패턴들(449, 459, 469, 479)이 형성될 수 있다.
도 62를 참조하면, 도 30 및 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제16 및 제17 홀들(450, 460)에 의해 노출된 희생 패드막들(150)을 제거하여 제8 리세스들(490)을 각각 형성할 수 있다.
도 63a를 참조하면, 제2 식각 저지 패턴들(970) 상면에 각각 형성된 제7 내지 제10 절연 패턴들(449, 459, 469, 479)을 식각 공정을 통해 각각 부분적으로 제거하여 제2 식각 저지 패턴들(970)의 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 각 제7 내지 제10 절연 패턴들(449, 459, 469, 479)의 가운데 부분을 제거할 수 있으며, 이에 따라 각 제15 내지 제18 홀들(440, 450, 460, 470)의 하부 측벽에만 각 제7 내지 제10 절연 패턴들(449, 459, 469, 479)이 잔류할 수 있다.
다만, 상기 식각 공정 시, 도 51을 참조로 설명한 공정을 통해 형성된 제8 리세스들(490)에 의해 노출된 제3 내지 제5 절연 패턴들(447, 457, 467)도 함께 제거될 수도 있으므로, 경우에 따라 이들 공정의 순서를 서로 바꿀 수도 있다.
한편, 도 63b를 참조하면, 상기 식각 공정을 통해서 상기 노출된 제2 식각 저지 패턴들(970) 부분도 함께 제거될 수 있으며, 이에 따라 제3 내지 제6 하부 배선들(922, 924, 926, 928)의 상면이 노출될 수도 있다.
도 64a 및 64b를 참조하면, 도 32 내지 도 35를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제15 내지 제18 홀들(440, 450, 460, 470)을 각각 채우는 제2 내지 제5 도전 패턴들(510, 520, 530, 540)을 형성할 수 있다.
이후, 도 39를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
전술한 공정들을 통해 형성된 상기 수직형 메모리 장치는 제2 기판(800) 상에 형성된 하부 회로 패턴 및 상기 하부 회로 패턴 상에 형성된 제2 식각 저지 패턴들(970)을 포함할 수 있으며, 제2 내지 제4 도전 패턴들(510, 520, 530)은 제1 기판(100)을 관통하여 대응하는 제2 식각 저지 패턴(970)과 접촉할 수 있고, 제5 도전 패턴(540)은 대응하는 제2 식각 저지 패턴(970)과 접촉할 수 있다. 이때, 각 제2 식각 저지 패턴들(970)은 예를 들어, 불순물이 도핑된 폴리실리콘과 같은 도전성 물질을 포함하므로, 제2 내지 제4 도전 패턴들(510, 520, 530)은 제2 식각 저지 패턴들(970)은 통해 이들에 각각 접촉하는 제3 내지 제6 하부 배선들(922, 924, 926, 928)과 전기적으로 연결될 수 있다.
도 65 내지 도 67은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 58 내지 도 64를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하므로, 이들에 대한 반복적인 설명은 생략한다.
도 65를 참조하면, 도 58을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제3 하부 층간 절연막(960) 및 제2 식각 저지 패턴들(970) 대신에 제3 식각 저지막(975)을 형성할 수 있으며, 제3 식각 저지막(975)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도 66을 참조하면, 도 59 내지 도 63을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 예를 들어 인산을 사용하는 식각 공정을 통해서 도 62 및 63을 참조로 설명한 공정들을 동시에 수행할 수 있으며, 이에 따라 제16 및 제17 홀들(450, 460)에 의해 노출되며 질화물을 포함하는 희생 패드막들(150)과, 제15 내지 제18 홀들(440, 450, 460, 470)에 의해 노출되며 실리콘 산화물을 포함하는 제7 내지 제10 절연 패턴들(449, 459, 469, 479)이 함께 제거될 수 있다. 나아가, 상기 식각 공정 시 금속 산화물을 포함하는 제3 식각 저지막(975)도 함께 부분적으로 제거되어, 대응하는 제3 내지 제6 하부 배선들(922, 924, 926, 928)의 상면을 각각 노출시킬 수 있다.
도 67을 참조하면, 도 64를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
예시적인 실시예들에 있어서, 금속 산화물을 포함하는 제3 식각 저지막(975)을 관통하는 각 제2 내지 제4 도전 패턴들(510, 520, 530) 부분은 상부에서 하부로 갈수록 점차 줄어드는 폭을 가질 수 있다.
도 68a 및 68b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 대응하는 평면도의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 58에 도시된 구조물 즉, 제2 기판(800) 상에 형성된 하부 회로 패턴, 제3 및 제4 하부 층간 절연막들(960, 980), 및 제2 식각 저지 패턴들(970) 상에 제11 절연 패턴(103)이 형성된 제1 기판(100)을 적층한 후, 도 1 내지 도 39를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 제조될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 800: 제1, 제2 기판 105: 채널 연결막
110, 130: 제1, 제2 절연막
115, 437, 447, 457, 467, 439, 449, 459, 469, 479, 103: 제1 내지 제11 절연 패턴 120: 게이트 전극막
125: 게이트 전극 129, 410: 제1, 제2 분리 패턴
140, 975: 제1, 제3 식각 저지막 150: 희생 패드막
152, 154: 제1, 제2 희생 패드
160, 230, 300, 420, 550, 580, 640, 700, 710: 제1 내지 제9 층간 절연막
170, 180, 190, 200, 210, 220: 제1 내지 제6 홀
175, 185, 195, 205, 215, 225, 245, 255, 265, 275, 285, 295: 제1 내지 제12 희생막
310, 430, 440, 450, 460, 470, 560: 제13 내지 제19 홀
320: 산화 방지 패턴 330, 340: 제2, 제1 블로킹 패턴
350: 전하 저장 패턴 360: 터널 절연 패턴
370: 전하 저장 구조물 380: 채널
390: 충전 패턴 400: 캐핑 패턴
435, 445, 455, 465, 492, 494, 490: 제2 내지 제8 리세스
500, 510, 520, 530, 540: 제1 내지 제5 도전 패턴
522, 532, 524, 534: 제1 내지 제4 도전 패드
529, 539: 제1, 제2 에어 갭
570: 제3 분리막
571, 572, 573, 574, 675, 576, 577, 578, 579: 제6 내지 제14 분리 패턴
590, 600, 610, 620, 630: 제1 내지 제5 비아
650, 660, 670, 680, 690, 720, 730, 740, 750, 760: 제1 내지 제10 배선
770, 940: 제1, 제2 접착막 780, 950: 제1, 제2 금속 패턴
810: 소자 분리 패턴 820: 하부 게이트 절연 패턴
830: 하부 게이트 전극 840: 하부 게이트 마스크
850: 하부 게이트 구조물
860, 930, 960, 980: 제1 내지 제4 하부 층간 절연막
870: 하부 콘택 플러그
880, 900, 922, 924, 926, 928: 제1 내지 제6 하부 배선
890, 910: 제1, 제2 하부 비아 970: 제2 식각 저지 패턴
990: 반도체 패턴 1100, 1200: 제1, 제2 몰드

Claims (10)

  1. 제1 기판의 상면에 수직한 제1 방향을 따라 상기 제1 기판 상에서 서로 이격되도록 계단 형상으로 적층된 제1 게이트 전극들을 포함하는 제1 게이트 전극 구조물;
    상기 제1 방향을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층된 제2 게이트 전극들을 포함하는 제2 게이트 전극 구조물;
    상기 제1 기판 상에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 채널; 및
    상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 콘택 플러그를 포함하며,
    상기 제2 게이트 전극들의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩되고,
    상기 콘택 플러그는 상기 제1 및 제2 계단들 중 대응하는 하나씩을 관통하되, 이들 중 어느 하나에만 전기적으로 연결된 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 콘택 플러그는
    상기 제1 방향으로 연장되는 수직부; 및
    상기 수직부로부터 상기 제1 기판 상면에 평행한 수평 방향으로 돌출된 돌출부를 포함하며,
    상기 돌출부는 상기 콘택 플러그가 전기적으로 연결되는 상기 제1 및 제2 계단들 중 어느 하나의 상면에 접촉하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 콘택 플러그의 상기 돌출부의 측벽을 커버하고, 상기 콘택 플러그가 전기적으로 연결되는 상기 제1 및 제2 계단들 중 하나의 상면에 접촉하며, 질화물을 포함하는 절연 패턴을 더 구비하는 수직형 메모리 장치.
  4. 제2항에 있어서, 상기 콘택 플러그의 수직부의 측벽을 부분적으로 커버하고, 이에 대향하는 상기 각 제1 및 제2 게이트 전극들의 측벽과 접촉하며, 산화물을 포함하는 절연 패턴을 더 구비하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 각 제1 및 제2 게이트 전극들은 상기 제1 기판의 상면에 평행한 제2 방향으로 연장되고, 상기 각 제1 및 제2 계단들은 상기 각 제1 및 제2 게이트 전극들의 상기 제2 방향으로의 말단부들에 형성되며,
    상기 제1 및 제2 게이트 전극 구조물들을 포함하는 게이트 전극 적층 구조물은 상기 제1 기판 상에 형성된 제1 분리 패턴 구조물에 의해서 상기 제1 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격되도록 복수 개로 형성되고,
    상기 제1 분리 패턴 구조물은 상기 제2 방향으로 연장되되 상기 제3 방향으로의 각 양 측벽들이 요철 형상을 갖는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제1 기판 상에 상기 각 게이트 전극 적층 구조물의 상기 제3 방향으로의 가운데 부분에 형성되어 상기 제2 방향으로 연장되고, 상기 각 게이트 전극 적층 구조물을 상기 제3 방향으로 부분적으로 분리시키는 제2 분리 패턴 구조물을 더 포함하며,
    상기 각 게이트 전극 적층 구조물은 상기 제2 분리 패턴 구조물을 기준으로 상기 제3 방향으로의 양 측들에 각각 형성된 제1 및 제2 부분들을 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제1 및 제2 부분들을 각각 관통하는 제1 및 제2 콘택 플러그들을 포함하며,
    상기 제1 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제1 부분에서 상기 제1 계단들 중 하나와 전기적으로 연결되고, 상기 제2 콘택 플러그는 상기 각 게이트 전극 적층 구조물의 상기 제2 부분에서 상기 제2 계단들 중 하나와 전기적으로 연결된 수직형 메모리 장치.
  8. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되도록 계단 형상으로 적층되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되는 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격되도록 복수 개로 형성된 게이트 전극 구조물들;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하는 채널; 및
    상기 기판 상에 형성되며,
    상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되어 지그재그 패턴으로 배열되며, 상기 제1 방향으로 각각 연장된 수직부들; 및
    상기 각 수직부들의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 연장된 수평부를 포함하는 분리 패턴 구조물을 구비하며,
    상기 분리 패턴 구조물의 상기 수직부들은 상기 수평부들을 통해 서로 연결되며, 이에 따라 상기 분리 패턴 구조물은 상기 제2 방향으로 연장되어 상기 게이트 전극 구조물들을 상기 제3 방향으로 분리시키는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 각 게이트 전극 구조물들은 상기 게이트 전극들의 상기 제2 방향으로의 말단부들에 각각 형성된 계단들을 포함하며,
    각각이 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들의 계단들 중 복수 개를 관통하되 이들 중 어느 하나에만 접촉하는 콘택 플러그들; 및
    상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하되 상기 계단들은 관통하지 않는 관통 비아를 더 포함하며,
    상기 관통 비아의 상면은 상기 콘택 플러그들의 상면과 동일한 높이에 형성되고, 상기 관통 비아는 상기 콘택 플러그들과 동일한 물질을 포함하는 수직형 메모리 장치.
  10. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되도록 계단 형상으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되는 제1 게이트 전극들을 포함하는 제1 게이트 전극 구조물;
    상기 제1 방향을 따라 상기 제1 게이트 전극 구조물 상에서 서로 이격되도록 계단 형상으로 적층되며, 상기 제2 방향으로 각각 연장되는 제2 게이트 전극들을 포함하는 제2 게이트 전극 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 제1 및 제2 게이트 전극 구조물들을 관통하는 채널;
    상기 제1 방향으로 각각 연장되어 상기 제1 및 제2 게이트 전극 구조물들 중에서 적어도 상기 제1 게이트 전극 구조물을 각각 관통하는 제1 콘택 플러그들; 및
    상기 제1 방향으로 각각 연장되어 상기 제1 및 제2 게이트 전극 구조물들 중에서 적어도 상기 제2 게이트 전극 구조물을 각각 관통하는 제2 콘택 플러그들을 포함하고,
    상기 제2 게이트 전극들의 상기 제2 방향으로의 말단부들에 각각 형성된 제2 계단들은 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단부들에 각각 형성된 제1 계단들과 상기 제1 방향으로 각각 오버랩되며,
    상기 각 제1 콘택 플러그들은
    상기 제1 방향으로 연장되어 적어도 상기 제1 게이트 전극 구조물을 관통하는 제1 수직부; 및
    상기 제1 수직부로부터 상기 기판 상면에 평행한 수평 방향으로 돌출된 제1 돌출부를 포함하고,
    상기 각 제1 콘택 플러그들의 상기 제1 돌출부는 상기 제1 게이트 전극들 중 대응하는 어느 하나의 상면에 접촉하여 이에 전기적으로 연결되며,
    상기 각 제2 콘택 플러그들은
    상기 제1 방향으로 연장되어 적어도 상기 제2 게이트 전극 구조물을 관통하는 제2 수직부; 및
    상기 제2 수직부로부터 상기 수평 방향으로 돌출된 제2 돌출부를 포함하고,
    상기 각 제2 콘택 플러그들의 상기 제2 돌출부는 상기 제2 게이트 전극들 중 대응하는 어느 하나의 상면에 접촉하여 이에 전기적으로 연결되는 수직형 메모리 장치.
KR1020200067209A 2020-06-03 2020-06-03 수직형 메모리 장치 KR20210150175A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200067209A KR20210150175A (ko) 2020-06-03 2020-06-03 수직형 메모리 장치
US17/158,107 US11895838B2 (en) 2020-06-03 2021-01-26 Vertical memory devices
CN202110356466.5A CN113764425A (zh) 2020-06-03 2021-04-01 垂直存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200067209A KR20210150175A (ko) 2020-06-03 2020-06-03 수직형 메모리 장치

Publications (1)

Publication Number Publication Date
KR20210150175A true KR20210150175A (ko) 2021-12-10

Family

ID=78786862

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200067209A KR20210150175A (ko) 2020-06-03 2020-06-03 수직형 메모리 장치

Country Status (3)

Country Link
US (1) US11895838B2 (ko)
KR (1) KR20210150175A (ko)
CN (1) CN113764425A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210121335A (ko) * 2020-03-26 2021-10-08 삼성전자주식회사 반도체 소자
KR20220059600A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템
US20230045353A1 (en) * 2021-08-09 2023-02-09 Micron Technology, Inc. Microelectronic devices including active contacts and support contacts, and related electronic systems and methods
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102424720B1 (ko) 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10388666B1 (en) 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
CN108417576B (zh) 2018-03-16 2019-06-21 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102612195B1 (ko) 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP7304413B2 (ja) * 2018-10-18 2023-07-06 長江存儲科技有限責任公司 ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法
WO2021051383A1 (en) 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same

Also Published As

Publication number Publication date
US11895838B2 (en) 2024-02-06
US20210384218A1 (en) 2021-12-09
CN113764425A (zh) 2021-12-07

Similar Documents

Publication Publication Date Title
US10748923B2 (en) Vertical memory devices and methods of manufacturing the same
KR102541001B1 (ko) 수직형 메모리 장치
KR20210150175A (ko) 수직형 메모리 장치
US11778826B2 (en) Vertical memory devices
CN112310101A (zh) 垂直存储器件
KR20210079087A (ko) 수직형 메모리 장치
US11678485B2 (en) Vertical memory devices
KR20210125268A (ko) 수직형 메모리 장치 및 그 제조 방법
US12009300B2 (en) Wiring structures having intersecting metal patterns
US10950704B2 (en) Vertical memory devices
US20210265388A1 (en) Vertical memory devices
KR102676753B1 (ko) 수직형 메모리 장치
KR20210129426A (ko) 수직형 메모리 장치
US11706919B2 (en) Vertical memory devices
KR102681792B1 (ko) 수직형 메모리 장치
KR20190139528A (ko) 수직형 메모리 장치
US20240179914A1 (en) Semiconductor device
KR20220142735A (ko) 수직형 메모리 장치
KR20210156460A (ko) 수직형 메모리 장치 및 그 제조 방법
CN115472610A (zh) 半导体存储装置及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal