CN112310101A - 垂直存储器件 - Google Patents

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Abstract

一种垂直存储器件包括下电路图案、第二基板、电容器、栅电极和沟道。下电路图案形成在包括第一区域、第二区域和第三区域的第一基板上。接触插塞形成在第二区域中。贯穿通路形成在第三区域中。第二基板形成在下电路图案上。电容器形成在下电路图案上，并且包括第一导体、电介质层结构和第二导体。第一导体与第二基板间隔开并且在与第二基板相同的高度处。电介质层结构形成在第一导体上。第二导体形成在电介质层结构上。栅电极在第二基板上在垂直方向上彼此间隔开。沟道在垂直方向上延伸穿过栅电极。

Description

垂直存储器件
技术领域
示例实施方式涉及垂直存储器件。
背景技术
在VNAND快闪存储器件中，电容器可以通过在外围电路区域上的接触插塞形成，然而，在外围电路区域上不具有接触插塞的外围上单元(COP)结构中，电容器可能仅通过贯穿孔通路(THV)形成。随着VNAND快闪存储器件中堆叠的栅电极的数量增加，包括栅电极的模子的高度可能增大，如果形成大量THV以便获得足够的电容，则可能在模子中产生裂纹。
发明内容
示例实施方式提供一种具有改善的电特性的垂直存储器件。
根据示例实施方式，提供一种垂直存储器件。该垂直存储器件可以包括下电路图案、第二基板、电容器、栅电极和沟道。下电路图案可以形成在第一基板上，该第一基板包括第一区域、至少部分地围绕第一区域的第二区域以及至少部分地围绕第二区域的第三区域。存储单元可以形成在第一区域中。将电信号传输到存储单元的接触插塞可以形成在第二区域中。将电信号传输到下电路图案的贯穿通路可以形成在第三区域中。第二基板可以在第一区域和第二区域中形成在下电路图案上。电容器可以在第三区域中形成在下电路图案上，并且可以包括第一导体、电介质层结构和第二导体。第一导体可以与第二基板间隔开，并且可以处于与第二基板的高度基本上相同的高度。电介质层结构可以形成在第一导体上。第二导体可以形成在电介质层结构上。栅电极可以在第一区域和第二区域中在第二基板上在基本上垂直于第一基板的上表面的垂直方向上彼此间隔开。沟道可以在第一区域中在垂直方向上纵向地延伸穿过栅电极。
根据示例实施方式，提供一种垂直存储器件。该垂直存储器件可以包括栅电极、沟道、沟道连接图案和电容器。栅电极可以在基板上在基本上垂直于基板的上表面的垂直方向上彼此间隔开。沟道可以在基板上在垂直方向上延伸穿过栅电极。沟道连接图案可以形成在基板上在栅电极下面，并且可以接触沟道的下部从而将沟道连接到彼此。电容器可以包括第一导体、电介质层结构和第二导体。第一导体可以在与基板的上表面基本上平行的水平方向上与基板间隔开。电介质层结构可以包括顺序堆叠在第一导体上的第一层、第二层和第三层，第一层、第二层和第三层可以分别包括氧化物、氮化物和氧化物。第二导体可以形成在电介质层结构上。电介质层结构和沟道连接图案可以形成在彼此基本上相同的高度处。
根据示例实施方式，提供一种垂直存储器件。该垂直存储器件可以包括晶体管、下电路图案、绝缘夹层、第二基板、电容器、栅电极、沟道、电荷存储结构、上布线、第一接触插塞、第二接触插塞和贯穿通路。晶体管可以形成在第一基板上。下电路图案可以形成在第一基板上以电连接到晶体管。绝缘夹层可以形成在第一基板上以覆盖晶体管和下电路图案。第二基板可以形成在绝缘夹层上。电容器可以形成在绝缘夹层上并且包括第一导体和第二导体以及电介质层结构。第一导体可以与第二基板间隔开以处于与第二基板的高度基本上相同的高度。电介质层结构可以形成在第一导体上。第二导体可以形成在电介质层结构上。栅电极可以在第二基板上在基本上垂直于第一基板的上表面的垂直方向上彼此间隔开。沟道可以在第二基板上在垂直方向上延伸穿过栅电极。电荷存储结构可以形成在每个沟道的外侧壁上。上布线可以形成在栅电极上以分别电连接到栅电极。第一接触插塞可以电连接到第一导体。第二接触插塞可以电连接到第二导体。贯穿通路可以在与第一基板的上表面基本上平行的水平方向上与电容器间隔开以电连接到下电路图案。
根据示例实施方式的垂直存储器件可以在围绕单元区域的外围区域中包括电容器，该电容器具有顺序地堆叠的第一导体、电介质层结构和第二导体，该电容器可以在其中电容器可不接触贯穿通路的范围内具有最大的面积。因此，垂直存储器件可以包括具有大电容的电容器。
附图说明
图1A、图2、图3A和图3B是示出根据示例实施方式的垂直存储器件的剖视图和俯视图，并且图1B是图1A中的部分X的放大图。
图4至图16是示出根据示例实施方式的制造垂直存储器件的方法的剖视图。
图17和图18是示出根据示例实施方式的垂直存储器件的剖视图。
图19是示出根据示例实施方式的垂直存储器件的剖视图。
图20是示出根据示例实施方式的制造垂直存储器件的方法的剖视图。
图21是示出根据示例实施方式的垂直存储器件的剖视图。
具体实施方式
在下文将参照附图更充分地描述根据示例实施方式的垂直存储器件及其制造方法。在附图中，相同的附图标记始终表示相同的元件。
在下文，在整个说明书中(不在权利要求中)，基本上垂直于第一基板的上表面的垂直方向被定义为第一方向，基本上平行于第一基板的上表面的水平方向当中的彼此相交的两个方向分别被定义为第二方向和第三方向。在示例实施方式中，第二方向和第三方向可以彼此正交。
将理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。除非上下文另外指示，这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开，例如作为命名约定。因此，下面在说明书的一个部分中讨论的第一元件、第一部件、第一区域、第一层或第一部分可以在说明书的另一部分中或在权利要求中被称为第二元件、第二部件、第二区域、第二层或第二部分，而没有背离本发明的教导。此外，在某些情况下，即使一术语在说明书中没有使用“第一”、“第二”等描述，但是在权利要求中仍可以被称为“第一”或“第二”以将不同的主张的元件彼此区别开。
图1A、图2、图3A和图3B分别是示出根据示例实施方式的垂直存储器件的剖视图和俯视图，图1B是图1A中的部分X的放大图。具体地，图1A是沿着第二方向截取的垂直存储器件的剖视图，图2是沿着第三方向截取的垂直存储器件的剖视图，图3A和图3B是第一导体和贯穿通路的布局的俯视图。
参照图1A、图2、图3A和图3B，垂直存储器件可以包括在第一基板100上的下电路图案，在下电路图案上的第二基板250和电容器，在第二基板250上的沟道连接图案480、支撑层320、支撑图案322、牺牲层结构300和存储单元，在第二基板250、电容器和下电路图案上的接触插塞542、543、544、545和546，以及上布线结构。垂直存储器件还可以包括划分结构、第一至第三绝缘夹层160、230和240、第四绝缘夹层图案260以及第五至第十三绝缘夹层350、360、440、560、580、600、620、640和660。
第一基板100和第二基板250中的每个可以包括半导体材料(例如硅、锗、硅锗等)或III-V化合物(例如GaP、GaAs、GaSb等)。在示例实施方式中，第一基板100和第二基板250中的每个可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。在示例实施方式中，第二基板250可以包括掺有例如n型杂质的多晶硅。
第一基板100可以包括在其上形成隔离图案110的场区域以及在其上没有形成隔离图案的有源区域105。隔离图案110可以包括氧化物，例如硅氧化物。
在示例实施方式中，第一基板100可以包括第一区域I、第二区域II和第三区域III。在下文，在说明书和权利要求中，第一至第三区域I、II和III中的每个不仅可以指第一基板100的一部分，而且可以指在第一方向上在第一基板100上方的空间。
第一区域I可以是在其中可形成存储单元的单元阵列区域，第二区域II可以是至少部分地围绕第一区域I的延伸区域或垫(pad)区域，在其中可以形成将电信号传输到存储单元的接触插塞以及与其连接的上布线结构，第三区域III可以是至少部分地围绕第二区域II的外围区域，在其中可以形成将电信号传输到下电路图案的贯穿通路、将电信号传输到电容器的接触插塞以及与其连接的上布线结构。
第一区域I和第二区域II可以形成单元区域，因此外围区域可以至少部分地围绕单元区域。图1A、图2、图3A和图3B示出第一至第三区域I、II和III中的每个的一部分。
在示例实施方式中，垂直存储器件可以具有外围上单元(COP)结构。也就是，下电路图案可以形成在包括第一至第三区域I、II和III的第一基板100上，并且存储单元、接触插塞、贯穿通路和上布线结构可以形成在下电路图案之上。存储单元可以在第一区域I中形成在第二基板250上，接触插塞和上布线结构中的一些可以在第二区域II中形成在第二基板250上，接触插塞和上布线结构以及贯穿通路中的一些可以在第三区域III中形成在电容器和下电路图案上。
下电路图案可以包括晶体管、下接触插塞、下布线、下通路等。在一示例实施方式中，可以形成第一晶体管、第二晶体管、第三晶体管和第四晶体管，该第一晶体管包括在第一基板100上的第一下栅极结构152以及与第一下栅极结构152相邻且在有源区域105的上部处的第一杂质区域102，该第二晶体管包括在第一基板100上的第二下栅极结构154以及与第二下栅极结构154相邻且在有源区域105的上部处的第二杂质区域104，该第三晶体管包括在第一基板100上的第三下栅极结构156以及与第三下栅极结构156相邻且在有源区域105的上部处的第三杂质区域106，该第四晶体管包括在第一基板100上的第四下栅极结构158以及与第四下栅极结构158相邻且在有源区域105的上部处的第四杂质区域108。
第一下栅极结构152可以包括顺序地堆叠在第一基板100上的第一下栅极绝缘图案122、第一下栅电极132和第一下栅极掩模142；第二下栅极结构154可以包括顺序地堆叠在第一基板100上的第二下栅极绝缘图案124、第二下栅电极134和第二下栅极掩模144；第三下栅极结构156可以包括顺序地堆叠在第一基板100上的第三下栅极绝缘图案126、第三下栅电极136和第三下栅极掩模146；第四下栅极结构158可以包括顺序地堆叠在第一基板100上的第四下栅极绝缘图案128、第四下栅电极138和第四下栅极掩模148。
第一绝缘夹层160可以形成在第一基板100上以覆盖第一至第四晶体管，并且第一下接触插塞172、第二下接触插塞174和第四下接触插塞178可以穿过第一绝缘夹层160形成以分别接触第一杂质区域102、第二杂质区域104和第四杂质区域108。第三下接触插塞176可以穿过第一绝缘夹层160形成以接触第三晶体管的第三下栅电极136。
第一至第四下布线182、184、186和188可以形成在第一绝缘夹层160上以分别接触第一至第四下接触插塞172、174、176和178。第一下通路192、第五下布线202、第五下通路212和第九下布线222可以顺序地堆叠在第一下布线182上；第二下通路194、第六下布线204、第六下通路214和第九下布线222可以顺序地堆叠在第二下布线184上；第三下通路196、第七下布线206、第七下通路216和第十下布线226可以顺序地堆叠在第三下布线186上；第四下通路198、第八下布线208、第八下通路218和第十一下布线228可以顺序地堆叠在第四下布线188上。
第一至第四下接触插塞172、174、176和178、第一至第八下通路192、194、196、198、212、214、216和218以及第一至第十一下布线182、184、186、188、202、204、206、208、222、226和228可以包括导电材料，例如金属、金属氮化物、金属硅化物、掺杂的多晶硅等。
第二绝缘夹层230可以形成在第一绝缘夹层160上以覆盖第一至第八下通路192、194、196、198、212、214、216和218以及第一至第八下布线182、184、186、188、202、204、206和208，并围绕第九至第十一下布线222、226和228的侧壁。第三绝缘夹层240可以形成在第二绝缘夹层230和第九至第十一下布线222、226和228上。第一至第三绝缘夹层160、230和240可以形成下绝缘夹层结构，在一些情况下，下绝缘夹层结构可以是单个层，因为第一至第三绝缘夹层160、230和230可以彼此合并。
第二基板250可以在第一区域I和第二区域II中形成在第三绝缘夹层240上，并且第二基板250的侧壁可以被第四绝缘夹层图案260覆盖。第四绝缘夹层图案260可以包括氧化物，例如硅氧化物，因此可以与第三绝缘夹层240合并。
存储单元可以在第一区域I和第二区域II中形成在第二基板250上。存储单元可以布置在第二方向和第三方向上以形成存储单元阵列。存储单元阵列可以包括通过在第二方向上延伸的划分结构而在第三方向上彼此间隔开的多个存储单元块。
划分结构可以包括在第二方向上延伸的公共源极图案(CSP)530以及覆盖CSP 530在第三方向上的相反侧壁中的每个的第二间隔物520。CSP 530可以包括金属、金属氮化物、金属硅化物等，第二间隔物520可以包括氧化物，例如硅氧化物。
每个存储单元块可以在其中包括沟道块。沟道块可以包括多个沟道列，每个沟道列可以包括布置在第二方向上的多个沟道410。
每个存储单元块可以包括在第一方向上彼此间隔开的多个栅电极512、514和516、在栅电极512、514和516中的在第一方向上相邻的栅电极之间的绝缘图案335、延伸穿过栅电极512、514和516以及绝缘图案335的柱状结构、以及盖图案430。
栅电极512、514和516可以在第一区域I和第二区域II中形成在第二基板250上，并且多个栅电极512、514和516可以分别形成在多个层级以在第一方向上彼此间隔开。栅电极512、514和516中的每个可以在第一区域I和第二区域II上在第二方向上纵向地延伸。栅电极512、514和516在第二方向上的延伸长度可以从最下面的层级朝向最上面的层级逐渐减小，因此栅电极512、514和516可以整体上具有阶梯形状。
栅电极512、514和516可以包括在第一方向上顺序堆叠的第一栅电极512、第二栅电极514和第三栅电极516。第一栅电极512可以用作接地选择线(GSL)，第二栅电极514可以用作字线，第三栅电极516可以用作串选择线(SSL)。
第一至第三栅电极512、514和516中的每个可以形成在一个或更多个层级处。在示例实施方式中，第一栅电极512可以形成在最下面的层级处，第三栅电极516可以形成在最上面的层级和直接在最上面的层级下面的层级(即，从上方起的第二层级)处，第二栅电极514可以形成在第一栅电极512和第三栅电极516之间。
栅电极512、514和516中的每个可以包括导电图案和屏障(barrier)图案，该屏障图案覆盖导电图案的上表面和下表面以及侧壁。导电图案可以包括低电阻金属，例如钨、钛、钽、铂等，屏障图案可以包括金属氮化物，例如钛氮化物、钽氮化物等。
可堆叠为阶梯形状的栅电极512、514和516的侧壁可以由第五绝缘夹层350覆盖，第六至第十三绝缘夹层360、440、560、580、600、620、640和660可以顺序地堆叠在绝缘图案335中的最上面的绝缘图案和第五绝缘夹层350上。第五至第十三绝缘夹层350、360、440、560、580、600、620、640和660中的每个可以包括氧化物，例如硅氧化物，因此可以彼此合并和/或与第四绝缘夹层图案260合并。
栅电极512、514和516中的每个的上表面和下表面以及面对沟道410的侧壁可以被第二阻挡层500覆盖。第二阻挡层500可以包括金属氧化物，例如铝氧化物、铪氧化物等，并且还可以覆盖绝缘图案335的侧壁。
绝缘图案335可以包括氧化物，例如硅氧化物。
每个柱状结构可以包括在第二基板250上的电荷存储结构400、沟道410和填充图案420，并且盖图案430可以形成在每个柱状结构上。
沟道410可以在第一区域I中在第二基板250上沿第一方向纵向地延伸以具有杯状形状。电荷存储结构400可以包括在第一方向上延伸以覆盖沟道410的外侧壁的大部分的第一(或上)部分以及在第二基板250上覆盖沟道410的底表面和下侧壁的第二(或下)部分。填充图案420可以具有用于填充由杯状形状的沟道410限定的内部空间的柱形。
参照图1B，电荷存储结构400可以包括从沟道410的外侧壁在水平方向上顺序地堆叠的隧道绝缘图案390、电荷存储图案380和第一阻挡图案370。例如，隧道绝缘图案390可以接触沟道410的外侧壁，电荷存储图案380可以接触隧道绝缘图案390的外侧壁，第一阻挡图案370可以接触电荷存储图案380的外侧壁。
沟道410可以包括掺杂或未掺杂的单晶硅。第一阻挡图案370可以包括氧化物，例如硅氧化物，电荷存储图案380可以包括氮化物，例如硅氮化物，隧道绝缘图案390可以包括氧化物，例如硅氧化物。填充图案420可以包括氧化物，例如硅氧化物。
盖图案430可以包括例如掺杂的单晶硅。盖图案430可以延伸穿过第六绝缘夹层360以及绝缘图案335中的最上面的绝缘图案的上部。盖图案430可以接触填充图案420的顶表面、沟道410的顶表面、隧道绝缘图案390的顶表面、电荷存储图案380的顶表面和第一阻挡图案370的顶表面。
沟道连接图案480可以在第一区域I中形成在第二基板250上以接触每个沟道410的下部外侧壁。沟道连接图案480可以在电荷存储结构400的第一部分和第二部分之间。例如，沟道连接图案480可以接触每个沟道410的外侧壁的在电荷存储结构400的下部和上部之间的部分，因此同一沟道块中的沟道410可以彼此连接。沟道连接图案480可以包括例如掺有n型杂质的多晶硅，并且气隙490可以形成在沟道连接图案480中。
牺牲层结构300可以在第二区域II和第三区域III中形成在第二基板250、第四绝缘夹层图案260和第一导体255上。牺牲层结构300可以包括在第一方向上顺序地堆叠的第一牺牲层270、第二牺牲层280和第三牺牲层290。第一至第三牺牲层270、280和290中的每个可以分别包括氧化物(例如硅氧化物)、氮化物(例如硅氮化物)和氧化物(例如硅氧化物)。
在示例实施方式中，沟道连接图案480可以填充第一间隙470(参照图10和图11)，该第一间隙可以通过去除牺牲层结构300的在第一区域I中在第二基板250上的部分而形成，因此沟道连接图案480可以形成在与牺牲层结构300的高度相同的高度处。例如，沟道连接图案480的顶表面和牺牲层结构300的顶表面可以彼此共面，并且沟道连接图案480的底表面和牺牲层结构300的底表面可以彼此共面。
支撑层320可以在第一区域I中形成在栅电极512、514和516中的最下面的栅电极与沟道连接图案480之间。然而，支撑层320的一部分可以延伸穿过沟道连接图案480或牺牲层结构300以接触第二基板250的上表面。支撑层320的这个部分可以被称为支撑图案322。多个支撑图案322可以形成在第一区域I和第二区域II中，并且可以具有各种布局。例如，多个支撑图案322可以形成在第二方向和第三方向上，并且支撑图案322中的一些可以在第二方向或第三方向上纵向地延伸。
电容器可以包括在第一方向上顺序地堆叠的第一导体255、电介质层结构和第二导体325。
第一导体255可以在第三区域III中形成在第三绝缘夹层240上，并且第一导体255的侧壁可以被第四绝缘夹层图案260覆盖。在示例实施方式中，第一导体255可以形成在与第二基板250的高度相同的高度(例如垂直层级)处，并且可以包括与第二基板250的材料相同的材料，例如掺有n型杂质的多晶硅。例如，第一导体255的顶表面和第二基板250的顶表面可以彼此共面，并且第一导体255的底表面和第二基板250的底表面可以彼此共面。
如这里使用的术语诸如“相同”、“相等”、“平面的”或“共面的”，当涉及取向、布局、位置、形状、尺寸、数量或其它度量时，不一定表示完全相同的取向、布局、位置、形状、尺寸、数量或其它度量，而是旨在涵盖在可能例如由于制造工艺而发生的可接受变化范围内的几乎相同的取向、布局、位置、形状、尺寸、数量或其它度量。除非上下文或其它陈述另外地指示，术语“基本上”可以在这里用于强调这种含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面的”的项目可以是完全相同、相等或是平面，或者可以是在例如由于制造工艺而可能发生的可接受变化内的相同、相等或平面。
参照图3A，在示例实施方式中，第一导体255可以在第三方向上纵向地延伸，并且多个第一导体255可以形成为在第二方向上彼此间隔开。然而，发明构思可以不限于此。例如，一个或更多个第一导体255可以根据可与第一导体255相邻地形成以电连接到下电路图案的贯穿通路(也就是，第三接触插塞544)的布局而形成为具有各种布局。例如，第一导体255可以形成在第三区域III中的没有形成第三接触插塞544的空间中。
然而，在另一示例中，参照图3B，第一导体255可以形成为与每个第三接触插塞544间隔开距离d，因此每个第三接触插塞544可以不接触第一导体255，即使发生未对准。在示例实施方式中，第一导体255可以覆盖第三区域III中的除了从每个第三接触插塞544起的距离d以内的区域之外的其余区域。第一导体255具有的面积越大，包括第一导体255的电容器可以具有的电容越大。
电介质层结构可以指的是在第二区域II和第三区域III中的牺牲层结构300的在第一导体255和第二导体325之间的部分。因此，牺牲层结构300的在第一导体255和第二导体325之间的所述部分也可以被称为电介质层结构300。电介质层结构可以形成在与牺牲层结构300的高度相同的高度处，并且可以包括与牺牲层结构300的结构相同的结构(例如顺序堆叠的第一至第三牺牲层270、280和290)。例如，电介质层结构的顶表面和牺牲层结构300的顶表面可以彼此共面，并且电介质层结构的底表面和牺牲层结构300的底表面可以彼此共面。
第二导体325可以形成在第三区域III中，并且可以在水平方向上与支撑层320的在第一区域I和第二区域II中的部分间隔开。在示例实施方式中，第二导体325可以形成在与支撑层320的高度相同的高度(例如垂直层级)处，并且可以包括与支撑层320的材料相同的材料，例如掺有n型杂质的多晶硅。例如，第二导体325的顶表面和支撑层320的顶表面可以彼此共面，并且第二导体325的底表面和支撑层320的底表面可以彼此共面。
在示例实施方式中，第二导体325的至少一部分可以在第一方向上与第一导体255重叠，因此第一导体255和第二导体325以及牺牲层结构300的在它们之间的部分(即，电介质层结构)可以形成电容器。
为了增大电容器的电容，第二导体325的几乎所有部分都可以与第一导体255垂直地重叠，除了第二导体325的用于形成第五接触插塞546接触第二导体325的区域之外。用于形成第五接触插塞546接触第二导体325的区域可以不与第一导体255垂直地重叠，因此，即使第五接触插塞546延伸穿过第二导体325和牺牲层结构300，第五接触插塞546也可以不接触第一导体255。此外，第一导体255的用于形成第四接触插塞545接触第一导体255的区域可以不与第二导体325垂直地重叠。
第一接触插塞542可以延伸穿过第五至第七绝缘夹层350、360和440、绝缘图案335和第二阻挡层500以在第二区域II中接触栅电极512、514和516中的对应一个，第二接触插塞543可以延伸穿过第五至第七绝缘夹层350、360和440、支撑层320和牺牲层结构300以在第二区域II中接触第二基板250的上表面，第三接触插塞544可以延伸穿过第五至第七绝缘夹层350、360和440、牺牲层结构300、第四绝缘夹层图案260和第三绝缘夹层240以在第三区域III中接触第十一下布线228的上表面，第四接触插塞545可以延伸穿过第五至第七绝缘夹层350、360和440以及牺牲层结构300以在第三区域III中接触第一导体255的上表面，第五接触插塞546可以延伸穿过第五至第七绝缘夹层350、360和440以在第三区域III中接触第二导体325的上表面。
第三接触插塞544可以在第一方向上延伸以将下电路图案与上布线结构电连接，因此可以被称为贯穿通路。
上布线结构可以包括例如上接触插塞、上布线、上通路等。
第一至第五和第七上接触插塞572、573、574、575、576和579可以延伸穿过第七绝缘夹层440上的第八绝缘夹层560以分别接触第一至第五接触插塞542、543、544、545和546的上表面以及CSP 530的上表面，第六上接触插塞578可以延伸穿过第七绝缘夹层440和第八绝缘夹层560以接触盖图案430的上表面。
第一至第七上布线592、593、594、595、596、598和599可以延伸穿过第八绝缘夹层560上的第九绝缘夹层580以分别接触第一至第七上接触插塞572、573、574、575、576、578和579的上表面。
第一至第七上通路612、613、614、615、616、618和619可以延伸穿过第九绝缘夹层580上的第十绝缘夹层600以分别接触第一至第七上布线592、593、594、595、596、598和599的上表面。
第八至第十四上布线632、633、634、635、636、638和639可以延伸穿过第十绝缘夹层600上的第十一绝缘夹层620以分别接触第一至第七上通路612、613、614、615、616、618和619的上表面。
第八至第十一上通路654、655、656和659可以延伸穿过第十一绝缘夹层620上的第十二绝缘夹层640以分别接触第八至第十四上布线632、633、634、635、636、638和639的上表面。
第十五至第十八上布线674、675、676和679可以延伸穿过第十二绝缘夹层640上的第十三绝缘夹层660以分别接触第八至第十一上通路654、655、656和659的上表面。
在示例实施方式中，第十三上布线638可以在第三方向上延伸，并且多个第十三上布线638可以形成为在第二方向上彼此间隔开。第十三上布线638可以用作垂直存储器件的位线。
垂直存储器件可以包括顺序地堆叠在第三区域III中的第一导体255、电介质层结构300和第二导体325。第一导体255和第二导体325可以分别连接到第四接触插塞575和第五接触插塞576，并且电压可以经由第四接触插塞575和第五接触插塞576被施加到第一导体255和第二导体325。因此，第一导体255和第二导体325以及电介质层结构300可以形成电容器。
如上所述，电容器的第一导体255可以在第三区域III中的其中第一导体255可不接触第三接触插塞544的范围内具有最大的面积，因此电容器可以具有大的电容。
图4至图16是示出根据示例实施方式的制造垂直存储器件的方法的剖视图。具体地，图4-8、图11-12、图14和图16是沿着第二方向截取的剖视图，图9-10、图13和图15是沿着第三方向截取的剖视图。
参照图4，下电路图案可以被形成在第一基板100上，第一至第三绝缘夹层160、230和240可以被顺序地形成在第一基板100上以覆盖下电路图案。
隔离图案110可以通过例如浅沟槽隔离(STI)工艺被形成在第一基板100上，因此有源区域105可以被限定在第一基板100上。第一至第四杂质区域102、104、106和108可以通过例如离子注入工艺分别被形成在有源区域105的上部处。可形成下电路图案的第一至第四下栅极结构152、154、156和158、第一至第四下接触插塞172、174、176和178、第一至第八下通路192、194、196、198、212、214、216和218以及第一至第十一下布线182、184、186、188、202、204、206、208、222、226和228可以通过图案化工艺和/或镶嵌工艺形成。
第一绝缘夹层160可以被形成在第一基板100上以覆盖第一至第四杂质区域102、104、106和108以及第一至第四下栅极结构152、154、156和158，并且围绕第一至第四下接触插塞172、174、176和178的侧壁。第二绝缘夹层230可以被形成在第一绝缘夹层160上以覆盖第一至第八下通路192、194、196、198、212、214、216和218以及第一至第八下布线182、184、186、188、202、204、206和208，并且围绕第九至第十一下布线222、226和228的侧壁。第三绝缘夹层240可以被形成在第二绝缘夹层230和第九至第十一下布线222、226和228上。
第二基板250和第一导体255可以被形成在第三绝缘夹层240上，第四绝缘夹层图案260可以被形成在第三绝缘夹层240上以覆盖第二基板250的侧壁和第一导体255的侧壁。
第二基板250可以被形成在第三绝缘夹层240上，然后可以被图案化从而仅保留在第一区域I和第二区域II中。在蚀刻工艺期间，第二基板250的在第三区域III中的部分也可以被图案化以保留为第一导体255。
参照图3A，在示例实施方式中，第一导体255可以在第三方向上纵向地延伸，并且多个第一导体255可以形成为在第二方向上彼此间隔开。然而，发明构思可以不限于此，并且一个或更多个第一导体255可以形成为根据贯穿通路(也就是，第三接触插塞544)的布局而具有各种布局。例如，第一导体255可以形成为在第三区域III中的其中没有形成第三接触插塞544的空间中具有各种布局。
在一些实施方式中，参照图3B，第一导体255可以形成为与每个第三接触插塞544间隔开距离d，因此每个第三接触插塞544可以不接触第一导体255，即使发生未对准。在示例实施方式中，第一导体255可以覆盖第三区域III中的除了与每个第三接触插塞544相隔距离d以内的区域之外的其余区域。第一导体255具有的面积越大，包括第一导体255的电容器可以具有的电容越大。
第四绝缘夹层图案260可以形成在第三绝缘夹层240上以覆盖第二基板250和第一导体255，并且可以被平坦化直到暴露第二基板250的上表面和第一导体255的上表面。在平坦化工艺期间，由于第一导体255和第二基板250由基本上相同的材料形成，因此可以防止碟化(dishing)现象，并且第四绝缘夹层图案260的上表面可以具有均匀的高度。
参照图5，可以在第二基板250、第一导体255和第四绝缘夹层图案260上形成牺牲层结构300。然后，可以部分地去除牺牲层结构300以形成暴露第二基板250的上表面的第一开口310，并且可以在第二基板250、第一导体255和第四绝缘夹层图案260上形成支撑层320以至少部分地填充第一开口310。
牺牲层结构300可以包括顺序地堆叠的第一至第三牺牲层270、280和290。第一牺牲层270和第三牺牲层290可以包括氧化物，例如硅氧化物，第二牺牲层280可以包括氮化物，例如硅氮化物。
支撑层320可以包括相对于第一至第三牺牲层270、280和290具有蚀刻选择性的材料，例如掺有n型杂质的多晶硅。在一示例实施方式中，支撑层320可以通过沉积掺有n型杂质的非晶硅以及通过额外的热处理或由于其它沉积工艺产生的热而结晶来形成，从而包括掺有n型杂质的多晶硅。
在示例实施方式中，多个第一开口310可以形成在第一区域I和第二区域II中，并且可以具有各种布局。例如，多个第一开口310可以形成在第二方向和第三方向上，或者所述多个第一开口310中的一些可以在第二方向或第三方向上纵向地延伸。
支撑层320可以在第一方向上具有均匀的厚度，因此第一凹陷可以被形成在支撑层320的在第一开口310中的部分上。支撑层320的在第一开口310中的该部分可以被称为支撑图案322。例如，形成在牺牲层结构300之上的支撑层320的厚度可以与形成在第一开口310中的支撑图案322的厚度相同。
支撑层320的在第三区域III中的部分可以被图案化以在第三区域III中形成第二导体325。第二导体325可以在第二方向和第三方向上与在第一区域I和第二区域II中的支撑层320的部分间隔开。在示例实施方式中，第二导体325的至少一部分可以在第一方向上与第一导体255重叠，因此第一导体255和第二导体325以及牺牲层结构300的在它们之间的部分可以形成电容器。
为了增大电容器的电容，第二导体325的几乎所有部分都可以与第一导体255重叠，除了用于形成与第五接触插塞546接触第二导体325的区域之外。用于形成第五接触插塞546接触第二导体325接触的区域可以不与第一导体255重叠，因此，即使第五接触插塞546延伸穿过第二导体325和牺牲层结构300，第五接触插塞546也可以不与第一导体255接触。
参照图6，绝缘层330可以被形成在支撑层320、支撑图案322、第二导体325和牺牲层结构300上以填充第一凹陷，并且绝缘层330的上部可以被平坦化。绝缘层330可以包括氧化物，例如硅氧化物，平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀刻工艺。
之后，第四牺牲层340和绝缘层330可以被交替且重复地堆叠在绝缘层330上，因此可以在支撑层320、支撑图案322、第二导体325和牺牲层结构300上形成包括交替堆叠的绝缘层330和第四牺牲层340的模子层。第四牺牲层340可以包括相对于绝缘层330具有蚀刻选择性的材料，例如氮化物，诸如硅氮化物。
参照图7，部分地覆盖绝缘层330中的最上面的绝缘层的光致抗蚀剂图案(未示出)可以被形成在其上，并且绝缘层330中的最上面的绝缘层和第四牺牲层340中的在其下面的最上面的第四牺牲层可以使用该光致抗蚀剂图案作为蚀刻掩模被蚀刻。因此，绝缘层330的直接在第四牺牲层340中的最上面的第四牺牲层下面的绝缘层的一部分可以暴露。在执行用于以给定比率减小光致抗蚀剂图案的面积的修整工艺之后，可以执行蚀刻工艺，使得绝缘层330中的最上面的绝缘层、第四牺牲层340中的最上面的第四牺牲层、绝缘层330中的被暴露的绝缘层以及第四牺牲层340中的在其下面的第四牺牲层可以使用减小的光致抗蚀剂图案作为蚀刻掩模被蚀刻。
随着重复地执行修整工艺和蚀刻工艺，可以在第一区域I和第二区域II中形成包括多个台阶层的模子，该多个台阶层可以包括顺序地堆叠并具有阶梯形状的第四牺牲层340和绝缘层330。每个台阶层的端部可以在第一方向上不与上部的台阶层重叠从而被暴露，因此可以被称为“台阶”。在示例实施方式中，模子的台阶可以形成在第二区域II中。
当形成模子时，第二导体325和牺牲层结构300的在第三区域III中的部分可以暴露。
参照图8，第五绝缘夹层350可以被形成在模子、第二导体325和牺牲层结构300上，并且第五绝缘夹层350的上部可以被平坦化直到绝缘层330中的最上面的绝缘层的上表面可以暴露。例如，第五绝缘夹层350的顶表面可以与绝缘层330中的最上面的绝缘层的顶表面共面。
第六绝缘夹层360可以被形成在第五绝缘夹层350以及绝缘层330中的最上面的绝缘层上，并且沟道孔可以通过例如干蚀刻工艺穿过第六绝缘夹层360、模子、支撑层320和牺牲层结构300被形成以在第一区域I中暴露第二基板250的上表面。
在示例实施方式中，可以执行干蚀刻工艺，直到沟道孔暴露第二基板250的上表面，此外，沟道孔可以延伸穿过第二基板250的上部。在示例实施方式中，可以在第二方向和第三方向上形成多个沟道孔以形成沟道孔阵列。
电荷存储结构400、沟道410、填充图案420和盖图案430可以形成在沟道孔中。
具体地，可以在沟道孔的侧壁、第二基板250的暴露的上表面和第六绝缘夹层360的上表面上顺序地形成电荷存储结构层和沟道层，并且可以在沟道层上形成填充层以填充沟道孔的剩余部分。可以平坦化填充层、沟道层和电荷存储结构层，直到暴露第六绝缘夹层360的上表面。
通过平坦化工艺，可以在沟道孔的侧壁和第二基板250的上表面上形成具有杯状形状的电荷存储结构400和沟道410，并且填充图案420可以填充由沟道410形成的内部空间。
由于沟道孔形成沟道孔阵列，所以分别在沟道孔中的沟道410也可以形成沟道阵列。
在示例实施方式中，电荷存储结构400可以包括顺序地堆叠的第一阻挡图案370、电荷存储图案380和隧道绝缘图案390。
填充图案420的上部、沟道410的上部和电荷存储结构400的上部可以被去除以形成第二凹陷，垫层可以被形成在第六绝缘夹层360上以填充第二凹陷，并且垫层可以被平坦化直到暴露第六绝缘夹层360的上表面，以形成盖图案430。
参照图9，第七绝缘夹层440可以被形成在第六绝缘夹层360和盖图案430上，并且第二开口450可以通过例如干蚀刻工艺在第一区域I和第二区域II中穿过第六绝缘夹层360和第七绝缘夹层440以及模子形成。
干蚀刻工艺可以被执行，直到第二开口450暴露支撑层320或支撑图案322的上表面，此外，第二开口450可以延伸穿过支撑层320或支撑图案322的上部。由于形成第二开口450，所以包括在模子中的绝缘层330和第四牺牲层340可以暴露。
在示例实施方式中，第二开口450可以在第一区域I和第二区域II中在第二方向上延伸，并且多个第二开口450可以形成在第三方向上。当形成第二开口450时，绝缘层330可以转变为在第二方向上延伸的绝缘图案335，第四牺牲层340可以转变为在第二方向上延伸的第四牺牲图案345。
第一间隔物层可以被形成在第二开口450的内壁和第七绝缘夹层440的上表面上，并且第一间隔物层的在第二开口450的底部上的部分可以通过各向异性蚀刻工艺被去除以形成第一间隔物460，因此支撑层320的上表面和支撑图案322的上表面可以部分地暴露。
支撑层320和支撑图案322的被暴露的部分以及牺牲层结构300的在其下面的部分可以被去除以向下扩大第二开口450。因此，第二开口450可以暴露第二基板250的上表面，此外，第二开口450可以延伸穿过第二基板250的上部。
在示例实施方式中，第一间隔物460可以包括例如未掺杂的非晶硅或未掺杂的多晶硅。然而，当第一间隔物460包括未掺杂的非晶硅时，它可以由于由其它沉积工艺产生的热而结晶从而包括未掺杂的多晶硅。
在部分地去除牺牲层结构300时，第二开口450的侧壁可以被第一间隔物460覆盖，因此模子的绝缘图案335和第四牺牲图案345可以不被去除。
参照图10和图11，牺牲层结构300的在第一区域I中的部分可以通过例如湿蚀刻工艺经由第二开口450被去除，因此可以形成第一间隙470。
在示例实施方式中，在湿蚀刻工艺期间，牺牲层结构300的在第三区域III中的部分可以不被去除而是保留。牺牲层结构300的在第三区域III中保留的该部分可以在下文被称为电介质层结构。牺牲层结构300的在第二区域II中的部分可以全部或部分地保留。
湿蚀刻工艺可以使用例如氢氟酸(HF)和/或磷酸(H3PO4)执行。
当在第一区域I中形成第一间隙470时，与第二开口450相邻的支撑层320的下部或第二基板250的上部可以暴露。电荷存储结构400的侧壁可以被第一间隙470部分地暴露，并且电荷存储结构400的被暴露的侧壁也可以通过该湿蚀刻工艺被去除以暴露沟道410的外侧壁。因此，电荷存储结构400可以被分为延伸穿过模子以覆盖沟道410的外侧壁的大部分的上(或第一)部分和在第二基板250上覆盖沟道410的底表面和下侧壁的下(或第二)部分。
当通过湿蚀刻工艺形成第一间隙470时，支撑层320和支撑图案322可以不被去除，使得模子保持完整而不倒塌。
参照图12和图13，第一间隔物460可以被去除，沟道连接层可以被形成在第二开口450的侧壁上和第一间隙470中，并且沟道连接层的在第二开口450中的部分可以通过例如回蚀刻工艺被去除以在第一间隙470中形成沟道连接图案480。
在沟道连接图案480被形成时，沟道阵列中的一些沟道410可以彼此连接。
沟道连接图案480可以包括例如掺有n型杂质的非晶硅，并且可以通过由其它沉积工艺产生的热而结晶以包括掺有n型杂质的多晶硅。
气隙490可以形成在沟道连接图案480中。
参照图14和图15，由第二开口450暴露的第四牺牲图案345可以被去除以在各个层级的绝缘图案335之间形成第二间隙，并且第一阻挡图案370的外侧壁可以被第二间隙部分地暴露。
在示例实施方式中，第四牺牲图案345可以通过使用例如磷酸(H3PO4)或硫酸(H2SO4)的湿蚀刻工艺被去除。
第二阻挡层500可以被形成在第一阻挡图案370的暴露的外侧壁、第二间隙的内壁、绝缘图案335的表面、支撑层320的暴露的侧壁、支撑图案322的暴露的侧壁、沟道连接图案480的暴露的侧壁、第二基板250的暴露的上表面以及第七绝缘夹层440的上表面上。栅电极层可以被形成在第二阻挡层500上。
栅电极层可以包括顺序地堆叠的栅极屏障层和栅极导电层。
栅电极层可以被部分地去除以在每个第二间隙中形成栅电极。在示例实施方式中，栅电极层可以通过湿蚀刻工艺被部分地去除。
在示例实施方式中，栅电极可以在第二方向上纵向地延伸，并且多个栅电极可以形成为在第三方向上彼此间隔开。另外，多个栅电极可以在第三方向上形成。也就是，在相同层级的多个栅电极可以通过第二开口450在第三方向上彼此间隔开。栅电极可以包括在第一方向上顺序堆叠的第一栅电极512、第二栅电极514和第三栅电极516。
第二间隔物520可以被形成在第二开口450的侧壁上，公共源极图案(CSP)530可以被形成为填充第二开口450的剩余部分。
第二间隔物520可以通过在第二基板250的暴露的上表面、第二开口450的侧壁和第七绝缘夹层440的上表面上形成第二间隔物层以及各向异性地蚀刻第二间隔物层而被形成在第二开口450的侧壁上。CSP 530可以通过在第二基板250的暴露的上表面、第二间隔物520和第七绝缘夹层440上形成CSP层以及平坦化CSP层的上部直到第七绝缘夹层440的上表面暴露而形成。
在示例实施方式中，CSP 530可以在第二方向上纵向地延伸，并且CSP 530和第二间隔物520可以在第三方向上划分第一至第三栅电极512、514和516中的每个。
参照图16，第一接触插塞542可以被形成为延伸穿过第五至第七绝缘夹层350、360和440、绝缘图案335和第二阻挡层500从而在第二区域II中接触第一至第三栅电极512、514和516中的对应的一个；第二接触插塞543可以被形成为延伸穿过第五至第七绝缘夹层350、360和440、支撑层320和牺牲层结构300从而在第二区域II中接触第二基板250的上表面；第三接触插塞544可以被形成为延伸穿过第五至第七绝缘夹层350、360和440、牺牲层结构300、第四绝缘夹层图案260和第三绝缘夹层240从而在第三区域III中接触第十一下布线228的上表面；第四接触插塞545可以被形成为延伸穿过第五至第七绝缘夹层350、360和440以及牺牲层结构300从而在第三区域III中接触第一导体255的上表面；第五接触插塞546可以被形成为延伸穿过第五至第七绝缘夹层350、360和440从而在第三区域III中接触第二导体325的上表面。
再次参照图1A和图2，第八至第十三绝缘夹层560、580、600、620、640和660可以被形成在第七绝缘夹层440、CSP 530和第一至第五接触插塞542、543、544、545和546上。第一至第七上接触插塞572、573、574、575、576、578和579、第一至第十八上布线592、593、594、595、596、598、599、632、633、634、635、636、638、639、674、675、676和679以及第一至第十一上通路612、613、614、615、616、618、619、654、655、656和659可以穿过第八至第十三绝缘夹层560、580、600、620、640和660中的一些形成以电连接到第一至第五接触插塞542、543、544、545和546、盖图案430和CSP 530。
如上所述，第二基板250的在第三区域III中的部分可以被图案化以形成第一导体255，用于形成沟道连接图案480的牺牲层结构300可以保留作为在第三区域III中的电介质层结构300，并且支撑层320的在第三区域III中的部分可以被图案化以形成第二导体325。第一导体255和第二导体325可以分别接触第四接触插塞545和第五接触插塞546，并且电压可以通过第四接触插塞545和第五接触插塞546被施加到第一导体255和第二导体325。因此，包括第一导体255和第二导体325以及电介质层结构300的电容器可以被形成在第三区域III中。
图17和图18是示出根据示例实施方式的垂直存储器件的剖视图。除了一些元件之外，这个垂直存储器件可以与图1至图3B的垂直存储器件基本上相同或相似，这里省略对其的重复描述。
参照图17，第五接触插塞546可以延伸穿过第二导体325以接触电介质层结构300。在一些实施方式中，第五接触插塞546还可以延伸穿过电介质层结构300以接触第四绝缘夹层图案260或下绝缘夹层结构。
参照图18，牺牲层结构300可以不延伸越过第二区域II和第三区域III，而是可以在第二区域II和第三区域III中形成为彼此间隔开。电介质层结构300可以在第三区域III中仅保留在第二导体325下面。
图19是示出根据示例实施方式的垂直存储器件的剖视图。除了一些元件之外，这个垂直存储器件可以与图1A至图3B的垂直存储器件基本上相同或相似，这里省略对其的重复描述。
参照图19，牺牲层结构300可以不延伸越过第二区域II和第三区域III，而是可以在第二区域II和第三区域III中形成为彼此间隔开。另外，在第三区域III中的牺牲层结构300可以被称为电介质图案结构305。电介质图案结构305可以在第三区域III中保留在第二导体325下面。
电介质图案结构305可以包括顺序地堆叠的第一图案275、第二图案285和第三图案295。第五接触插塞546可以接触第二导体325的在第四绝缘夹层图案260的上表面上的部分。
图20是示出根据示例实施方式的制造垂直存储器件的方法的剖视图。这个方法可以包括与参照图4至图16以及图1A和图2示出的工艺基本上相同或相似的工艺，这里省略对其的重复描述。
参照图20，与参照图4至图5所示的工艺基本上相同或相似的工艺可以被执行。然而，牺牲层结构300的在第三区域III中的部分可以被图案化，使得电介质图案结构305可以形成为在第一方向上与第一导体255至少部分地重叠并且与牺牲层结构300的在第二区域II中的部分间隔开。
在形成支撑层320之后，支撑层320的在第三区域III中的部分可以被图案化以在电介质图案结构305的上表面和侧壁以及第四绝缘夹层图案260的上表面上形成第二导体325。
再次参照图19，可以执行与参照图6至图16以及图1A和图2所示的工艺基本上相同或相似的工艺以完成垂直存储器件的制造。
图21是示出根据示例实施方式的垂直存储器件的剖视图。这个垂直存储器件可以与参照图19的垂直存储器件基本上相同或相似，因此这里省略对其的重复描述。
参照图21，可以不形成分别接触第一导体255的上表面和第二导体325的上表面的第四接触插塞545和第五接触插塞546以及连接到其的上布线结构。
然而，第三导体259可以形成在第四绝缘夹层图案260中以接触第二导体325的下表面，第九下通路247和第十下通路249可以形成在第三绝缘夹层240中以分别接触第一导体255的下表面和第三导体259的下表面，第十二下布线227和第十三下布线229可以形成在第二绝缘夹层230的上部处以分别接触第九下通路247的下表面和第十下通路249的下表面。
因此，在包括第一导体255、电介质图案结构305和第二导体325的电容器中，第一导体255可以电连接到第九下通路247和第十二下布线227，第二导体325可以电连接到第十下通路249和第十三下布线229。
如上所述，尽管已经参照示例实施方式描述了本发明，但是本领域技术人员将易于理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，在示例实施方式中的许多修改是可能的。
本申请要求于2019年8月1日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2019-0093735号的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种垂直存储器件，包括：
下电路图案，在第一基板上，所述第一基板包括第一区域、至少部分地围绕所述第一区域的第二区域以及至少部分地围绕所述第二区域的第三区域，存储单元形成在所述第一区域中，将电信号传输到所述存储单元的接触插塞形成在所述第二区域中，并且将电信号传输到所述下电路图案的贯穿通路形成在所述第三区域中；
第二基板，在所述第一区域和所述第二区域中且在所述下电路图案上；
电容器，在所述第三区域中在所述下电路图案上，所述电容器包括：
第一导体，与所述第二基板间隔开，所述第一导体处于与所述第二基板的高度基本上相同的高度处；
在所述第一导体上的电介质层结构；以及
在所述电介质层结构上的第二导体；
栅电极，在所述第一区域和所述第二区域中、在所述第二基板上且在基本上垂直于所述第一基板的上表面的垂直方向上彼此间隔开；以及
沟道，在所述第一区域中在所述垂直方向上纵向地延伸穿过所述栅电极。
2.根据权利要求1所述的垂直存储器件，其中所述第一导体包括与所述第二基板的材料基本上相同的材料。
3.根据权利要求2所述的垂直存储器件，其中所述第二基板和所述第一导体包括掺杂的多晶硅。
4.根据权利要求1所述的垂直存储器件，其中所述电介质层结构包括在所述垂直方向上顺序地堆叠的第一层、第二层和第三层，并且所述第一层、所述第二层和所述第三层分别包括氧化物、氮化物和氧化物。
5.根据权利要求1所述的垂直存储器件，其中所述电介质层结构在基本上平行于所述第一基板的所述上表面的水平方向上延伸以进一步形成在所述第二区域中。
6.根据权利要求1所述的垂直存储器件，还包括：
牺牲层结构，在所述第二区域中在所述第二基板上且处于与所述电介质层结构的高度基本上相同的高度处，所述牺牲层结构与所述电介质层结构间隔开并且包括与所述电介质层结构的材料基本上相同的材料。
7.根据权利要求1所述的垂直存储器件，还包括：
多个沟道，在所述第一区域中彼此间隔开，以及
沟道连接图案，在所述第二基板上且在所述栅电极下面，所述沟道连接图案将所述多个沟道连接到彼此。
8.根据权利要求7所述的垂直存储器件，其中所述沟道连接图案处于与所述电介质层结构的高度基本上相同的高度。
9.根据权利要求7所述的垂直存储器件，还包括在所述沟道连接图案和所述栅电极之间的支撑层，所述支撑层包括掺杂的多晶硅。
10.根据权利要求9所述的垂直存储器件，其中所述第二导体与所述支撑层间隔开，形成在与所述支撑层的高度基本上相同的高度，并且包括与所述支撑层的材料基本上相同的材料。
11.根据权利要求1所述的垂直存储器件，其中所述第一导体的部分在所述垂直方向上不与所述第二导体重叠。
12.根据权利要求11所述的垂直存储器件，还包括：
第一接触插塞，接触所述第一导体的上表面并在所述垂直方向上纵向地延伸；以及
第二接触插塞，接触所述第二导体的上表面并在所述垂直方向上纵向地延伸。
13.根据权利要求12所述的垂直存储器件，其中所述第一接触插塞在所述垂直方向上接触所述第一导体的不与所述第二导体重叠的所述部分。
14.根据权利要求12所述的垂直存储器件，其中所述第一接触插塞延伸穿过所述电介质层结构。
15.根据权利要求12所述的垂直存储器件，其中所述第一接触插塞不接触所述电介质层结构。
16.根据权利要求12所述的垂直存储器件，其中所述第二接触插塞延伸穿过所述第二导体以接触所述电介质层结构。
17.根据权利要求1所述的垂直存储器件，还包括：
绝缘夹层图案，在所述第三区域中覆盖所述第二基板的侧壁和所述第一导体的侧壁，
其中所述第二导体形成在所述电介质层结构的上表面和侧壁上以及在所述绝缘夹层图案的上表面上。
18.根据权利要求17所述的垂直存储器件，还包括接触插塞，所述接触插塞接触所述第二导体的在所述绝缘夹层图案的所述上表面上的上部并在所述垂直方向上延伸。
19.根据权利要求17所述的垂直存储器件，还包括：
第三导体，接触所述第二导体的下表面，所述第三导体在所述绝缘夹层图案中；
第一下接触插塞，接触所述第一导体的下表面，所述第一下接触插塞电连接到所述下电路图案；以及
第二接触插塞，接触所述第三导体的下表面，所述第二接触插塞电连接到所述下电路图案。
20.根据权利要求1所述的垂直存储器件，还包括：
绝缘夹层图案，在所述第三区域中覆盖所述第二基板的侧壁和所述第一导体的侧壁；以及
贯穿通路，在与所述第一基板的所述上表面基本上平行的水平方向上与所述电容器间隔开，所述贯穿通路延伸穿过所述绝缘夹层图案以电连接到所述下电路图案。
21.一种垂直存储器件，包括：
栅电极，在基板上在基本上垂直于所述基板的上表面的垂直方向上彼此间隔开；
沟道，在所述基板上在所述垂直方向上延伸穿过所述栅电极；
沟道连接图案，在所述基板上在所述栅电极下面，所述沟道连接图案接触所述沟道的下部从而将所述沟道连接到彼此；以及
电容器，包括：
第一导体，在与所述基板的所述上表面基本上平行的水平方向上与所述基板间隔开；
电介质层结构，包括顺序地堆叠在所述第一导体上的第一层、第二层和第三层，所述第一层、所述第二层和所述第三层分别包括氧化物、氮化物和氧化物；以及
第二导体，在所述电介质层结构上，
其中所述电介质层结构和所述沟道连接图案形成在彼此基本上相同的高度。
22.根据权利要求21所述的垂直存储器件，还包括在所述沟道连接图案和所述栅电极之间的支撑层，所述支撑层包括掺杂的多晶硅。
23.根据权利要求21所述的垂直存储器件，还包括：
第一接触插塞，接触所述第一导体并在所述垂直方向上延伸；以及
第二接触插塞，接触所述第二导体并在所述垂直方向上延伸。
24.一种垂直存储器件，包括：
在第一基板上的晶体管；
在所述第一基板上的下电路图案，所述下电路图案电连接到所述晶体管；
在所述第一基板上的绝缘夹层，所述绝缘夹层覆盖所述晶体管和所述下电路图案；
在所述绝缘夹层上的第二基板；
在所述绝缘夹层上的电容器，所述电容器包括：
与所述第二基板间隔开的第一导体，所述第一导体处于与所述第二基板的高度基本上相同的高度处；
在所述第一导体上的电介质层结构；以及
在所述电介质层结构上的第二导体；
栅电极，在所述第二基板上在基本上垂直于所述第一基板的上表面的垂直方向上彼此间隔开；以及
沟道，在所述第二基板上在所述垂直方向上延伸穿过所述栅电极；
电荷存储结构，在所述沟道的每个的外侧壁上；
在所述栅电极上的上布线，所述上布线分别电连接到所述栅电极；
第一接触插塞，电连接到所述第一导体；
第二接触插塞，电连接到所述第二导体；以及
贯穿通路，在与所述第一基板的所述上表面基本上平行的水平方向上与所述电容器间隔开，所述贯穿通路电连接到所述下电路图案。
25.根据权利要求24所述的垂直存储器件，还包括：
在所述第二基板上的沟道连接图案，所述沟道连接图案将所述沟道连接到彼此；以及
在所述沟道连接图案和所述栅电极之间的支撑层。
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