KR102398666B1 - 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치 및 비휘발성 메모리 시스템이 개시된다. 본 개시의 실시 예에 따른 비휘발성 메모리 장치는, 제1 반도체층 상의 메모리 셀 영역에 형성되고, 복수의 게이트 전극 및 채널홀을 포함하는 제1 게이트 구조체; 및 메모리 셀 영역의 외부에 형성되고, 복수의 게이트 전극을 포함하는 제2 게이트 구조체를 포함한다.

Description

비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 {Non volatile memory devices and non volatile memory system comprising thereof}
본 개시의 기술적 사상은 비휘발성 메모리 장치 및 비휘발성 메모리 시스템에 관한 것으로서, 더욱 상세하게는, 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 시스템에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치는 대용량화 및 고집적화 되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 크기가 감소되면서도 안정적으로 동작할 수 있는 비휘발성 메모리 장치 및 비휘발성 메모리 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치는, 메모리 셀 영역을 포함하는 제1 반도체 층; 상기 제1 반도체 층에 대하여 수직한 방향으로 적층되는 복수의 제1 게이트 전극들, 및 상기 복수의 제1 게이트 전극들을 관통하는 복수의 채널홀들을 포함하고, 상기 메모리 셀 영역에 배치되는 제1 게이트 구조체; 및 상기 제1 반도체 층에 대하여 수직한 방향으로 적층되는 복수의 제2 게이트 전극들을 포함하고, 상기 메모리 셀 영역 외부에 배치되는 제2 게이트 구조체를 포함할 수 있다.
실시예들에 있어서, 기판과 상기 제1 반도체 층 사이에 형성되는 주변 회로를 더 포함하고, 상기 제2 게이트 구조체는 상기 주변 회로의 적어도 일부의 상부에 형성될 수 있다.
실시예들에 있어서, 상기 제1 게이트 구조체는 메모리 셀 어레이를 구성하고, 상기 제2 게이트 구조체는, 상기 메모리 셀 어레이의 동작에 이용되는, 반도체 소자를 구성할 수 있다.
실시예들에 있어서, 상기 제2 게이트 구조체는, 상기 복수의 제2 게이트 전극들을 관통하는 채널홀들을 더 포함할 수 있다.
실시예들에 있어서, 상기 제2 게이트 구조체는, 상기 제1 게이트 구조체의 전기적 특성을 테스트 하기위한 테스트 셀 어레이로서 사용될 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 다른 실시 예에 따른 비휘발성 메모리 장치는, 기판 상의 제1 레벨에 형성되는 주변 회로; 상기 기판 상의 제2 레벨에 형성되는 제1 게이트 구조체를 포함하는 메모리 셀 어레이; 및 상기 기판 상의 제2 레벨에 형성되고, 상기 메모리 셀 어레이와 전기적으로 분리되며, 상기 기판상의 수직 방향으로, 상기 주변 회로의 적어도 일부와 오버랩되는 제2 게이트 구조체를 포함할 수 있다.
실시예들에 있어서, 상기 제2 게이트 구조체는, 반도체 소자를 구성할 수 있다.
실시예들에 있어서, 상기 반도체 소자는, 메모리 셀 어레이의 전기적 틀성을 테스트하기 위한 테스트 소자이고, 상기 주변 회로는, 상기 메모리 셀 어레이의 동작을 제어하는 제1 회로 및 상기 테스트 소자의 동작을 제어하는 제2 회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 시스템은, 제1 게이트 구조체를 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이 주변에 형성되며, 상기 메모리 셀 어레이와 전기적으로 분리되는 제2 게이트 구조체를 포함하는 비휘발성 메모리 장치; 및 상기 제2 게이트 구조체로부터 획득되는 데이터를 기초로 상기 메모리 셀 어레이의 동작을 제어하기 위한 제어 신호를 생성하고, 상기 제어 신호를 상기 비휘발성 메모리 장치로 제공하는 메모리 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 시스템에 따르면, 메모리 셀 영역의 주변에 게이트 구조체를 형성하고, 게이트 구조체를 반도체 소자로 사용함으로써, 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템의 크기가 감소될 수 있다. 또한, 전기적 특성이 양호한 게이트 구조체가 반도체 소자로 동작함으로써, 비휘발성 메모리 장치의 동작 안정성이 향상될 수 있다. 또한, 비휘발성 메모리 시스템의 퍼포먼스가 향상될 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들이다.
도 2는 본 개시의 일 실시예에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 3a 내지 도 3c는 도 2의 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 도 3의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 5a 내지 도 5c는 본 개시의 실시예에 따른 메모리 장치의 다양한 변형예를 나타내는 레이아웃도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 수직 단면도이다.
도 7a 내지 도 7c는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들이다.
도 8a 내지 도 8c는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들이다.
도 9는 본 개시의 일 실시예에 따른 제2 게이트 구조체의 사용 예를 나타내는 도면이다.
도 10은 본 개시의 일 실시예에 따른 제2 게이트 구조체의 사용 예를 나타내는 도면이다.
도 11a 및 도 11b는 도 10의 제2 게이트 구조체의 실시예들을 나타내는 평면도이다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 13a 내지 도 13c는 본 개시의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14d는 본 개시의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 20은 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 본 개시의 다양한 실시예가 첨부된 도면과 연관되어 기재된다. 본 개시의 다양한 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시의 다양한 실시예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 다양한 실시예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시의 다양한 실시예에서 사용될 수 있는“포함한다” 또는 “포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시의 다양한 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시의 다양한 실시예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시의 다양한 실시예에서 사용된 “제 1,”“제 2,”“첫째,”또는“둘째,”등의 표현들은 다양한 실시예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제 1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 다양한 실시예의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시의 다양한 실시예에서 사용한 용어는 단지 특정일 실시예를 설명하기 위해 사용된 것으로, 본 개시의 다양한 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시의 다양한 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시의 다양한 실시예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들로서, 도 1a는 메모리 장치의 레이아웃도이고, 도 1b는 도 1a의 1B- 1B' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 1a 및 도 1b를 참조하면, 메모리 장치(100)는 제1 반도체층(10), 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 포함할 수 있다.
제1 반도체층(10)은 제1 방향(x방향) 및 제2 방향(y방향)으로 연장되는 주면(main surface)(11)을 가질 수 있다. 일 실시예에 있어서, 제1 반도체층(10)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 제1 반도체층(10)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 제1 반도체층(10)은 폴리 실리콘(poly silicon) 기판, SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
제1 반도체층(10)의 주면에는 메모리 셀 영역(MCR) 및 주변 영역(SRR)이 형성될 수 있다. 메모리 셀 영역(MCR)은 메모리 셀 어레이가 형성되는 영역이다. 주변 영역(SRR)은 메모리 셀 영역(MCR)의 4 면 중 적어도 하나의 면에 인접하는 영역으로서, 메모리 셀 영역(MCR)에 평행하게 형성될 수 있다. 도 1에서는, 설명의 편의를 위하여, 하나의 주변 영역(SRR)을 도시하기로 한다. 일 실시예에 있어서, 메모리 셀 영역(MCR) 및 주변 영역(SRR)은 각각 서로 다른 웰 영역으로서 정의될 수있다. 다른 실시예로서, 메모리 셀 영역(MCR) 및 주변 영역(SRR)은 하나의 웰 영역 내의 위치하며, 전기적으로 분리된 영역일 수 있다. 메모리 셀 영역(MCR)에는 메모리 셀 어레이를 형성하는 제1 게이트 구조체(GS1)가 형성되고, 주변 영역(SRR)에는 제2 게이트 구조체(GS2)가 형성될 수 있다.
제1 게이트 구조체(GS1)는, 메모리 셀 영역(MCR) 내에 형성되며, 메모리 셀 어레이를 구성할 수 있다. 제1 게이트 구조체(GS1)는 메모리 셀 영역(MCR)에 배치되는 복수의 게이트 전극들(G1a, G2a, G3a, G4a) 및 복수의 채널홀(CH)을 포함할 수 있다. 복수의 게이트 전극들(G1a, G2a, G3a, G4a)은 워드 라인, 스트링 선택 라인 또는 접지 선택 라인 등으로 지칭될 수 있다. 복수의 게이트 전극들(G1a, G2a, G3a, G4a)은 제1 반도체층(10)에 대하여 수직하는 방향(z방향)으로 적층될 수 있다. 도 1b에 도시된 바와 같이, 복수의 게이트 전극들(G1a, G2a, G3a, G4a) 각각의 하부 또는 상부에는 게이트 절연층(121)이 배치될 수 있다. 복수의 게이트 전극들(G1a, G2a, G3a, G4a)은 제1 반도체층(10)의 주면(11)으로부터의 거리가 길어질수록 면적이 감소될 수 있으며, 이에 따라 도 1a 및 도 1b에 도시된 바와 같이, 제1 게이트 구조체(GS1)의 엣지 영역은 계단 형태를 가질 수 있다. 제1 게이트 구조체(GS1)의 엣지 영역에 콘택(미도시)이 형성될 수 있으며, 복수의 게이트 전극들(G1a, G2a, G3a, G4a)은 콘택을 통해 배선 라인과 연결되어, 주변 회로(미도시)로부터 전기적 신호를 제공받을 수 있다.
복수의 채널홀(CH)은 복수의 게이트 전극들(G1a, G2a, G3a, G4a)을 관통하여, 제1 반도체층(10)에 연결될 수 있다. 도시되지는 않았으나, 복수의 채널홀(CH)들 사이에 제1 방향(x방향) 또는 제2 방향(y방향)으로 연장되는 워드 라인 컷이 형성될 수 있다. 복수의 게이트 전극들(G1a, G2a, G3a, G4a) 및 복수의 채널홀(CH)은 3차원 메모리 셀 어레이를 구성할 수 있다. 3차원 메모리 셀 어레이에서, 반도체 층(또는 기판) 상에 형성되는 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨이 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 각 레벨의 층들이 하부 레벨의 층들의 바로 위에 적층되는 것을 의미한다. 3차원 메모리 셀 어레이에 대해서는 도 2 내지 도 4를 참조하여 후술하기로 한다.
한편, 도 1에서, 제1 게이트 구조체(GS1)는 제1 내지 제4 게이트 전극들(G1a, G2a, G3a, G4a)을 포함하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것이며, 이에 제한되지 않는다. 게이트 전극들의 수는 메모리 셀 어레이에 포함되는 셀 스트링들의 구조에 따라 가변될 수 있다.
제2 게이트 구조체(GS2)는 메모리 셀 영역(MCR) 외부에 형성되며, 도 1에 도시된 바와 같이, 주변 영역(SRR)에 형성될 수 있다. 제2 게이트 구조체(GS2)는 주변 영역(SRR)에 배치되는 복수의 게이트 전극들(G1b, G2b, G3b)을 포함할 수 있다. 복수의 게이트 전극들(G1b, G2b, G3b)은 제1 반도체층(10)에 대하여 수직하는 방향(z방향)으로 적층될 수 있다. 복수의 게이트 전극들(G1b, G2b, G3b) 사이에는 게이트 절연층(121)이 위치할 수 있다. 제2 게이트 구조체(GS2) 또한 엣지 영역이 계단 형태를 가질 수 있으며, 엣지 영역에 콘택이 형성될 수 있다.
제1 반도체층(10)의 주면으로부터 동일한 높이에 위치하는 제2 게이트 구조체(GS2)의 게이트 전극 및 제1 게이트 구조체(GS1)의 게이트 전극은 같은 공정 단계에서 생성될 수 있다. 예를 들어, 제1 게이트 구조체(GS1)의 제1 게이트 전극(G1a) 및 제2 게이트 구조체(GS2)의 제1 게이트 전극(G1b)은 동일한 공정 단계에서 생성될 수 있다. 이에 따라, 제1 반도체층(10)의 주면으로부터 동일한 높이에 위치하는 게이트 전극들의 높이 및 물질은 서로 동일할 수 있다.
도 1 에서, 제2 게이트 구조체(GS2)는 제1 내지 제3 게이트 전극들(G1b, G2b, G3b)을 포함하는 것으로 도시되었으나, 이에 제한되지 않는다. 제2 게이트 구조체(GS2)에 포함되는 게이트 전극들의 수는 제1 게이트 구조체(GS1)에 포함되는 게이트 전극들의 수와 동일하거나, 또는 적을 수 있다. 이에 따라, 제2 게이트 구조체(GS2)의 높이(H2)는 제1 게이트 구조체(GS1)의 높이와 같거나, 낮을 수 있다.
한편, 도시되지는 않았으나, 제2 게이트 구조체(GS2)는 복수의 게이트 전극들(G1b, G2b, G3b)을 관통하는 복수의 채널홀(미도시)들을 더 포함할 수 있다.
제2 게이트 구조체(GS2)는 반도체 소자(semiconductor element)를 구성할 수 있다. 일 실시예에 있어서, 제2 게이트 구조체(GS2)는 메모리 셀 어레이의 동작에 이용되는 반도체 소자일 수 있다. 예를 들어 제2 게이트 구조체(GS2)는 커패시터 또는 저항과 같은 수동 소자를 포함할 수 있다. 다른 예로서, 제2 게이트 구조체(GS2)는 셀 어레이 또는 트랜지스터와 같은 능동 소자를 포함할 수 있다. 일 예로서, 제2 게이트 구조체(GS2)는 제1 게이트 구조체(GS1), 다시 말해 메모리 셀 어레이의 전기적 특성을 테스트하기 위한 테스트 소자로서 이용될 수 있다.
본 개시의 실시예에 따른 메모리 장치(100)는 복수의 게이트 전극들을 포함하는 게이트 구조체를 메모리 셀 영역(MCR)에 형성할 뿐만 아니라, 메모리 셀 영역(MCR) 외부에 형성하고, 메모리 셀 영역(MCR)에 위치하는 게이트 구조체를 반도체 소자로 사용할 수 있다. 이에 따라서, 메모리 장치의 레이아웃 면적이 감소될 수 있으며, 상기 메모리 장치가 탑재되는 반도체 칩의 사이즈가 감소될 수 있다.
이하, 도 2 내지 도 4를 참조하여, 도 1의 제1 게이트 구조체로 이루어지는 메모리 셀 어레이 및 메모리 셀 어레이에 포함되는 복수의 메모리 블록에 대하여 설명하기로 한다.
도 2는 본 개시의 실시예에 따른 메모리 셀 어레이를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 일 실시예에서, 각 메모리 블록(BLK)은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 z 방향을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 다시 말해, 각 메모리 블록(BLK)은 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치되는 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 이때, 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 블록들(BLK1~BLKn)은 도 3a 내지 도 3c를 참조하여 더 상세하게 설명된다.
도 3a는 도 2의 메모리 블록의 일 예를 나타내는 회로도이다.
도 3a를 참조하면, 메모리 블록(BLK)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 2에 도시된 각 블록들(BLK1 내지 BLKn)은 도 3과 같이 구현될 수 있다. 메모리 블록(BLK)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 그라운드 선택 라인 들(GSL1, GSL2, GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인들(GSL1, GSL2, GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택될 수 있다. 일 실시예에 있어서, 도 3a에 도시된 바와 같이, 그라운드 선택 라인들(GSL1, GSL2, GSL3)은 서로 분리될 수 있다. 다른 실시예에 있어서, 그라운드 선택 라인들(GSL1, GSL2, GSL3)은 서로 연결될 수 있다.
도 3b는 도 2의 메모리 블록의 일 예를 나타내는 회로도이다.
도 3b를 참조하면, 메모리 블록(BLK')은 수직으로 배치된 복수의 서브 블록들(BLKb, BLKu)을 포함할 수 있다. 구체적으로, 메모리 블록(BLK')은 기판 상에 배치된 하부 블록(BLKb) 및 하부 블록(BLKb) 상에 배치된 상부 블록(BLKu)을 포함할 수 있다. 하부 블록(BLKb) 및 상부 블록(BLKu)은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다.
하부 블록(BLKb)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLu0 내지 BLu2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 하부 블록(BLKb) 및 상부 블록(BLKu)은 실질적으로 유사하게 구현될 수 있으며, 도 3a에 예시된 메모리 블록(BLK)과 실질적으로 유사하게 구현될 수 있다. 따라서, 도 3a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
도 3c는 도 2의 메모리 블록의 일 실시예를를 나타내는 회로도이다.
도 3c를 참조하면, 메모리 블록(BLK")은 수직으로 배치된 복수의 서블 블록들(BLKb', BLKu')을 포함할 수 있다. 구체적으로, 기판 상에 배치된 하부 블록(BLKb') 및 하부 블록(BLKb') 상에 배치된 상부 블록(BLKu')을 포함할 수 있다. 하부 블록(BLKb') 및 상부 블록(BLKu')은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다. 본 실시예에 따른 메모리 셀 어레이(110")는 도 3b의 메모리 블록 (BLK')의 변형 실시예로서, 이하에서는 차이점을 중심으로 설명하기로 한다.
하부 블록(BLKb')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 상부 블록(BLKu')은 하부 블록(BLKb')이 기판에 대해 수직 방향으로 뒤집어진 형태로 구현될 수 있고, 상부 블록(BLKu') 및 하부 블록(BLKb')은 복수의 비트 라인들(BLb0 내지 BLb2)을 공유할 수 있다. 또한, 상부 블록(BLKu') 및 하부 블록(BLKb')은 대응하는 워드 라인들을 공유할 수 있다. 예를 들어, WLu0과 WLb0는 서로 연결될 수 있다.
본 실시예에서, 하부 블록(BLKb')에 포함된 그라운드 선택 라인들(GSLb0 내지 GSLb2)은 예를 들어, P웰 상에 형성될 수 있고, 공통 소스 라인(CSLb)은 P웰에 불순물을 도핑함으로써 형성될 수 있다. 이로써, P웰과 공통 소스 라인(CSLb)은 PN 접합을 형성하게 된다. 따라서, 하부 블록(BLKb')에 포함된 그라운드 선택 트랜지스터들(GSTb)은 도 3b의 하부 블록(BLKb)에 포함된 그라운드 선택 트랜지스터들(GSTb)과 유사한 구조로 형성될 수 있다.
한편, 상부 블록(BLKu')에 포함된 그라운드 선택 라인들(GSLu0 내지 GSLb2)은 P웰 상에 형성되지 않으며, 공통 소스 라인(CSLu)은 예를 들어, 금속 라인으로 형성될 수 있다. 따라서, 상부 블록(BLKu')에 포함된 그라운드 선택 트랜지스터들(GSTu)은 도 3b의 상부 블록(BLKu)에 포함된 스트링 선택 트랜지스터들(SSTu)과 유사한 구조로 형성될 수 있다.
도 4는 도 3의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 4를 참조하면, 메모리 블록(BLK)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 도 1의 제1 반도체층(10)일 수 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, x방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 공통 소스 라인(CSL)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향(예를 들어, y 방향)을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 채널홀이 형성될 수 있다. 채널홀은 수직 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있다. 또는 채널홀은 도시된 바와 같이 필라 형상으로 형성될 수 있다. 이하, 채널홀은 필라(pillars)라고 지칭하기로 한다. 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라 (P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들 또는 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, y 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL)이 제공될 수 있다.
도 4를 참조하여, 메모리 블록의 실시 예를 설명하였다. 그러나, 이에 제한되는 것은 아니며 메모리 블록의 구조는 다양하게 변형될 수 있다.
도 5a 내지 도 5c는 본 개시의 실시예에 따른 메모리 장치의 다양한 변형예를 나타내는 레이아웃도이다.
도 1a를 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 메모리 장치(100a, 100b, 100c)에서, 제1 반도체층(10) 상의 메모리 셀 영역(MCR)에는 메모리 셀 어레이를 구성하는 제1 게이트 구조체(GS1)가 배치되고, 메모리 셀 영역(MCR)의 외부에 제2 게이트 구조체(GS2)가 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(예를 들어, x방향)으로 연장되는 복수의 메모리 블록(BLK1, BLK2, ..., BLKn)으로 구분될 수 있다. 제2 방향(예를 들어, y방향)을 따라 워드 라인 컷(미도시)이 배치될 수 있으며, 워드 라인 컷은 복수의 메모리 블록(BLK1, BLK2, ..., BLKn) 사이 또는 메모리 블록 내에서, 셀 스트링들 사이에 배치될 수 있다.
도 5a 를 참조하면, 제2 게이트 구조체들(GS2L, GS2R)은 제1 방향을 따라, 메모리 셀 영역(MCR)의 측면에 평행하게 배치될 수 있다. 제2 게이트 구조체들(GS2L, GS2R)은 주변 영역(SRR1, SRR2)에 형성될 수 있다. 이때, 제2 게이트 구조체들(GS2L, GS2R)은 제2 방향으로 연장될 수 있다. 일 실시예에 있어서, 제2 게이트 구조체들(GS2L, GS2R)의 제2 방향의 길이(H2)는 제1 게이트 구조체(GS1)의 길이(H1)와 같을 수 있다.
도 5a에서는 두 개의 제2 게이트 구조체(GS2L, GS2R)가 메모리 셀 영역(MCR)의 양 측면에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 게이트 구조체는 메모리 셀 영역(MCR)의 양 측면 중 하나의 측면에 배치될 수 있다.
도 5b를 참조하면, 제2 게이트 구조체들(GS2T, GS2U)은 제2 방향을 따라, 메모리 셀 영역(MCR)의 측면에 평행하게 배치될 수 있다. 이때, 제 제2 게이트 구조체들(GS2T, GS2U)은 제1 방향으로 연장될 수 있다. 일 실시에에 있어서, 제2 게이트 구조체들(GS2T, GS2U)의 제1 방향의 길이(H2)는 제1 게이트 구조체(GS1)의 길이(H1)와 같을 수 있다.
도 5b에서는 두 개의 제2 게이트 구조체들(GS2T, GS2U)이 메모리 셀 영역(MCR)의 위쪽 및 아래쪽에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 게이트 구조체는 메모리 셀 영역(MCR)의 위쪽 및 아래쪽 중 어느 하나에 배치될 수 있다.
또한, 도 5c에 도시된 바와 같이, 제2 게이트 구조체들(GS2L, GS2R, GS2U)이 제1 방향 및 제2 방향을 따라, 메모리 셀 영역(MCR)의 측면들에 평행하게 배치될 수 있다. 실시예에 있어서, 4개의 게이트 구조체들이 메모리 셀 영역(MCR)의 네 측면에 평행하게 배치될 수도 있다.
도 5a 내지 도 5b에 도시된 바와 같이, 메모리 셀 영역(MCR)의 주변의 주변 영역들(SRR1, SRR2, SRR3)에 적어도 하나의 제2 게이트 구조체(GS2a, GS2b, GS2c)가 형성될 수 있다. 제2 게이트 구조체(GS2a, GS2b, GS2c)는 반도체 소자일 수 있다. 복수개의 제2 게이트 구조체(GS2a, GS2b, GS2c)가 형성될 경우, 복수개의 제2 게이트 구조체(GS2a, GS2b, GS2c)는 서로 다른 종류의 반도체 소자일 수 있다. 예를 들어, 복수개의 제2 게이트 구조체(GS2a, GS2b, GS2c) 중 하나는 커패시터이고, 다른 하나는 테스트 셀 어레이일 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수개의 제2 게이트 구조체(GS2a, GS2b, GS2c)는 같은 종류의 반도체 소자일 수 있다.
도 6은 본 개시의 실시예에 따른 메모리 장치의 수직 단면도이다. 도 6은 도 1a의 1B - 1B' 선 단면 구성의 다른 예를 개략적으로 도시한 단면도이다. 본 실시예에 따른 메모리 장치(200)의 레이아웃은 도 1a와 동일하다. 따라서, 도 1a를 참조하여 설명한 내용은 본 실시예에도 적용될 수 있다.
본 실시예에 따른 메모리 장치(200)에서는 기판(20) 상의 제1 레벨에 주변 회로들(PERI1, PERI2)이 형성되고, 주변 회로들(PERI1, PERI2)의 상부, 다시 말해, 기판(20) 상의 제2 레벨에 메모리 셀 어레이가 형성될 수 있다. 이러한, 메모리 장치(200)의 회로 구조를 Cell over peripheral(COP) 회로 구조라고 지칭할 수 있다. 한편, 본 명세서에서 사용되는 용어 "레벨"은 기판(20)으로부터 수직 방향 (z 방향)을 따르는 높이를 의미한다. 상기 기판(20)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(20)에 더 가깝다.
도 6을 참조하면, 메모리 장치(200)는 기판(20) 상의 제1 레벨에 형성된 주변 회로들(PERI1, PERI2), 제1 반도체층(10) 및 상기 기판(20) 상의 제2 레벨에 형성된 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 포함할 수 있다. 메모리 장치(200)는 주변 회로들(PERI1, PERI2)의 배선 구조를 구성하는 배선층(40) 및 배선층(40)과 제1 반도체층(10) 사이에 개재되는 절연 박막(30)을 더 포함할 수 있다.
기판(20)은 제1 방향(예컨대, x 방향) 및 제2 방향(예컨대, y 방향)으로 연장되는 주면(main surface)을 가질 수 있다. 기판(20)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 기판(20)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
기판(20)은 주변 회로 영역들(PR1, PR2)을 포함할 수 있다. 이에 따라, 주변 회로 영역들(PR1, PR2)에 주변 회로들(PERI1, PERI2)이 형성될 수 있다. 주변 회로 영역들(PR1, PR2) 내에 배치되는 주변 회로들(PERI1, PERI2)은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더 (column decoder), 로우 디코더(row decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등을 포함할 수 있다.
일 실시예에 있어서, 제1 주변 회로(PERI1)는 페이지 버퍼 (page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder) 또는 감지 증폭기(sense amplifier)를 포함하고, 제2 주변 회로(PERI2)는 로우 디코더(row decoder) 또는 데이터 인/아웃 회로(data in/out circuit)를 포함할 수 있다.
한편, 도 6에서, 주변 회로 영역들(PR1, PR2)은 서로 구분되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 하나의 주변 회로 영역에 다양한 주변 회로들(PERI1, PERI2) 이 형성될 수 있다.
주변 회로들(PERI1, PERI2) 상부에는 주변 회로들(PERI1, PERI2)의 배선 구조를 구성하는 배선층(40)이 형성되고, 배선층(40)과 제1 반도체층(10) 사이에는 절연 박막(30)이 배치될 수 있다.
제1 반도체층(10)은 그 상부에 수직형 메모리 셀들이 형성될 기판으로 기능할 수 있다. 일 실시예에 있어서, 제1 반도체층(10)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 제1 반도체층(10)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 반도체층(10)은 약 20 내지 500 nm의 높이로 형성될 수 있으나, 제1 반도체층(10)의 높이가 이에 한정되는 것은 아니다.
도 1a 및 도 1b를 참조하여 전술한 바와 같이, 제1 반도체층(10) 상에는 메모리 셀 영역(MCR) 및 주변 영역(SRR)이 형성될 수 있다. 메모리 셀 영역(MCR)은 수직형 메모리 셀들이 배치되는 영역으로서, 수직형 메모리 셀 어레이를 구성하는 제1 게이트 구조체(GS1)가 제1 반도체층(10) 상에서 메모리 셀 영역(MCR)에 배치될 수 있다. 주변 영역(SRR)에는 제2 게이트 구조체(GS2)가 배치될 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 반도체층(10), 절연 박막(30), 배선층(40)을 관통하는 수직 컨택(VCNT)을 통해 주변 회로들(PERI1, PERI2)과 전기적으로 연결될 수 있다.
본 실시예에서, 제2 게이트 구조체(GS2)는 제2 주변 회로(PERI2)의 상부에 배치될 수 있다. 제1 게이트 구조체(GS1)뿐만 아니라 제2 게이트 구조체(GS2)가 주변 회로들(PERI1, PERI2)의 상부에 배치됨으로써, 제2 게이트 구조체(GS2)가 배치되기 위한 추가적인 공간이 요구되지 않아, 메모리 장치(200)의 레이아웃 면적이 감소될 수 있다.
도 7a 내지 도 7c는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들이다. 도 7a 내지 도 7c는 COP 회로 구조를 갖는 메모리 장치에 관한 도면이다. 도 7a는 메모리 장치의 레이아웃도이고, 도 7b는 도 7a의 7B - 7B' 선 단면 구성을 개략적으로 도시한 단면도이고, 도 7c는 도 7a의 메모리 장치의 7B - 7B' 선 단면 구성을 개략적으로 도시한 단면도이다.
설명의 편의를 위하여, 도 7a에서, 기판(20) 상의 제1 레벨에 형성되는 회로는 점선으로 표시하고, 기판(20) 상의 제2 레벨, 다시 말해 제1 반도체층(10) 상에 형성되는 회로는 실선으로 표시하기로 한다.
도 7a를 참조하면, 기판(20) 상에 주변 회로 영역(PR)이 형성되고, 주변 회로 영역(PR)에는 다양한 주변 회로들(XDEC, PGBUF, PERI, PADCIR)(점선 표시)이 형성될 수 있다. 주변 회로들은 메모리 셀 영역(MCR)의 위치에 따라 배치될 수 있다. 일부 주변 회로들(이하, 제1 주변 회로라고 함)은 메모리 셀 영역(MCR)의 하부에 배치되고, 다른 일부 주변 회로들(이하, 제2 주변 회로라고 함)은 제1 주변 회로의 주변부에 배치될 수 있다.
도 7a 내지 도 7b에 도시된 바와 같이, 제1 주변 회로는 페이지 버퍼(PGBUF) 및 기타 주변 회로(PEFR)를 포함하고, 제2 주변 회로는 로우 디코더(XDEC) 및 패드 회로(PADCIR)를 포함할 수 있다. 기타 주변 회로(PERI)는 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 패드 회로(PADCIR)는, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 그러나, 이는 일 실시예일뿐이며, 제1 주변 회로 및 제2 주변 회로에 각각 포함되는 주변 회로는, 다양하게 변경될 수 있다. 이하, 설명의 편의를 위하여, 제1 주변 회로는 페이지 버퍼(PGBUF) 및 기타 주변 회로(PEFR)를 포함하고, 제2 주변 회로는 로우 디코더(XDEC) 및 패드 회로(PADCIR)를 포함하는 것을 예로서 설명하기로 한다.
페이지 버퍼(PGBUF) 및 기타 주변 회로(PEFR)는 기판(20)에 대하여 수직한 방향(예컨대 z방향)으로 메모리 셀 어레이, 다시 말해 제1 게이트 구조체(GS1)와 오버랩될 수 있다. 로우 디코더(XDEC) 및 패드 회로(PADCIR) 상부에는 제2 게이트 구조체(GS2a, GS2b, GS2c)가 형성될 수 있다. 로우 디코더(XDEC) 및 패드 회로(PADCIR)는 기판(20)에 대하여 수직한 방향으로 제2 게이트 구조체(GS2)와 오버랩될 수 있다.
도 7b를 참조하면, 기판(20) 상에서, 주변 회로 영역(PR)의 중심부에는 페이지 버펴(PGBUF)가 형성되고, 주변부에는 로우 디코더(XDEC)가 형성될 수 있다. 메모리 셀 어레이를 구성하는 제1 게이트 구조체(GS1)는 페이지 버퍼(PGBUF)의 상부에 형성되어, 페이지 버퍼(PGBUF)의 전부 또는 일부와 오버랩될 수 있다. 제1 게이트 구조체(GS1)의 양 측에는 제2 게이트 구조체(GS2a, GS2b)가 형성될 수 있다. 제2 게이트 구조체(GS2a, GS2b)는 로우 디코더(XDEC)의 상부에 형성되고, 로우 디코더(XDEC)의 전부 또는 일부와 오버랩될 수 있다.
도 7c를 참조하면, 기판(20) 상의 주변 회로 영역(PR)에 패드 회로(PADCIR)가 형성될 수 있다. 패드 회로(PADCIR)는 제1 방향(예컨대, x방향)으로 연장될 수 있다. 패드 회로(PADCIR)의 상부에는 제2 게이트 구조체(GS2c)가 형성될 수 있다. 제2 게이트 구조체(GS2c) 또한, 제1 방향으로 연장될 수 있다. 일 실시예에 있어서, 제2 게이트 구조체(GS2c)의 제1 방향의 길이는 제1 게이트 구조체(GS1)의 제1 방향의 길이와 동일할 수 있다.
도 8a 내지 도 8c는 본 개시의 일 실시예에 따른 메모리 장치의 주요 구성을 개략적으로 도시한 도면들이다. 도 8a 내지 도 8c는 COP 회로 구조를 갖는 메모리 장치에 관한 도면이다. 도 8a는 메모리 장치의 레이아웃도이고, 도 8b는 도 8a의 8B - 8B' 선 단면 구성을 개략적으로 도시한 단면도이고, 도 8c는 도 8a의 메모리 장치의 8C - 8C' 선 단면 구성을 개략적으로 도시한 단면도이다.
설명의 편의를 위하여, 도 8a에서, 기판(20) 상의 제1 레벨에 형성되는 회로는 점선으로 표시하고, 기판(20) 상의 제2 레벨, 다시 말해 제1 반도체층(10) 상에 형성되는 회로는 실선으로 표시하기로 한다.
도 8a 내지 도 8c를 참조하면, 기판(20) 상에 제1 주변 회로 영역(PR1)이 형성되고, 제1 반도체층(10) 상에 메모리 셀 영역(MCR) 및 제2 주변 회로 영역(PR2)이 형성될 수 있다. 이에 따라, 일부 주변 회로들은, 기판(20) 상의 제1 레벨에 형성되고, 다른 일부 주변 회로들은 기판(20)상의 제2 레벨에 형성될 수 있다. 다시 말해, 상기 다른 일부 주변 회로들은, 메모리 셀 어레이를 구성하는 제1 게이트 구조체(GS1)와 같이 제1 반도체층(10) 상에 형성될 수 있다. 예를 들어, 로우 디코더(XDEC)는 제1 반도체층(10) 상에 형성될 수 있다. 도 8b에 도시된 바와 같이, 로우 디코더(XDEC)는 메모리 셀 영역(MCR)의 양 측면에 배치되는 제2 주변 회로 영역(PR2) 내에 형성될 수 있다.
제2 게이트 구조체(GS2)는 메모리 셀 영역(MCR)의 다른 측면에 배치될 수 있다. 도시된 바와 같이, 제2 게이트 구조체(GS2)는 메모리 셀 영역(MCR)의 아래쪽에 배치될 수 있다. 도 8a 및 도 8c에 도시된 바와 같이, 제2 게이트 구조체(GS2)는 기판(20) 상에 수직하는 방향으로 패드 회로(PADCIR)와 오버랩될 수 있다.
한편, 제2 주변 회로 영역(PR2)에 배치되는 주변 회로, 예컨대 로우 디코더(XDEC)와 제1 및 제2 게이트 구조체(GS1, GS2)는 다른 제조 공정에 의해 형성될 수 있다. 제1 반도체층(10) 상에 로우 디코더(XDEC)가 형성된 이후에, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)가 형성될 수 있다.
도 9는 본 개시의 일 실시예에 따른 제2 게이트 구조체의 사용 예를 나타내는 도면이다.
도 9를 참조하면, 메모리 셀 영역 외부에 형성되는 제2 게이트 구조체(GS2)(예컨대, 도 1a 내지 도 8c를 참조하여 설명한 제2 게이트 도전체)의 전부 또는 일부는 커패시터(CAP)를 구성할 수 있다. 제2 게이트 구조체(GS2)는 계단 형태의 엣지 영역을 포함할 수 있다. 복수의 전극들(G1b, G2b, G3b, G4b)의 엣지 영역 각각은 패드(PD1, PD2, PD3, PD4)라고 지칭될 수 있다. 패드들(PD1, PD2, PD3, PD4) 전부 또는 일부에는 콘택(CNT)을 통해 전압이 인가될 수 있다. 이때, 인접한 패드에는 서로 다른 전압이 인가될 수 있다. 예를 들어, 제1 패드 및 제3 패드(PD1, PD3)에는 제1 전압(GND)이 인가되고, 제2 패드(PD2, PD4)에는 제2 전압(VDD)이 인가될 수 있다. 복수의 전극들(G1b, G2b, G3b, G4b) 사이에는 커패시턴스(C)가 형성될 수 있다. 이에 따라, 제2 게이트 구조체(GS2)는 커패시터로서 동작할 수 있다.
도 1a를 참조하여 전술한 바와 같이, 제2 게이트 구조체(GS2)를 형성하는 제조 단계는 제1 게이트 구조체(도 1a의 GS1)를 형성하는 제조 단계와 동일하다. 따라서, 제2 게이트 구조체(GS2)로 구성되는 커패시터를 형성하기 위한 별도의 제조 단계가 요구되지 않는다. 커패시터를 형성하기 위하여 메모리 셀 영역(도 1a의 MCR) 주변의 여분의 공간에 커패시터가 형성될 수 있으므로, 레이아웃 면적의 증가없이, 메모리 장치의 커패시터의 용량이 증가될 수 있다. 또한, 메모리 장치내에서 커패시터가 형성되는 면적이 상대적으로 넓으므로, 커패시터의 전기적 특성이 양호할 수 있다.
도 10은 본 개시의 일 실시예에 따른 제2 게이트 구조체의 사용 예를 나타내는 도면이다.
도 10을 참조하면, 메모리 셀 영역 외부에 형성되는 제2 게이트 구조체(GS2)(예컨대, 도 1a 내지 도 8c를 참조하여 설명한 제2 게이트 도전체)의 전부 또는 일부는 테스트 셀 어레이(TCA)를 구성할 수 있다.
제2 게이트 구조체(GS2)는 복수의 게이트 전극들(G1b, G2b, G3b, G4b) 및 복수의 채널홀(CH)을 포함할 수 있다. 도시되지 않았으나, 복수의 채널홀(CH) 상부에는 비트 라인이 연결되고, 제2 게이트 구조체(GS2)의 엣지 영역에는 콘택이 연결될 수 있다. 복수의 게이트 전극들(G1b, G2b, G3b, G4b) 및 하나의 채널홀(CH)은 테스트 셀 스트링을 구성할 수 있다. 이에 따라, 복수의 게이트 전극들(G1b, G2b, G3b, G4b) 및 복수의 채널홀(CH)은 테스트 셀 어레이(TCA)를 구성할 수 있다.
일 실시예에서, 테스트 셀 어레이(TCA)는 메모리 셀 어레이의 전기적 특성을 테스트하는데 사용될 수 있다. 예컨대, 테스트 셀 어레이(TCA)는 메모리 셀 어레이에 대한 기입, 독출 또는 소거 특성을 테스트하기 위하여 사용될 수 있다. 또는 테스트 셀 어레이(TCA)는 메모리 셀 어레이의 게이트 전극들의 저항 레벨, 또는 기생 커패시턴스를 측정 하는데 사용될 수 있다. 이외에도, 테스트 셀 어레이(TCA)는 메모리 셀 어레이의 동작과 관련한 다양한 종류의 테스트에 사용될 수 있다.
다른 실시예에 있어서, 테스트 셀 어레이(TCA)는 미리 설정된 조건으로 프로그램되어, 일반적인 트랜지스터로 사용될 수 있다. 예컨대, 테스트 셀 어레이(TCA)가 주변 회로의 일부를 구성할 수 있다. 테스트 셀 어레이(TCA)는 로우 디코더(XDEC) 또는 패드 회로(PADCIR)의 일부로서 사용될 수 있다.
한편, 테스트 셀 어레이(TCA)는 메모리 셀 어레이를 대체하거나, 주변 회로의 일부로서 사용될 수 있으므로, 메모리 장치(100)는 테스트 셀 어레이(TCA) 자체에 대한 테스트 동작을 수행하여, 테스트 셀 어레이(TCA)가 정상적으로 동작될 수 있는지 판단할 수 있다.
도 11a 및 도 11b는 도 10의 제2 게이트 구조체의 실시예들을 나타내는 평면도이다.
도 11a를 참조하면, 제2 게이트 구조체(GS2)에 포함되는 게이트 전극들(G1b, G2b, G3b, G4b)의 개수는 제1 게이트 구조체(GS1)에 포함되는 게이트 전극들(G1a, G2a, G3a, G4a)의 개수와 동일할 수 있다. 또한, 제2 게이트 구조체(GS2)에 포함되는 복수의 채널홀(CH2, 이하 제2 채널홀이라고 함)의 배치 형태는 제1 게이트 구조체(GS1)에 포함되는 복수의 채널홀(CH1, 이하 제1 채널홀이라고 함)의 배치 형태와 동일할 수 있다. 도 10a에서 복수의 제1 채널홀(CH1)은 나란하게 배치되는 것으로 도시되었으나, 이는 일 예일 뿐이며, 복수의 제1 채널홀(CH1)의 배치 형태는 다양하게 변경될 수 있다. 복수의 제2 채널홀(CH2)은 복수의 제1 채널홀(CH1)의 배치 형태에 따라 배치될 수 있다.
이와 같이, 테스트 셀 어레이(TCA)의 구조는 메모리 셀 어레이(MCA)와 동일할 수 있다. 테스트 셀 어레이(TCA)는 메모리 셀 어레이(MCA)와 관련한 다양한 종류의 테스트에 사용될 수 있다. 일 실시예에 있어서, 테스트 셀 어레이(TCA)는 메모리 셀 어레이(MCA)에 대한 일반적인 동작과 관련한 테스트에 사용될 수 있다. 다른 실시예에 있어서, 테스트 셀 어레이(TCA)는, 메모리 셀 어레이(MCA)의 손상(damage)이 발생할 수 있는 테스트 수행 시, 메모리 셀 어레이(MCA)를 대신하여 테스트에 사용될 수 있다. 예컨대, 메모리 셀에에 대하여 높은 레벨의 전압들이 인가되는 것과 같은 테스트 수행시 테스트 셀 어레이(TCA)가 사용될 수 있다.
도 11b를 참조하면, 도 11a와 달리 복수의 제2 채널홀(CH2)의 배치 형태는 복수의 제1 채널홀(CH1)의 배치 형태와 상이할 수 있다. 또한, 제2 게이트 구조체(GS2)에 포함되는 게이트 전극들(G1b, G2b, G3b, G4b)의 개수는 제1 게이트 구조체(GS1)에 포함되는 게이트 전극들(G1a, G2a, G3a, G4a)의 개수와 다를 수도 있다. 이에 따라, 테스트 셀 어레이(TCA)의 구조는 메모리 셀 어레이(MCA)와 상이할 수 있다. 테스트 셀 어레이(TCA)는 메모리 셀 어레이(MCA)와는 다른 구조를 갖는 새로운 메모리 셀 어레이의 특성 검토를 위한 테스트에 사용될 수 있다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
메모리 장치(300)는 COP 회로 구조를 갖는 메모리 장치일 수 있다. 설명의 편의를 위하여, 도 12에서, 기판(20) 상의 제1 레벨에 형성되는 회로는 점선으로 표시하고, 기판(20) 상의 제2 레벨, 다시 말해 제1 반도체층(10) 상에 형성되는 회로는 실선으로 표시하기로 한다.
도 12를 참조하면, 메모리 장치(300)는 복수의 메모리 셀 어레이를 포함할 수 있다. 제1 반도체층(10)에는 복수의 메모리 셀 영역(MCR1, MCR2)이 형성될 수 있다. 복수의 메모리 셀 영역(MCR1, MCR2) 각각에는 제1 게이트 구조체(GS11, GS12)가 형성될 수 있다. 제1 게이트 구조체들(GS11, GS12)은 각각 메모리 셀 어레이를 구성할 수 있다. 메모리 셀 어레이 각각은 복수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이 각각은 서로 다른 로우 디코더(XDEC) 로부터 신호를 인가받을 수 있다. 다시 말해, 제1 게이트 구조체들(GS11, GS12)은 개별적으로 신호를 인가받을 수 있다.
기판(20) 상에서 제1 게이트 구조체들(GS11, GS12)과 오버랩되는 영역에는 제1 주변 회로들, 예컨대 페이지 버퍼(PGBUF) 및 기타 주변 회로(PERI)가 형성될 수 있다. 제1 주변 회로들의 주변에는 제2 주변 회로들, 예컨대 로우 디코더(XDEC) 및 패드 회로(PADCIR)가 형성될 수 있다. 제1 반도체층(10) 상에서 제2 주변 회로들과 오버랩되는 영역에는 제2 게이트 구조체들(GS2a, GS2b, GS2c, GS2d)이 형성될 수 있다. 제2 게이트 구조체들(GS2a, GS2b, GS2c, GS2d)은 복수의 메모리 셀 영역(MCR1, MCR2) 외부에 형성될 수 있으며, 기판(20) 상으로 수직하는 방향(예컨대 z방향)으로 제2 주변 회로들의 전부 또는 일부와 오버랩될 수 있다.
한편, 도 12에서, 주변 회로들은 기판(20) 상에 형성되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 일부 주변 회로들은 제1 반도체층(10) 상에 형성될 수 있다. 예를 들어, 로우 디코더(XDEC)는 제1 반도체층(10) 상에 형성될 수 있으며, 메모리 셀 영역들(MCR1, MCR2)의 적어도 하나의 측면에 배치될 수 있다. 이때, 제2 게이트 구조체는, 메모리 셀 영역들(MCR1, MCR2)의 측면들 중, 로우 디코더(XDEC)가 배치되지 않은 다른 측면에 배치되고, 기판(20) 상에 형성되는 주변 회로들과 기판(20)에 대하여 수직하는 방향으로 오버랩될 수 있다.
도 13a 내지 도 13c는 본 개시의 실시예들 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a를 참조하면, 제1 반도체층(10) 상에 메모리 셀 영역(MCR) 및 주변 영역(SRR)을 형성하고, 게이트 절연층(121) 및 게이트 도전층(125)을 차례로 적층하여 게이트 스택(101)을 형성할 수 있다.
일 실시예에 있어서, 제1 반도체층(10) 상에 제1 불순물을 도핑하여 웰 영역을 형성함으로써, 메모리 셀 영역(MCR) 및 주변 영역(SRR)을 형성할 수 있다. 이때, 제1 불순물은 p형 불순물일 수 있다. 제1 불순물은 이온 주입 공정에 의해 도핑될 수 있다. 일 실시예에 있어서, 메모리 셀 영역(MCR) 및 주변 영역(SRR)은 서로 분리된 웰 영역일 수 있다. 그러나 이에 제한되는 것은 아니며, 메모리 셀 영역(MCR) 및 주변 영역(SRR)은 같은 웰 영역에 형성될 수 있다.
게이트 절연층(121)은 실리콘산화막이나 실리콘질화막과 같은 절연체를 포함하고, 게이트 도전층(125)은 실리콘이나 금속과 같은 도전체를 포함할 수 있다.
도 13b를 참조하면, 게이트 스택(101)을 관통하는 채널홀(CH)을 형성할 수 있다. 채널홀(CH)은 필라 형태를 가질 수 있다. 다른 예로, 채널홀(CH)은 실린더 형태를 가질 수 있다. 채널홀(CH)은 제1 방향(x) 및 제2 방향(y)으로 서로 이격되어 복수개로 형성될 수 있다. 채널홀(CH)의 바닥부에 제1 반도체층(10)의 상면이 노출될 수 있다. 도 13b에서는 메모리 셀 영역(MCR)에만 채널홀(CH)이 형성되는 것으로 도시되었으나, 이에 제한되는 것은 아니며 주변 영역(SRR)에도 복수의 채널홀(CH)이 형성될 수 있다.
게이트 스택(101)을 에칭(예: 건식 에칭)하여 게이트 스택(101)을 관통하는 수직 홀을 형성하고, 수직 홀의 내벽을 따라 수직 연장된 채널층(131) 및 매립 절연막(132)을 형성함으로써, 채널홀(CH)을 형성할 수 있다. 채널층(131)은 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다. 다른 예로서, 채널층(131)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성될 수도 있다. 매립 절연막(132)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD(Chemacal Vapor Deposition) 공정, LPCVD(Low Pressure Chemacal Vapor Deposition) 공정, 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 이후, 채널홀(CH)의 상부에 드레인영역(133)이 형성될 수 있다. 드레인 영역은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 13c를 참조하면, 게이트 스택(101)을 패터닝하여 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성할 수 있다. 마스크(도시되지 않음)를 이용한 복수의 패터닝 공정들을 사용하여 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성할 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 엣지 영역은 계단 형태를 가질 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 엣지 영역은 계단 형태를 가질 수 있다. 제1 게이트 구조체(GS1)는 메모리 셀 영역(MCR) 내에 형성되고, 제2 게이트 구조체(GS2)는 메모리 셀 영역(MCR) 외부, 다시 말해, 주변 영역(SRR)에 형성될 수 있다.
이후, 추가 제조 단계를 통하여, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 엣지 영역에 콘택이 형성되고, 이외에도 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 상부에 비트 라인 및 배선 라인들이 형성될 수 있다. 한편, 도 13a의 게이트 스택(101) 형성 단계 이전에, 제1 반도체층(10) 또는 제1 반도체층(10)의 하부에 배치되는 기판(미도시)에 주변 회로가 형성될 수 있다.
도 14a 내지 도 14d는 본 개시의 실시예들에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a를 참조하면, 제1 반도체층(10) 상에 메모리 셀 영역(MCR) 및 주변 영역(SRR)을 형성하고, 상에 메모리 셀 영역(MCR) 및 주변 영역(SRR) 상에 게이트 절연층(121) 및 예비 게이트 도전층(PL)을 차례로 적층하여 게이트 스택(101)을 형성할 수 있다. 예를 들어, 게이트 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다. 또한, 예비 게이트 도전층(PL)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 예비 게이트 도전층(PL)은 각각 후속 공정에서 게이트 전극을 형성하기 위한 예비막이거나 희생층들일 수 있다. 예비 게이트 도전층(PL)의 개수는 워드 라인들 및 선택 라인들의 개수에 따라 적절히 선택될 수 있다.
도 14b를 참조하면, 게이트 스택(101)을 관통하는 채널홀(CH)을 형성할 수 있다. 채널홀(CH)은 제1 방향(x) 및 제2 방향(y)으로 서로 이격되어 복수개로 형성될 수 있다. 메모리 셀 영역(MCR) 및 주변 영역(SRR) 상에 채널홀(CH)이 형성될 수 있다. 채널홀(CH)의 상부에는 드레인영역(133)이 형성될 수 있다. 드레인 영역은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
채널홀(CH)에 대하여 도 13b를 참조하여 전술한바, 채널홀(CH)에 대한 구체적인 설명은 생략하기로 한다.
도 14c를 참조하면, 게이트 스택(101)을 관통하는 워드라인 컷(WLC)이 형성될 수 있다. 워드 라인 컷(WLC)을 통해, 예비 게이트 도전층(PL)을 게이트 도전층(125)으로 치환할 수 있다.
일 실시예에 있어서, 예비 게이트 도전층(PL)은 폴리실리콘으로 이루어지고, 예비 게이트 도전층(PL)에 대하여 실리사이드화 공정이 수행됨으로써, 예비 게이트 도전층(PL)이 게이트 도전층(125)으로 치환될 수 있다. 이 경우, 게이트 도전층(125) 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있다.
다른 실시예에 있어서, 워드 라인 컷(WLC)을 통해 노출되는 예비 게이트 도전층(PL)을 선택적으로 제거한 후, 게이트 절연층(121) 각각의 사이에 마련되는 빈 공간에 도전 물질을 매립하여 게이트 도전층(125)을 형성할 수 있다. 이 경우, 게이트 도전층(125)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
이후, 워드 라인 컷(WLC)을 통해, 제1 반도체층(10)에 불순물 이온을 주입하여 공통 소스 영역(127)을 형성할 수 있다. 또한, 워드 라인 컷(WLC) 내에 공통 소스 라인(126)을 형성할 수 있다. 공통 소스 라인(126)은 도전성 물질로 이루어질 수 있다. 예를 들면, 공통 소스 라인(126)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 일부 실시예들에서, 공통 소스 영역(127)과 공통 소스 라인(126)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층 (도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다.
도 14d를 참조하면, 게이트 스택(101)을 패터닝하여 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성할 수 있다. 마스크(도시되지 않음)를 이용한 복수의 패터닝 공정들을 사용하여 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성할 수 있다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 엣지 영역은 계단 형태를 가질 수 있다. 제1 게이트 구조체(GS1)는 메모리 셀 영역(MCR) 내에 형성되고, 제2 게이트 구조체(GS2)는 메모리 셀 영역(MCR) 외부, 다시 말해, 주변 영역(SRR)에 형성될 수 있다.
이후, 추가 제조 단계를 통하여, 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 엣지 영역에 콘택이 형성되고, 이외에도 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)의 상부에 비트 라인 및 배선 라인들이 형성될 수 있다. 한편, 도 14a의 게이트 스택(101) 형성 단계 이전에, 제1 반도체층(10) 또는 제1 반도체층(10)의 하부에 배치되는 기판(미도시)에 주변 회로가 형성될 수 있다.
도 13a 내지 도 14d를 참조하여 설명한 바와 같이, 제2 게이트 구조체(GS2)는 제1 게이트 구조체(GS1)와 같은 제조 단계에 따라 생성될 수 있있다.
한편, 도 13a 내지 도 13c 및 도 14a 내지 도 14d를 참조하여, 메모리 장치의 제조 공정, 구체적으로 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성하는 제조 단계에 대하여 설명하였다. 그러나, 이는 예시적인 실시예이며, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)를 형성함에 있어서, 다양한 제조 방법이 이용될 수 있다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
메모리 장치(400)는 수직 적층형의 NAND 메모리 셀 어레이(410)를 포함하는 비휘발성 메모리 장치일수 있다.
도 15를 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410), 로우 디코더(420), 페이지 버퍼(430), 입출력 버퍼(440), 제어 로직(460) 그리고 전압 발생기(450)를 포함할 수 있다.
메모리 셀 어레이(410)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로 메모리 셀 어레이(410)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 로우 디코더(420)에 연결되고, 비트 라인들(BL)을 통해서 페이지 버퍼(330)에 연결될 수 있다.
메모리 셀 어레이(410)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(410)에 포함된 복수의 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
메모리 셀 어레이(410)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 복수의 셀 스트링들은 동작 또는 선택 단위에 따라 복수의 메모리 블록들을 구성할 수 있다. 복수의 셀 스트링들 각각은 메모리 셀 어레이(410)가 형성되는 기판에 수직하는 방향으로 형성될 수 있다.
메모리 셀 어레이(410)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 한편, 복수의 워드 라인들, 다시 말해 게이트 전극들이 적층되어 게이트 구조체가 형성되며, 게이트 구조체의 엣지 영역들은 계단 형태로 형성될 수 있다. 게이트 구조체의 엣지 영역들 중 적어도 하나에 콘택이 형성되고, 콘택을 통해 로우 디코더(420)로부터 워드 라인 선택 신호를 인가받을 수 있다.
한편, 메모리 셀 어레이(410)의 주변 영역에는 메모리 셀 어레이(410)를 구성하는 게이트 구조체와 별개의 다른 게이트 구조체가 형성될 수 있다. 상기 게이트 구조체는 도 1a 내지 도 14를 참조하여 설명한 제2 게이트 구조체를 포함할 수 있다. 메모리 장치(400)가 COP 회로 구조로 구현될 경우, 메모리 셀 어레이(410)의 주변 영역에 형성되는 게이트 구조체는 로우 디코더(420), 페이지 버퍼(430), 입출력 버퍼(440), 제어 로직(460) 또는 전압 발생기(450) 등을 포함하는 주변 회로의 상부에 형성될 수 있다. 상기 게이트 구조체는 반도체 소자일 수 있다. 일 실시예에 있어서, 게이트 구조체는 커패시터, 저항 등과 같은 수동 소자일 수 있다. 다른 실시예에 있어서, 게이트 구조체는 테스트 셀 어레이, 트랜지스터 등과 같은 능동 소자일 수 있다.
로우 디코더(420)는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(420)는 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시, 로우 디코더(420)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인(Unselected WL)에는 프로그램 인히빗 전압을 인가할 수 있다. 독출 동작시, 로우 디코더(420)는 선택 워드 라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(420)는 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(430)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기(sense amplifier)로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼(430)는 기입 드라이버(write driver)로 동작하며, 메모리 셀 어레이(410)의 비트 라인(BL)으로, 프로그램될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다.
독출 동작시, 페이지 버퍼(430)는 감지 증폭기로 동작하여, 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(430)는 감지된 데이터를 래치하여 외부에 전달할 수 있다. 소거 동작시, 페이지 버퍼(430)는 비트 라인을 플로팅(Floating)시킬 수 있다.
입출력 버퍼(440)는 프로그램 동작 시, 메모리 장치(400)의 외부로부터 수신된 데이터를 페이지 버퍼(430)에 전달할 수 있다. 입출력 버퍼(440)는 독출 동작시에 페이지 버퍼(430)로부터 제공되는 데이터를 메모리 장치(400)의 외부로 출력할 수 있다. 입출력 버퍼(440)는 입력되는 어드레스(ADDR) 또는 커맨드(CMD)를 제어 로직(460)이나 로우 디코더(420)에 전달할 수 있다.
전압 발생기(450)는 제어 로직(460)으로부터 제공되는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(410)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 발생기(450)는 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압을 생성할 수 있다. 또한, 전압 발생기(450)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 그라운드 선택 라인들(GSL)을 구동하기 위한 그라운드 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 전압 발생기(450)는 메모리 셀 어레이(410)에 제공할 소거 전압을 더 생성할 수 있다.
제어 로직(460)은 외부로부터 전달되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(410)에 데이터를 기입하거나 메모리 셀 어레이(410)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(460)은 메모리 장치(400) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(460)에서 출력되는 각종 제어 신호는 전압 발생기(450), 로우 디코더(420) 및 페이지 버퍼(330)에 제공될 수 있다. 구체적으로, 제어 로직(460)은 전압 발생기(450)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(420)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(430)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 제어 로직(460)은 전압 발생기(450), 로우 디코더(420) 및 페이지 버퍼(430)에 다른 제어 신호들을 더 제공할 수도 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(400a)는 메모리 셀 어레이(410), 테스트 셀 어레이(470), 로우 디코더(420), 페이지 버퍼(430), 입출력 버퍼(440), 제어 로직(460) 그리고 전압 발생기(450)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(400a)의 동작은 도 15의 메모리 장치(400)의 동작과 실질적으로 유사하게 구현될 수 있으며, 도 15를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
도 16에 도시된 바와 같이, 메모리 장치(400a)는 메모리 셀 어레이(410) 및 테스트 셀 어레이(470)를 포함할 수 있다. 메모리 셀 어레이(410) 및 테스트 셀 어레이(470)는 별개로 동작할 수 있다. 테스트 셀 어레이(470)는 메모리 셀 어레이(410)의 주변에 형성될 수 있으며, 메모리 셀 어레이(410)를 구성하는 게이트 구조체와는 별개의 게이트 구조체로서 형성될 수 있다. 테스트 셀 어레이(470)는 도 1a 내지 도 14를 참조하여 전술한 제2 게이트 구조체를 포함할 수 있다.
테스트 로직(480)은 테스트 셀 어레이(470)에 대한 테스트 동작을 수행할 수 있다. 테스트 로직(480)은 테스트 셀 어레이(470)에 대한 테스트 동작이 수행될 수 있도록, 전압 발생기(450), 로우 디코더(420) 및 페이지 버퍼(430)에 제공되는 각종 테스트 신호를 생성할 수 있다. 테스트 로직(480)은 또한, 테스트 셀 어레이(470)로부터 수신되는 테스트 데이터를 기초로 테스트 결과를 판단할 수 있다.
일 실시예에 있어서, 테스트 로직(480)은 테스트 셀 어레이(470) 자체에 대한 전기적 특성을 검사하기 위한 테스트 동작을 수행할 수 있다. 예를 들어, 테스트 로직(480)은 테스트 셀 어레이(470)에 쇼트 전류가 흐르는지, 테스트 셀 어레이(470)에 대한 기입, 독출 또는 소거 동작이 정상적으로 수행되는지 등을 테스트할 수 있다.
다른 실시예에 있어서, 테스트 로직(480)은 메모리 셀 어레이(410)에 대한 전기적 특성을 검사하기 위한 테스트 동작을 테스트 셀 어레이(470)에 대하여 수행할 수 있다. 예를 들어, 테스트 셀 어레이(470)의 구조가 메모리 셀 어레이(410)의 구조와 동일할 경우, 테스트 로직(480)은 테스트 셀 어레이(470)를 이용하여, 메모리 셀 어레이(410)의 게이트 전극들의 저항 성분, 커패시턴스 성분 등을 측정할 수 있다. 실시예에 있어서, 테스트 로직(480)은 테스트 결과를 제어 로직(460)에 제공할 수 있다. 제어 로직(460)은 테스트 결과에 기초하여 메모리 장치(400a)의 동작을 제어할 수 있다. 예컨대, 제어 로직(460)은 테스트 결과(에컨대, 게이트 전극들의 저항값)를 고려하여, 워드 라인(WL) 등에 제공되는 전압의 전압 레벨을 조절할 수 있다.
일 실시예에 있어서, 테스트 로직(480)은 제어 로직(460)의 일부로서 구현될 수 있다. 그러나 이에 제한되는 것은 아니며, 테스트 로직(480)은 제어 로직(460)과는 별개의 기능 블록으로 구현될 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
메모리 시스템(1000a)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 17을 참조하면, 메모리 시스템(1000a)은 메모리 장치(1100a) 및 메모리 컨트롤러(1200a)를 포함할 수 있다.
메모리 컨트롤러(1200a)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(1100a)에 저장된 데이터를 독출하도록 또는 메모리 장치(1100a)에 데이터를 기입하도록 메모리 장치(1100a)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(1200a)는 메모리 장치(1100a)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(1100a)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(1200a)와 메모리 장치(1100a) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(1200a)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(1200a)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(1200a) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(1200a)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않으며, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다. 메모리 셀 어레이(110)는 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치되는 수직 NADN 스트링을 포함하는 3차원 메모리 셀 어레이일 수 있다.
메모리 장치(1100a)는 메모리 셀 어레이(110), 테스트 셀 어레이(120) 및 테스트 로직(140)을 포함할 수 있다. 메모리 장치(1100a)는 도 16에 도시된 메모리 장치(400a)로 구현될 수 있다. 따라서, 도 16의 메모리 장치(400a)에 대하여 전술한 내용은 본 실시예에 적용될 수 있다.
테스트 셀 어레이(120)는 메모리 셀 어레이(110)의 주변 영역에 형성될 수 있다. 테스트 셀 어레이(120)는 기판 또는 반도체층 상에서, 메모리 셀 어레이(110)와 동일한 레벨에 형성될 수 있다. 일 실시예 있어서, 테스트 셀 어레이(120)는 메모리 셀 어레이(110)와 동일한 구조를 가질 수 있다. 예를 들어, 테스트 셀 어레이(120)에 포함되는 게이트 전극들의 수는 메모리 셀 어레이(110)에 포함되는 게이트 전극들의 수와 동일할 수 있다. 또한, 테스트 셀 어레이(120)에 포함되는 채널홀의 배치 형태는 메모리 셀 어레이(110)에 포함되는 채널홀의 배치 형태와 동일할 수 있다. 그러나 이에 제한 되는 것은 아니며, 다른 실시예에 있어서, 테스트 셀 어레이(120)는 메모리 셀 어레이(110)와 상이한 구조를 가질 수 있다.
테스트 로직(140)은 테스트 셀 어레이(120)에 대하여 테스트 동작을 수행할 수 있다. 일 실시예에 있어서, 테스트 로직(140)은 테스트 셀 어레이(120) 자체에 대한 전기적 특성을 검사하기 위한 테스트 동작을 수행할 수 있다. 다른 실시예에 있어서, 테스트 로직(140)은 메모리 셀 어레이(110)에 대한 전기적 특성을 검사하기 위한 테스트 동작을 테스트 셀 어레이(120)를 이용하여 수행할 수 있다.
일 실시예에 있어서, 테스트 로직(480)에서 제공되는 테스트 결과에 기초하여 내부적으로 메모리 장치(1100a)의 동작이 제어될 수 있다.
다른 실시예에 있어서, 메모리 장치(1100a)는 테스트 셀 어레이(120)를 이용하여 생성되는 테스트 결과를 메모리 컨트롤러(1200a)에 제공할 수 있다. 메모리 컨트롤러(1200a)는 테스트 결과에 기초하여 메모리 셀 어레이(110)의 동작을 제어하기 위한 신호를 생성하고, 상기 신호를 제어 신호(CTRL)로서, 메모리 장치(1100a)에 제공할 수 있다. 메모리 장치(1100a)는 상기 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(110)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다.
도 18은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(1000b)은 메모리 장치(1100b) 및 메모리 컨트롤러(1200b)를 포함할 수 있다. 메모리 컨트롤러(1200b)는 테스트 로직(210)을 포함하고, 메모리 장치(1100b)는 메모리 셀 어레이(110), 테스트 로직(120 및 제어 로직(130)을 포함할 수 있다.
메모리 컨트롤러(1200b)는 메모리 장치(1100b)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(1100b)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 메모리 컨트롤러(1200b) 와 메모리 장치(1100b) 사이에서 데이터가 송수신될 수 있다.
본 실시예에 따른 메모리 장치(1100b)는 도 17의 메모리 장치(1100a)와 실질적으로 유사하게 구현될 수 있다. 따라서, 중복되는 설명은 생략하기로 한다. 본 실시예에서, 메모리 컨트롤러(1200b)는 테스트 로직(210)을 포함할 수 있다. 테스트 로직(210)은 메모리 장치(1100b)에 대한 테스트 동작을 전반적으로 제어할 수 있다. 테스트 로직(210)은 메모리 장치(1100b)에 대한 테스트 알고리즘을 포함할 수 있다. 구체적으로, 테스트 로직(210)은 메모리 셀 어레이(110) 및 테스트 셀 어레이(120)에 대한 테스트 동작을 제어하는 제어 신호(CTRL)를 생성하여, 메모리 장치(1100b)에 제공할 수 있다. 제어 로직(130)은 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110) 및 테스트 셀 어레이(120)를 테스트할 수 있다. 메모리 장치(1100b)는 테스트 결과를, 메모리 컨트롤러(1200b)에 제공하고, 메모리 컨트롤러(1200b)는 테스트 결과를 기초로 메모리 셀 어레이(110)의 동작을 제어하기 위한 신호를 생성생성할 수 있다.
일 실시예에 있어서, 테스트 로직(210)은 메모리 셀 어레이(110) 또는 테스트 셀 어레이(120)으로부터 획득되는 데이터를 수신하고, 상기 데이터를 분석하여 테스트 결과를 도출할 수 있다. 메모리 컨트롤러(1200b)는 도출된 테스트 결과에 기초하여 메모리 셀 어레이(110)의 동작을 제어하기 위한 신호를 생성하고, 상기 신호를 제어 신호(CTRL)로서, 메모리 장치(1100a)에 제공할 수 있다. 메모리 장치(1100b)는 상기 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(110)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다.
도 19는 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 호스트(2100) 및 메모리 카드(2200)를 포함할 수 있다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속부(2120)를 포함할 수 있다. 메모리 카드(2200)는 카드 접속부(2210), 카드 컨트롤러(2220) 및 메모리 장치(2220)를 포함할 수 있다.
호스트(2100)는 메모리 카드(2200)에 데이터를 기입하거나, 메모리 카드(2200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(2110)는 커맨드(CMD), 호스트(2100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(2120)를 통해 메모리 카드(2200)로 전송할 수 있다.
카드 컨트롤러(2220)는 카드 접속부(2210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(2220)에 저장할 수 있다. 메모리 장치(2220)는 호스트(2100)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(2220)는 전술한 도 1a 내지 도 16을 참조하여 설명한 메모리 장치(100, 100a, 100b, 100c, 100d, 200, 200a, 200b, 300, 400, 400a) 중 하나일 수 있다.
메모리 장치(2200)는 메모리 셀 어레이를 구성하는 제1 게이트 구조체의 주변에 형성되는 제2 게이트 구조체를 포함할 수 있다. 제2 게이트 구조체는 반도체 소자를 구성할 수 있다. 메모리 장치(2200)가 COP 회로 구조로 형성될 경우, 제2 게이트 구조체는 주변 회로들의 상부에 형성될 수 있으며, 제2 게이트 구조체가 형성되기 위한 추가적인 레이아웃 공간이 요구되지 않는다. 따라서, 메모리 장치(2200)의 레이아웃 면적이 감소될 수 있다. 제2 게이트 구조체는 수동 소자 또는 능동 소자로서 사용될 수 있다. 제2 게이트 구조체가 구성하는 반도체 소자의 동작에 따라 메모리 장치(2200)가 안정적으로 동작할 수 있다. 따라서, 메모리 카드(2200)의 크기가 작아질 수 있으며, 메모리 카드(2200)는 안정적으로 동작할 수 있다.
메모리 카드(2220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 20은 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(3000)은 메모리 시스템(3100), 프로세서(3200), RAM(3300), 입출력 장치(3400), 및 전원 장치(3500) 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(3000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(3200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(3200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(3600)를 통하여 RAM(3300), 입출력 장치(3400) 및 메모리 시스템(3100)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(3200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(3100)은 버스(3600)를 통하여 프로세서(3200), RAM(3300) 및 입출력 장치(3500)와 통신할 수 있다. 메모리 시스템(3100)은 프로세서(3200)의 요청에 따라, 수신되는 데이터를 저장하거나 저장된 데이터를 프로세서(3200), RAM(3300) 또는 입출력 장치(3400)에 제공할 수 있다. 한편, 메모리 시스템(3100)은 도 17 및 도 18을 참조하여 설명한 메모리 시스템(1000a, 1000b)일 수 있다. 또는 메모리 시스템(3100)은 도 1a 내지 도 16을 참조하여 설명한 메모리 장치(100, 100a, 100b, 100c, 100d, 200, 200a, 200b, 300, 400, 400a)를 포함할 수 있다. 메모리 시스템(3100)은 안정적으로 동작하면서도 크기가 작아질 수 있다.
RAM(3300)은 컴퓨팅 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(3300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(3400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 21은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 21을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(signal connector)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다.
SSD(4200)는 SSD 컨트롤러(4210), 보조 전원 장치(4220) 및 복수의 메모리 장치들(4230, 4240, 4250)을 포함할 수 있다. 상기 복수의 메모리 장치들(4230, 4240, 4250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 복수의 메모리 장치들(4230, 4240, 4250)은 도 1a 내지 도 16을 참조하여 설명한 메모리 장치(100, 100a, 100b, 100c, 100d, 200, 200a, 200b, 300, 400, 400a)를 포함할 수 있다. 구체적으로, 복수의 메모리 장치들(4230, 4240, 4250)은, 메모리 셀 어레이를 구성하는 제1 게이트 구조체의 주변에 형성되는 제2 게이트 구조체를 포함할 수 있다. 복수의 메모리 장치들(4230, 4240, 4250)은 안정적으로 동작 할 수 있으며, 크기가 감소될 수 있다. 이에 따라, SSD(4200)의 크기 또한 감소될 수 있으며, SSD(4200)의 퍼포먼스가 향상될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 200, 200a, 200b, 300, 400, 400a, 1100a, 1100b: 메모리 장치
1000a, 1000b: 메모리 시스템 MCR: 메모리 셀 영역
SRR: 주변 영역 PR: 주변 회로 영역
GS1, GS11, GS12: 제1 게이트 구조체 GS2, GS2a, GS2b, GS2c, GS2d: 제2 게이트 구조체

Claims (20)

  1. 메모리 셀 영역을 포함하는 제1 반도체 층;
    상기 제1 반도체 층에 대하여 수직한 방향으로 적층되는 복수의 제1 게이트 전극들, 및 상기 복수의 제1 게이트 전극들을 관통하는 복수의 채널홀들을 포함하고, 상기 메모리 셀 영역에 배치되는 제1 게이트 구조체; 및
    상기 제1 반도체 층에 대하여 수직한 방향으로 적층되는 복수의 제2 게이트 전극들을 포함하고, 상기 메모리 셀 영역 외부에 배치되는 제2 게이트 구조체를 포함하며,
    상기 제2 게이트 구조체는,
    상기 복수의 제2 게이트 전극들로부터 연장되고, 계단 형태로 적층되며 전압이 인가되는 복수의 패드들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    기판과 상기 제1 반도체 층 사이에 형성되는 주변 회로를 더 포함하고,
    상기 제2 게이트 구조체는 상기 주변 회로의 적어도 일부의 상부에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    기판과 상기 제1 반도체 층 사이에 형성되는 제1 주변 회로 및 제2 주변 회로를 더 포함하고,
    상기 제1 게이트 구조체는 상기 제1 주변 회로의 상부에 형성되고, 상기 제2 게이트 구조체는 상기 제2 주변 회로의 상부에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 주변 회로는 상기 제1 게이트 구조체에 게이트 전압을 제공하는 로우 디코더를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 제1 주변 회로는, 상기 제1 게이트 구조체로부터 제공되는 데이터를 상기 비휘발성 메모리 장치의 외부로 전송하는 데이터 입출력 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 구조체는 메모리 셀 어레이를 구성하고,
    상기 제2 게이트 구조체는, 상기 메모리 셀 어레이의 동작에 이용되는, 반도체 소자를 구성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 게이트 구조체는 커패시터로서 사용되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제6 항에 있어서,
    상기 제2 게이트 구조체는, 상기 제1 게이트 구조체의 전기적 특성을 테스트 하기위한 테스트 셀 어레이로서 사용되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 삭제
  10. 제1 항에 있어서, 상기 복수의 패드들 중 제1 패드에는 제1 전원 전압이 인가되고, 상기 제1 패드에 인접하는 제2 패드에는 제2 전원 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1 항에 있어서, 상기 제2 게이트 구조체는,
    상기 복수의 제2 게이트 전극들을 관통하는 채널홀들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11 항에 있어서, 상기 제2 게이트 구조체의 상기 채널홀들의 배치 형태는 상기 제1 게이트 구조체의 상기 복수의 채널홀들의 배치 형태와 상이한 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 기판 상의 제1 레벨에 형성되는 주변 회로;
    상기 기판 상의 제2 레벨에 형성되는 제1 게이트 구조체를 포함하는 메모리 셀 어레이; 및
    상기 기판 상의 상기 제2 레벨에 형성되고, 상기 메모리 셀 어레이와 전기적으로 분리되며, 상기 기판 상의 수직 방향으로, 상기 주변 회로의 적어도 일부와 오버랩되는 제2 게이트 구조체를 포함하며
    상기 제2 게이트 구조체는,
    계단 형태로 적층되며 전압이 인가되는 복수의 패드들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제13 항에 있어서, 상기 제2 게이트 구조체는, 상기 기판에 대하여 수평한 제1 방향 또는 제2 방향으로, 상기 제1 게이트 구조체와 평행하게 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제13 항에 있어서, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 각각은, 상기 기판에 대하여 수직한 방향으로 적층되는 복수의 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제13 항에 있어서, 상기 제2 게이트 구조체는, 반도체 소자를 구성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 반도체 소자는 커패시터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제16 항에 있어서,
    상기 반도체 소자는, 상기 메모리 셀 어레이의 구조와 상이한 구조의 테스트 셀 어레이를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제16 항에 있어서,
    상기 반도체 소자는, 상기 메모리 셀 어레이의 전기적 특성을 테스트하기 위한 테스트 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제19 항에 있어서,
    상기 테스트 소자는, 상기 메모리 셀 어레이와 동일한 구조의 테스트 셀 어레이를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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