KR102400100B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치가 개시된다. 본 개시의 실시 예에 따른 불휘발성 메모리 장치는, 상부기판, 및 상기 상부기판 상에 적층된 복수의 게이트 도전층들 및 상기 복수의 게이트 도전층들을 관통하여 상기 상부기판의 상면에 수직한 방향으로 연장되는 복수의 필라들을 구비하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및 상기 제1 반도체 층 하부에 배치되고, 하부기판, 상기 하부기판과 상기 상부기판 사이에 위치하는 적어도 하나의 콘택 플러그 및 상기 하부기판에 배치되어 상기 적어도 하나의 콘택 플러그를 통해 상기 복수의 필라들에 대한 공통 소스 전압을 출력하는 공통 소스 라인 드라이버를 구비하는 제2 반도체 층을 포함할 수 있다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법{NON VOLATILE MEMORY DEVICES AND METHOD OF FABRICATING THE SAME}
본 개시의 기술적 사상은 메모리 장치, 더욱 상세하게는, 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 장치의 동작 및 전기적 연결을 위해 메모리 장치에 포함되는 동작 회로들 및/또는 배선 구조도 복잡해지고 있다. 이에 따라, 메모리 장치의 집적도를 향상시키면서도 전기적 특성이 우수한 메모리 장치가 요구되고 있다.
본 개시의 기술적 사상은 불휘발성 메모리 장치에 관한 것으로서, COP(Cell-On-Peri or Cell-Over-Peri) 구조를 포함하는 불휘발성 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 불휘발성 메모리 장치는, 상부기판, 및 상기 상부기판 상에 적층된 복수의 게이트 도전층들 및 상기 복수의 게이트 도전층들을 관통하여 상기 상부기판의 상면에 수직한 방향으로 연장되는 복수의 필라들을 구비하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및 상기 제1 반도체 층 하부에 배치되고, 하부기판, 상기 하부기판과 상기 상부기판 사이에 위치하는 적어도 하나의 콘택 플러그 및 상기 하부기판에 배치되어 상기 적어도 하나의 콘택 플러그를 통해 상기 복수의 필라들에 대한 공통 소스 전압을 출력하는 공통 소스 라인 드라이버를 구비하는 제2 반도체 층을 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따른 불휘발성 메모리 장치의 제조 방법은, 하부기판 상의 일부 영역에 하나 이상의 주변 트랜지스터를 형성하는 단계; 상기 하나 이상의 주변 트랜지스터를 덮는 하부 절연층을 형성하는 단계; 상기 하부 절연층을 관통하고 상기 주변 트랜지스터로부터 수직 방향으로 연장되는 하나 이상의 콘택 플러그를 형성하는 단계; 상기 하부 절연층 상에 상기 하나 이상의 콘택 플러그와 전기적으로 연결되는 금속 층을 포함하는 상부기판을 형성하는 단계; 및 상기 상부기판 상에 적층된 복수의 게이트 도전층들을 포함하는 메모리 셀 어레이를 형성하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 또 다른 일 측면에 따른 불휘발성 메모리 장치는, 상부기판, 상기 상부기판으로부터 수직방향으로 연장된 복수의 필라들 및 상기 복수의 필라들의 측벽을 따라 상기 상부기판 상에 적층된 복수의 게이트 도전층들을 구비하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및 상기 제1 반도체 층 하부에 배치되고, 상기 메모리 셀 어레이에 공통 소스 전압을 출력하는 공통 소스 라인 드라이버가 형성된 하부기판, 상기 하부기판과 상기 상부기판 사이에 배치된 하부 절연층 및 상기 하부 절연층의 적어도 일부를 관통하고 상기 공통 소스 라인 드라이버와 상기 상부기판을 전기적으로 연결하는 하나 이상의 콘택 플러그를 구비하는 제2 반도체 층을 포함할 수 있다.
본 개시의 기술적 사상에 따른 불휘발성 메모리 장치는, 너비가 감소된 분리 절연영역을 포함하게 되어, 메모리 셀 어레이의 사이즈가 감소되고, 이에 따라 칩 사이즈 또한 감소될 수 있다.
본 개시의 기술적 사상에 따른 불휘발성 메모리 장치는, 분리 절연영역에 형성되는 공통 소스 플러그로부터 기반한 각종 불량들을 개선할 수 있고, 또한, 메모리 셀 어레이 상부의 배선 자유도가 증가될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따라 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따라 도 1의 메모리 블록들 중 하나인 메모리 블록의 등가회로를 나타내는 회로도이다.
도 4a 및 4b는 본 개시의 예시적 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 6은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다.
도 8a 및 8b는 본 개시의 예시적 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 9a 내지 9h는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(50) 및 주변회로(100)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(10)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(50)는 복수의 메모리 셀들을 포함하고, 스트링 선택 라인들(SSL), 워드라인들(WL), 그라운드 선택 라인들(GSL), 공통 소스 라인들(CSL) 및 비트라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(50)는 스트링 선택 라인들(SSL), 워드라인들(WL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(120)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(130)에 연결될 수 있다. 또한, 메모리 셀 어레이(50)는 공통 소스 라인들(CSL)을 통해 공통 소스 라인 드라이버(140)와 연결될 수 있다.
예를 들어, 메모리 셀 어레이(50)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 구체적으로, 메모리 셀이 불휘발성 메모리 셀인 경우, 메모리 장치(10)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 개시의 실시 예들이 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
메모리 셀 어레이(50)는 복수의 블록들(BLK1~BLKz)을 포함하고, 각 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(50)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 블록들(BLK1~BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
주변회로(100)는 메모리 장치(10) 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 수신할 수 있고, 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변회로(100)는 제어 로직(110), 로우 디코더(120), 페이지 버퍼(130) 및 공통 소스 라인 드라이버(140)를 포함할 수 있다. 도시되지는 않았으나, 주변회로(100)는 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로 및 메모리 셀 어레이(50)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(110)은 메모리 장치(10)의 전반적인 동작을 제어하며, 예를 들어 메모리 컨트롤러(미도시)로부터 제공된 커맨드(CMD)에 대응하는 메모리 동작이 수행되도록 메모리 장치(10)를 제어할 수 있다. 제어 로직(110)은 메모리 컨트롤러(미도시)로부터 제공된 제어신호(CTRL)에 응답하여 메모리 장치(10) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 예를 들어, 제어 로직(110)은 프로그램(program) 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드라인들(WL), 비트라인들(BL) 및 공통 소스 라인들(CSL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(120)는 메모리 컨트롤러(미도시)로부터 제공된 어드레스(ADDR)에 응답하여 복수의 블록들(BLK1~BLKz) 중 적어도 하나를 선택할 수 있다. 로우 디코더(120)는 어드레스(ADDR)에 응답하여 선택된 메모리 블록의 워드라인들 중 적어도 하나를 선택할 수 있다.
로우 디코더(120)는 선택된 메모리 블록의 워드라인에 메모리 동작 수행을 위한 전압을 전달할 수 있다. 예를 들어, 프로그램 동작 시 로우 디코더(120)는 선택 워드라인에 프로그램 전압과 검증 전압을, 비선택 워드 라인에는 패스 전압을 전달할 수 있다. 또한, 로우 디코더(120)는 어드레스(ADDR)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을 선택할 수 있다.
페이지 버퍼(130)는 비트라인들(BL)을 통해 메모리 셀 어레이(50)에 연결될 수 있다. 페이지 버퍼(130)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 페이지 버퍼(130)는 기입 드라이버로 동작하여 메모리 셀 어레이(50)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(130)는 감지 증폭기로 동작하여 메모리 셀 어레이(50)에 저장된 데이터(DATA)를 감지할 수 있다.
공통 소스 라인 드라이버(140)는 공통 소스 라인들(CSL)을 통해 메모리 셀 어레이(50)에 연결될 수 있다. 공통 소스 라인 드라이버(140)는 제어 로직(110)의 제어를 기초로 공통 소스 라인들(CSL)에 공통 소스 전압을 인가할 수 있다.
예시적 실시 예에 있어서, 공통 소스 라인 드라이버(140)는 메모리 셀 어레이(50)의 하부에, 메모리 셀 어레이(50)의 적어도 일부와 오버랩되어 배치될 수 있다. 또한, 공통 소스 라인 드라이버(140)는 메모리 셀 어레이(50)의 하부에 배치된 콘택 플러그를 통해, 메모리 셀 어레이(50)를 지지하는 상부기판으로 공통 소스 전압을 출력할 수 있다. 이에 대한 자세한 내용은 후술하기로 한다.
도 2는 본 개시의 예시적 실시 예에 따라 도 1의 메모리 장치(10)의 구조를 개략적으로 나타낸다. 도 1을 참조하여 전술한 바와 같이, 메모리 장치(10)는 메모리 셀 어레이(50) 및 주변회로(100)를 포함할 수 있고, 메모리 장치(10)의 그러한 구성요소들은 반도체 제조 공정을 통해 형성될 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(20) 및 제2 반도체 층(30)을 포함할 수 있다. 제1 반도체 층(20)은 제2 반도체 층(30) 상에 제3 방향으로 적층될 수 있다. 본 개시의 예시적 실시 예에 따라, 도 1의 메모리 셀 어레이(50)는 제1 반도체 층(20)에 형성될 수 있고, 공통 소스 라인 드라이버(140)를 포함하는 주변회로(100)는 제2 반도체 층(30)에 형성될 수 있다. 예를 들어, 제2 반도체 층(30)은 하부기판을 포함할 수 있고, 하부기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(30)에 회로들, 예컨대 제어 로직(110), 로우 디코더(120), 페이지 버퍼(130) 및 공통 소스 라인 드라이버(140)에 대응하는 회로들이 형성될 수 있다.
제2 반도체 층(30)에 회로들이 형성된 후, 메모리 셀 어레이(50)를 포함하는 제1 반도체 층(20)이 형성될 수 있다. 예를 들어, 제1 반도체 층(20)은 상부기판을 포함할 수 있고, 상부기판 상에 적층된 복수의 게이트 도전층들 및 복수의 게이트 도전층들을 관통하여 상부기판의 상면에 수직한 방향(예를 들어, 제3 방향)으로 연장되는 복수의 필라(pillar)들을 형성함으로써 제1 반도체 층(20)에 메모리 셀 어레이(50)가 형성될 수 있다. 또한, 메모리 셀 어레이(50)(즉, 워드 라인들(WL) 및 비트라인들(BL))과 제2 반도체 층(30)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다. 예를 들어, 워드 라인들(WL)은 제1 방향으로 연장되어 제2 방향을 따라 배열될 수 있다. 또한, 비트 라인들(BL)은 제2 방향으로 연장되어 제1 방향을 따라 배열될 수 있다.
이에 따라, 메모리 장치(10)는 메모리 셀 어레이(50)와 주변회로(100)가 적층방향(예를 들어, 제3 방향)으로 배치된 구조, 즉 COP(Cell-On-Peri 또는 Cell-Over-Peri) 구조를 가질 수 있다. 메모리 셀 어레이(50)를 제외한 회로를 메모리 셀 어레이(50) 아래에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 이에 따라 메모리 장치(10)에 집적되는 메모리 셀의 개수를 증가시킬 수 있다.
비록 도 2에는 도시되지 아니하였으나, 메모리 장치(10) 외부와의 전기적 연결을 위하여 복수의 패드들이 배치될 수 있다. 예를 들면, 메모리 장치(10) 외부의 장치로부터 수신되는 커맨드(CMD), 어드레스(ADDR), 제어신호(CTRL)를 위한 복수의 패드들이 배치될 수 있고, 데이터(DATA)를 입출력하기 위한 복수의 패드들이 배치될 수 있다. 패드들은 메모리 장치(10) 외부로부터 수신된 신호 또는 메모리 장치(10) 외부로 전송되는 신호를 처리하는 주변회로(100)와 수직방향(제3 방향) 또는 수평방향(제1 방향 또는 제2 방향)으로 인접하게 배치될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따라 도 1의 메모리 블록들(BLK1~BLKz) 중 하나인 메모리 블록(BLK1)의 등가회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리 일 수 있고, 도 1에 도시된 각 메모리 블록들(BLK1~BLKz)은 도 3과 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11~NS33), 복수의 워드라인들(WL1~WL8), 복수의 비트라인들(BL1~BL3), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트라인(BL2)에 공통으로 연결된 낸드 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트라인(BL3)에 공통으로 연결된 낸드 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
본 실시 예에서, 동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1~SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1~GSL3)도 서로 분리되어 있다. 예를 들어, 제1 워드라인(WL1)에 연결되어 있고, 제1 칼럼에 대응되는 낸드 스트링(NS11, NS12, NS13)에 포함된 메모리 셀들을 프로그램 하는 경우에는, 제1 워드라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1~GSL3)은 공통으로 연결될 수 있다.
도 4a 및 4b는 본 개시의 예시적 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 구체적으로, 도 4a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 개략적인 레이아웃도이고, 도 4b는 상기 메모리 장치의 단면도로써 도 4a의 Ⅳ-Ⅳ' 선 단면 구성을 개략적으로 도시한다. 예를 들어, 도 4a 및 4b는 도 1의 메모리 장치(10)의 일 예를 개시할 수 있다.
도 4a 및 4b를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(50)를 포함하는 제1 반도체 층(20)과 주변 트랜지스터(22)를 포함하는 제2 반도체 층(30)을 포함할 수 있다. 메모리 장치(10)는 제2 반도체 층(30) 상에 제1 반도체 층(20)이 적층된 구조를 가질 수 있다.
제1 반도체 층(20)은 상부기판(U_SUB) 및 상부기판(U_SUB) 상에 배치된 메모리 셀 어레이(50)를 포함할 수 있다. 또한, 도시되지는 않았으나, 제1 반도체 층(20)은 메모리 셀 어레이(50)에 전기적으로 연결되는 상부 배선들 및 메모리 셀 어레이(50)와 상부기판(U_SUB)을 덮는 상부 절연층을 더 포함할 수도 있다.
상부기판(U_SUB)은 제2 반도체 층(30)과 메모리 셀 어레이(50) 사이에 위치할 수 있다. 상부기판(U_SUB)은 메모리 셀 어레이(50)를 지지하는 지지층일 수 있다. 상부기판(U_SUB)은, 예를 들어 베이스 기판으로 명명될 수 있다.
상부기판(U_SUB)은 복수의 층으로 구분될 수 있다. 예시적 실시 예에 있어서, 상부기판(U_SUB)은 제2 반도체 층(30) 상에 적층되고, 콘택 플러그(CT)와 연결되는 금속 층(42)을 포함할 수 있다. 금속 층(42)은, 예를 들어 텅스텐(W) 또는 텅스텐(W) 화합물을 포함할 수 있다. 예를 들어, 상부기판(U_SUB)이 금속 층(42)을 포함함에 따라, 공통 소스 라인 드라이버(140)에서 콘택 플러그(CT)를 통해 공통 소스 전압을 인가할 경우, 공통 소스 전압이 전달되는 경로의 저항이 감소될 수 있다.
예시적 실시 예에 있어서, 상부기판(U_SUB)은 금속 층(42) 상에 적층되는 도핑층(44)을 포함할 수 있다. 예를 들어, 도핑층(44)은 제1 도전형(예: n형)으로 도핑된 폴리실리콘막 일 수 있다. 도핑층(44)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 도핑층(44)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
예시적 실시 예에 있어서, 금속 층(42) 및 도핑층(44)은 공통 소스 라인 드라이버(140)에서 출력된 공통 소스 전압이 인가될 수 있다. 다시 말해서, 콘택 플러그(CT), 금속 층(42) 및 도핑층(44)은 메모리 셀 어레이(50)로 공통 소스 전압이 전달되는 경로를 형성할 수 있다.
메모리 셀 어레이(50)는 상부기판(U_SUB) 상에 제3 방향으로 적층된 게이트 도전층들(GS)을 포함할 수 있다. 게이트 도전층들(GS)은 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 게이트 도전층들(GS)은, 예를 들어 텅스텐, 탄탈륨, 코발트, 니켈, 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드를 포함할 수 있다. 다른 예로써, 게이트 도전층들(GS)은 폴리실리콘을 포함할 수도 있다.
상부기판(U_SUB) 상에 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 도전층들(GS) 각각의 하부 또는 상부에는 절연층(52)이 배치될 수 있다. 게이트 도전층들(GS)은 상부기판(U_SUB)으로부터 거리가 길어질수록 면적이 감소될 수 있다.
본 실시 예에서는 4개의 워드라인들이 형성된 것으로 간략하게 도시하였으나, 이와는 달리 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 다양한 개수의 워드라인들이 상부기판(U_SUB)에 수직방향으로 적층되고, 인접한 워드라인들 사이에 각각 절연층(52)들이 개재된 구조물이 형성될 수 있다. 또한, 그라운드 선택 라인(GSL) 및 스트링 선택 라인(GSL) 역시 각각 두 개 이상이 수직 방향으로 적층된 구조로 형성될 수 있다.
한편, 메모리 셀 어레이(50)는 분리 절연영역(IA)에 의하여 분리될 수 있다. 또한, 게이트 도전층들(GS) 중 스트링 선택 라인(SSL)은 선택 라인 컷 영역(SLC)에 의하여 분리될 수 있다. 예시적 실시 예에 있어서, 분리 절연영역(IA)은 하나 이상의 절연물질(54)이 갭-필(gap-fill)될 수 있다. 예를 들어, 절연물질(54)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 4b에서는 분리 절연영역(IA) 전체에 절연물질(54)이 채워진 것으로 도시되나, 이에 한정되는 것은 아니다. 즉, 다른 예에서, 분리 절연영역(IA)은 일부만이 절연물질(54)로 채워질 수도 있다.
분리 절연영역(IA)에 절연물질(54)이 갭-필됨에 따라, 분리 절연영역(IA)에는 메모리 셀 어레이(50)의 상부배선과 상부기판(U_SUB)을 전기적으로 연결하기 위한 플러그들이 형성되지 않을 수 있다. 예를 들어, 분리 절연영역(IA)에는 공통 소스 라인과 상부기판(U_SUB)을 연결하는 공통 소스 플러그가 형성되지 않을 수 있다. 이에 따라, 분리 절연영역(IA)은 제2 방향으로 감소된 너비를 가질 수 있다.
메모리 셀 어레이(50)는 제3 방향을 따라 게이트 도전층들(GS) 및 절연층(52)들을 관통하는 복수의 필라들(P)을 포함할 수 있다. 예를 들어, 복수의 필라들(P)은 게이트 도전층들(GS) 및 절연층(52)들을 관통하여 도핑층(44)과 접촉할 수 있다. 복수의 필라들(P)은 분리 절연영역(IA) 사이에서 소정의 간격으로 이격되어 배열될 수 있다.
구체적으로, 각 필라(P)의 표면 층(surface layer)(S)은 불순물이 도핑된 실리콘 물질을 포함할 수 있고, 이와 달리 불순물이 도핑되지 않은 실리콘 물질을 포함할 수도 있다. 표면층(S)은, 예를 들어 채널 영역으로서 기능할 수 있다. 표면층(S)은 제3 방향으로 연장하는 컵 형상(또는 바닥이 막힌 실린더 형상)으로 형성될 수 있다. 한편, 각 필라(P)의 내부(I)는 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
예를 들어, 그라운드 선택 라인(GSL)과 그라운드 선택 라인(GSL)에 인접한 표면층(S) 부분은 그라운드 선택 트랜지스터(도 3의 GST)를 구성할 수 있다. 또한, 워드라인들(WL1~WL4)과 워드라인들(WL1~WL4)에 인접한 표면층(S) 부분은 메모리 셀 트랜지스터들(도 3의 MC1~MC8)을 구성할 수 있다. 또한, 스트링 선택 라인(SSL)과 스트링 선택 라인(SSL)에 인접한 표면층(S) 부분은 스트링 선택 트랜지스터(도 3의 SST)를 구성할 수 있다.
필라(P) 상에 드레인 영역(DR)이 형성될 수 있다. 예를 들어, 드레인 영역(DR)은 불순물이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 영역(DR)은, 채널 패드로 명명될 수도 있다. 도시되지는 않았으나, 드레인 영역(DR)은 하나 이상의 콘택을 통해 비트라인(BL)과 전기적으로 연결될 수 있다.
드레인 영역(DR)의 측벽 상에는 식각 정지막(53)이 형성될 수 있다. 식각 정지막(53)의 상면은 드레인 영역(DR)의 상면과 동일한 레벨 상에 형성될 수 있다. 식각 정지막(53)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질을 포함할 수 있다.
제2 반도체 층(30)은 하부기판(L_SUB), 하부기판(L_SUB) 상에 배치된 하나 이상의 주변 트랜지스터(22), 주변 트랜지스터(22)를 덮는 하부 절연층(32) 및 하부 절연층(32)을 관통하는 콘택 플러그(CT)를 포함할 수 있다. 예를 들어, 주변 트랜지스터(22)는 제어 로직(110), 로우 디코더(120), 페이지 버퍼(130) 또는 공통 소스 라인 드라이버(140) 등 주변회로(100)를 구성하는 트랜지스터일 수 있다. 이하에서는, 설명의 편의를 위해 주변 트랜지스터(22)는 공통 소스 라인 드라이버(140)를 형성하는 트랜지스터로서 설명된다.
예를 들어, 하부기판(L_SUB)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있고, 실리콘 웨이퍼로부터 제조될 수 있다. 주변 트랜지스터(22)를 포함하는 공통 소스 라인 드라이버(140)는 하부기판(L_SUB) 상에 배치될 수 있다.
콘택 플러그(CT)는 하부 절연층(32)을 제3 방향으로 관통하고, 공통 소스 라인 드라이버(140)와 상부기판(U_SUB)을 전기적으로 연결할 수 있다. 구체적으로, 콘택 플러그(CT)의 일 측은 공통 소스 라인 드라이버(140)와 접촉되고, 콘택 플러그(CT)의 타 측은 상부기판(U_SUB)과 접촉할 수 있다. 예를 들어, 콘택 플러그(CT)는 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 또는, 콘택 플러그(CT)는 폴리실리콘을 포함할 수도 있다.
예시적 실시 예에 있어서, 공통 소스 드라이버(140)는 콘택 플러그(CT)를 통해 상부기판(U_SUB)으로 필라들(P)에 대한 공통 소스 전압을 출력할 수 있다. 다시 말해서, 메모리 장치(10)는 메모리 셀 어레이(50)를 관통하여 형성된 공통 소스 플러그를 통하여 공통 소스 전압을 입력 받는 대신, 메모리 셀 어레이(50) 하부에 배치된 콘택 플러그(CT)와 상부기판(U_SUB)을 통해 공통 소스 전압을 입력 받을 수 있다.
이에 따라, 본 개시의 기술적 사상에 따른 메모리 장치는, 너비가 감소된 분리 절연영역을 포함하게 되어, 메모리 셀 어레이의 사이즈가 감소되고, 이에 따라 칩 사이즈 또한 감소될 수 있다. 또한, 분리 절연영역에 형성되는 공통 소스 플러그 등에 기반한 각종 불량들을 개선할 수 있으며, 메모리 셀 어레이 상부의 배선 자유도가 증가할 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 예를 들어, 도 5는 도 4a의 Ⅳ-Ⅳ' 선 단면 구성에 대한 다른 예시적 실시 예일 수 있다. 도 5에 개시된 구성 중, 도 4a 및 4b와 중복되는 설명은 피하기로 한다.
도 5를 참조하면, 공통 소스 라인 드라이버(140a)는 병렬적으로 상부기판(U_SUB)과 공통 소스 라인 드라이버(140a)에 연결된 복수의 콘택 플러그들(CT_a)을 통해, 상부기판(U_SUBa)으로 필라(P_a)에 대한 공통 소스 전압을 출력할 수 있다. 예를 들어, 공통 소스 라인 드라이버(140a)는 공통 소스 전압을 출력하는 복수의 출력부들을 포함할 수 있고, 출력부들은 각각 연결된 콘택 플러그들(CT_a)을 통해 상부기판(U_SUBa)으로 공통 소스 전압을 출력할 수 있다. 이에 따라, 공통 소스 라인 드라이버(140a)로부터의 거리에 덜 민감하게 상부기판(U_SUB)으로 공통 소스 전압이 제공될 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 예를 들어, 도 6은 도 4a의 Ⅳ-Ⅳ' 선 단면 구성에 대한 다른 예시적 실시 예일 수 있다. 도 6에 개시된 구성 중, 도 4a 및 4b와 중복되는 설명은 피하기로 한다.
도 6을 참조하면, 제2 반도체 층(30b)은 주변 트랜지스터(22b)가 형성된 하부기판(L_SUB_b), 하부기판(L_SUB_b) 상에 적층된 제1 하부 절연층(33b), 제1 하부 절연층(33b) 상에 적층된 도전층(34b) 및 도전층(34b) 상에 적층된 제2 하부 절연층(35b)을 포함할 수 있다. 또한, 제2 반도체 층(30b)은, 제1 하부 절연층(33b)을 제3 방향으로 관통하고 도전층(34b)과 공통 소스 라인 드라이버(140b)를 전기적으로 연결하는 하부 콘택 플러그(L_CT_b) 및 제2 하부 절연층(35b)을 제3 방향으로 관통하고 도전층(34b)과 상부기판(U_SUB_b)을 전기적으로 연결하는 상부 콘택 플러그(U_CT_b)를 포함할 수 있다.
예시적 실시 예에 있어서, 하부 콘택 플러그(L_CT_b)의 개수는 상부 콘택 플러그(U_CT_b)의 개수보다 많을 수 있다. 예를 들어, 공통 소스 라인 드라이버(140b)는 제1 개수의 하부 콘택 플러그(L_CT_b)를 통해 도전층(34b)과 연결되고, 도전층(34b)은 제1 개수보다 적은 제2 개수의 상부 콘택 플러그(U_CT_b)를 통해 상부기판(U_SUB_b)과 연결될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치를 도시한 단면도이다. 예를 들어, 도 7은 도 4a의 Ⅳ-Ⅳ' 선 단면 구성에 대한 다른 예시적 실시 예일 수 있다.
도 7의 메모리 장치(10c)의 구성은 도 6을 참조하여 설명한 메모리 장치(10b)의 구성과 유사하다. 다만 본 실시 예에 따르면, 하부 콘택 플러그(L_CT_c)의 개수는 상부 콘택 플러그(U_CT_c)의 개수보다 적을 수 있다. 예를 들어, 공통 소스 라인 드라이버(140c)는 제3 개수의 하부 콘택 플러그(L_CT_c)를 통해 도전층(34c)과 연결되고, 도전층(34c)은 제3 개수보다 많은 제4 개수의 상부 콘택 플러그(U_CT_c)를 통해 상부기판(U_SUB_c)과 연결될 수 있다.
도 8a 및 8b는 본 개시의 예시적 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 구체적으로, 도 8a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 개략적인 레이아웃도이고, 도 8b는 상기 메모리 장치의 단면도로써 도 8a의 Ⅷ-Ⅷ' 선 단면 구성을 개략적으로 도시한다.
도 8a 및 8b의 메모리 장치(10d)의 구성은 도 4a 및 4b를 참조하여 설명한 메모리 장치(10)의 구성과 유사하다. 다만 본 실시 예에 따르면, 메모리 셀 어레이(50d)에는 도 4a 및 4b에 개시된 분리 절연영역(IA)이 형성되지 않을 수 있다. 예시적 실시 예에 있어서, 메모리 장치(10d)는 예비 게이트 층을 게이트 도전층으로 치환하는 공정이 생략되어 형성될 수 있다. 예를 들어, 게이트 도전층들(GS)은 폴리실리콘을 포함할 수 있다.
도 9a 내지 9h는 본 개시의 예시적 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 본 실시 예에 따른 제조 방법은, 예를 들어 도 4a를 참조로 설명한 메모리 장치(10)의 제조 방법일 수 있다.
도 9a를 참조하면, 하부기판(L_SUB) 상의 일부 영역에 공통 소스 라인 드라이버(140)가 형성될 수 있다. 공통 소스 드라이버(140)는, 예를 들어 복수의 주변 트랜지스터(22)를 포함할 수 있다. 도시되지는 않았으나, 하부기판(L_SUB)에는 복수의 이온 주입 공정을 통해 주변 회로용 p형 웰 및/또는 주변 회로용 n형 웰이 형성될 수 있다. 예컨대, 주변 회로용 p형 웰은 NMOS 트랜지스터 형성 영역이고, 주변 회로용 n형 웰은 PMOS 트랜지스터 형성 영역일 수 있다.
공통 소스 라인 드라이버(140)를 형성한 다음, 콘택 플러그(CT) 및 하부 절연층(32)을 형성할 수 있다. 예를 들어, 주변 트랜지스터(22)들을 덮는 하부 절연층(32)을 하부기판(L_SUB) 상에 형성하고, 하부기판(L_SUB)에 트렌치를 형성한 다음 상기 트렌치를 도전성 물질로 갭-필하여 콘택 플러그(CT)를 형성할 수 있다. 이에 따라, 하부 절연층(32)을 관통하고 일 측이 공통 소스 라인 드라이버(140)에 연결된 콘택 플러그(CT)가 형성될 수 있다.
도시되지는 않았으나, 하부 절연층(32)은 복수의 층간 절연막을 포함할 수 있고, 하나의 층 이상의 식각 정지막을 더 포함할 수도 있다. 도 9a를 참조하여 설명된 공정 단계에 따라, 제1 반도체 층(30)이 형성될 수 있다.
도 9b를 참조하면, 제1 반도체 층(30) 상에 금속 층(42)을 형성할 수 있다. 금속 층(42)은 콘택 플러그(CT)와 연결될 수 있다. 구체적으로, 금속 층(42)의 하면은 하부 절연층(32)으로부터 노출된 콘택 플러그(CT)의 상면과 접촉할 수 있다.
금속 층(42)은 도전성 물질을 포함할 수 있다. 금속 층(42)은, 예를 들어 텅스텐(W) 또는 텅스텐(W) 화합물을 포함할 수 있다. 금속 층(42)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정, 물리 기상 증착(Physical Vapor Deposition) 공정 등을 사용하여 형성할 수 있다.
도 9c를 참조하면, 금속 층(42) 상에 도핑층(44)을 형성할 수 있다. 예를 들어, 도핑층(44)은 제1 도전형(예: n형)으로 도핑된 폴리실리콘막 일 수 있다. 도핑층(44)은, 예를 들어 제1 도전형(예: n형) 불순물이 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 등을 사용하여 형성할 수 있다. 도핑층(44)을 형성하는 공정에서 제1 도전형(예: n형)의 불순물이 인시츄 도핑될 수 있고, 이와는 달리 도핑층(44)을 형성한 이후에 제1 도전형(예: n형)의 불순물이 이온 주입 공정에 의해 도핑될 수 있다. 도 9b 및 9c를 참조하여 설명된 공정 단계에 따라, 상부기판(U_SUB)이 형성될 수 있다.
도 9d를 참조하면, 상부기판(U_SUB) 상에 절연층(52)들 및 제1 내지 제6 예비 게이트층들(71~76)을 교대로 적층한 예비 게이트 적층 구조물(70)을 형성할 수 있다. 예를 들어, 절연층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 소정의 높이로 형성될 수 있다.
또한, 제1 내지 제6 예비 게이트층들(71~76)은 실리콘 질화물, 실리콘 카바이드, 폴리실리콘을 사용하여 소정의 높이로 형성될 수 있다. 예를 들어, 제1 내지 제6 예비 게이트층들(71~76)은 각각 후속 공정에서 그라운드 선택 라인(도 4a의 GSL), 복수의 워드라인들(도 4a의 WL1~WL4) 및 스트링 선택 라인(도 4a의 SSL)을 형성하기 위한 예비막이거나 희생층들일 수 있다. 다시 말해서, 제1 내지 제6 예비 게이트층들(71~76)은 후속 공정에서 게이트 도전층들(도 4a의 GS)로 치환될 수 있다. 예비 게이트층들의 개수는 그라운드 선택 라인, 워드라인들 및 스트링 선택 라인의 개수에 따라 적절히 선택될 수 있다.
다른 예로서, 제1 내지 제6 예비 게이트층들(71~76)은 게이트 도전층들(도 4a의 GS)로 치환되지 않고, 각각 그라운드 선택 라인(도 4a의 GSL), 복수의 워드라인들(도 4a의 WL1~WL4) 및 스트링 선택 라인(도 4a의 SSL)으로 사용될 수도 있다. 제1 내지 제6 예비 게이트층들(71~76)이 치환 공정 없이 게이트 도전층들(도 4a의 GS)로서 사용되는 경우, 분리 절연영역(도 4a의 IA) 형성 공정 또한 생략될 수 있다.
도 9e를 참조하면, 예비 게이트 적층 구조물(70)을 관통하며 상부기판(U_SUB)의 주면에 수직한 방향으로 연장되는 필라들(P)을 형성할 수 있다. 필라들(P)은 채널 영역으로서 기능하는 표면층(S)과 절연 물질을 포함하는 내부(I)를 포함할 수 있다.
예를 들어, 표면층(S)은 예비 게이트 적층 구조물(70)을 관통하는 채널홀에, 불순물이 도핑된 폴리실리콘을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 또는 물리 기상 증착 공정 등을 사용하여 형성할 수 있으나, 이와는 달리 불순물이 도핑되지 않은 폴리실리콘을 사용하여 형성할 수도 있다. 내부(I)는 표면층(S)이 형성된 채널홀에, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 화학 기상 증착 공정, 원자층 증착 공정, 또는 물리 기상 증착 공정 등을 사용하여 형성할 수 있다.
이후, 예비 게이트 적층 구조물(70) 상에 표면층(S) 및 내부(I)의 상면들을 커버하는 식각 정지막(53)을 형성할 수 있다. 식각 정지막(53)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 등을 사용하여 형성할 수 있다.
식각 정지막(53)에 표면층(S) 및 내부(I)의 상면을 노출하는 드레인 홀을 형성한 후, 드레인 홀을 채우는 임시 도전층(미도시)을 형성하고, 임시 도전층의 상부를 평탄화하여 드레인 영역(DR)을 형성할 수 있다. 예를 들어, 드레인 영역(DR)의 상면은 식각 정지막(53)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 9f를 참조하면, 복수의 절연층(52) 및 예비 게이트 적층 구조물(70)을 관통하며 상부기판(U_SUB)을 노출시키는 분리 절연영역(IA)을 형성할 수 있다. 후속 공정에서, 분리 절연영역(IA)은 제1 내지 제6 예비 게이트층들(71~76)을 게이트 도전층들(도 4a의 GS)치환하기 위한 통로가 될 수 있다.
도 9g를 참조하면, 분리 절연영역(IA)을 통해 제1 내지 제6 예비 게이트층들(71~76)을 복수의 게이트 도전층들(GS), 예컨대 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)으로 치환할 수 있다. 제1 내지 제6 예비 게이트층들(71~76)을 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)으로 치환하기 위한 일부 실시 예들에서, 제1 내지 제6 예비 게이트층들(71~76)이 폴리실리콘으로 이루어지는 경우, 제1 내지 제6 예비 게이트층들(71~76)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다른 일부 실시 예들에서, 분리 절연영역(IA)을 통해 노출되는 제1 내지 제6 예비 게이트층들(71~76)을 선택적으로 제거한 후, 절연층(52)들 각각의 사이에 마련되는 빈 공간에 도전 물질을 매립하여 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
도 9h를 참조하면, 분리 절연영역(IA) 내에 절연물질(54)을 채울 수 있다. 예를 들어, 절연물질(54)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 본 실시 예에서는 분리 절연영역(IA) 전체가 절연물질(54)로 채워진 것으로 도시되나, 이에 한정되는 것은 아니다. 즉, 다른 실시 예에서, 분리 절연영역(IA)내의 일부만 절연물질(54)로 채워질 수 도 있다.
본 개시의 예시적 실시 예에 따라, 분리 절연영역(IA)에 공통 소스 플러그가 아닌 절연물질이 채워지므로, 분리 절연영역(IA)에 형성되는 공통 소스 플러그에 기반한 각종 불량들이 개선될 수 있다. 또한, 분리 절연영역(IA)의 너비가 감소되어, 메모리 셀 어레이(50)의 사이즈가 감소되고, 이에 따라 칩 사이즈가 감소될 수 있다.
이후, 도시되지는 않았으나, 마스크를 이용한 복수의 패터닝 공정들을 사용하여 그라운드 선택 라인(GSL), 제1 내지 제4 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)을 패터닝 할 수 있다. 절연층(52)들은 각각 인접한 게이트 도전층(GS)과 서로 정렬되게 패터닝 될 수 있다. 이에 따라, 메모리 셀 어레이(50)가 형성될 수 있다.
이후, 드레인 영역(DR)으로부터 제3 방향으로 연장되는 비트라인 콘택(BC)을 형성하고, 비트라인 콘택(BC)에 전기적으로 연결되는 비트라인(BL)을 형성할 수 있다. 본 개시의 예시적 실시 예에 따라, 분리 절연영역(IA)에 공통 소스 플러그가 형성되지 않으므로, 메모리 셀 어레이(50)의 상부에 공통 소스 라인이 배치되지 않을 수 있다. 이에 따라, 메모리 셀 어레이(50) 상부의 배선 자유도가 증가할 수 있다.
또한, 비트라인(BL), 비트라인 콘택(BC), 메모리 셀 어레이(50) 및 상부기판(U_SUB)을 덮는 상부 절연층(56)을 형성할 수 있다. 도 9b 내지 도 9h에서 설명된 공정에 따라, 제2 반도체 층(20)이 형성될 수 있다.
도 10은 본 개시의 예시적 실시 예들에 따른 메모리 장치를 포함하는 SSD(solid state drive) 시스템(1000)을 나타내는 블록도이다.
도 10을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해서 호스트(1100)와 신호를 송수신할 수 있고, 전원 커넥터를 통해서 전원을 공급받을 수 있다.
SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 복수의 메모리 장치들(1230, 1240, 1250) 각각은 수직 적층형 NAND 플래시 메모리 장치일 수 있고, 도 1 내지 도 9h를 참조하여 전술된 실시 예들에 따라 구현될 수 있다. 이에 따라, 메모리 장치들(1230, 1240, 1250) 각각은 칩 사이즈가 감소될 수 있고, 각종 품질 불량이 개선될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 상부기판, 및 상기 상부기판 상에 적층된 복수의 게이트 도전층들 및 상기 복수의 게이트 도전층들을 관통하여 상기 상부기판의 상면에 수직한 방향으로 연장되는 복수의 필라(pillar)들을 구비하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층 하부에 배치되고, 하부기판, 상기 하부기판과 상기 상부기판 사이에 위치하는 적어도 하나의 콘택 플러그 및 상기 하부기판에 배치되어 상기 적어도 하나의 콘택 플러그를 통해 상기 복수의 필라들에 대한 공통 소스 전압을 출력하는 공통 소스 라인 드라이버를 구비하는 제2 반도체 층을 포함하고,
    상기 제2 반도체 층은,
    상기 상부기판과 상기 하부기판 사이에 배치되는 도전층;
    상기 적어도 하나의 콘택 플러그에 포함되는 하부 콘택 플러그로서, 상기 도전층과 상기 하부기판 사이에 위치하고, 상기 공통 소스 라인 드라이버와 상기 도전층을 전기적으로 연결하는 적어도 하나의 하부 콘택 플러그; 및
    상기 적어도 하나의 콘택 플러그에 포함되는 상부 콘택 플러그로서, 상기 상부기판과 상기 도전층 사이에 위치하고, 상기 상부기판과 상기 도전층을 전기적으로 연결하는 적어도 하나 이상의 상부 콘택 플러그를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 콘택 플러그는 상기 하부기판과 상기 상부기판을 전기적으로 연결하고,
    상기 공통 소스 라인 드라이버는 상기 적어도 하나의 콘택 플러그를 통해 상기 상부기판으로 상기 공통 소스 전압을 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 상부기판은 상기 콘택 플러그와 연결되는 금속 층을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 상부기판은 상기 금속 층 상에 적층되고 제1 도전형으로 도핑된 도핑층을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 복수의 게이트 도전층들을 관통하여 상기 상부기판의 상면에 수직한 방향으로 연장되는 하나 이상의 분리 절연영역을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5 항에 있어서,
    상기 분리 절연영역은 하나 이상의 절연물질이 갭-필 되어있는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 게이트 도전층들은 폴리 실리콘을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 삭제
  9. 제1 항에 있어서,
    상기 하부 콘택 플러그의 개수는 상기 상부 콘택 플러그의 개수보다 많은 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 하부 콘택 플러그의 개수는 상기 상부 콘택 플러그의 개수보다 적은 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 하부기판 상의 일부 영역에 하나 이상의 주변 트랜지스터를 형성하는 단계;
    상기 하나 이상의 주변 트랜지스터를 덮는 하부 절연층을 형성하는 단계;
    상기 하부 절연층을 관통하고 상기 주변 트랜지스터로부터 수직 방향으로 연장되는 하나 이상의 콘택 플러그를 형성하는 단계;
    상기 하부 절연층 상에 상기 하나 이상의 콘택 플러그와 전기적으로 연결되는 금속 층을 포함하는 상부기판을 형성하는 단계; 및
    상기 상부기판 상에 적층된 복수의 게이트 도전층들을 포함하는 메모리 셀 어레이를 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 상부기판을 형성하는 단계는,
    상기 하부 절연층 상에 상기 금속 층을 적층하는 단계; 및
    상기 금속 층 상에 제1 도전형으로 도핑된 도핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 메모리 셀 어레이를 형성하는 단계는,
    상기 상부기판 상에 복수의 절연층들 및 복수의 예비 게이트 층들을 교대로 적층하여 예비 게이트 적층 구조물을 형성하는 단계;
    상기 예비 게이트 적층 구조물을 관통하며 상기 상부기판의 일부를 노출시키는 분리 절연영역을 형성하는 단계;
    상기 복수의 예비 게이트 층들을 복수의 게이트 도전층들로 치환하는 단계; 및
    상기 분리 절연영역을 절연 물질로 갭-필하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 주변 트랜지스터를 형성하는 단계는,
    상기 하부기판 상의 일부 영역에 상기 하나 이상의 주변 트랜지스터를 포함하는 공통 소스 라인 드라이버를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 상부기판, 상기 상부기판으로부터 수직방향으로 연장된 복수의 필라들 및 상기 복수의 필라들의 측벽을 따라 상기 상부기판 상에 적층된 복수의 게이트 도전층들을 구비하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층 하부에 배치되고, 상기 메모리 셀 어레이에 공통 소스 전압을 출력하는 공통 소스 라인 드라이버가 형성된 하부기판, 상기 하부기판과 상기 상부기판 사이에 배치된 하부 절연층 및 상기 하부 절연층의 적어도 일부를 관통하고 상기 공통 소스 라인 드라이버와 상기 상부기판을 전기적으로 연결하는 하나 이상의 콘택 플러그를 구비하는 제2 반도체 층을 포함하는 불휘발성 메모리 장치.
  16. 제15 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 하나 이상의 콘택 플러그를 통해 상기 상부기판으로 상기 공통 소스 전압을 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
  17. 제15 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 복수의 게이트 도전층들을 상기 수직방향으로 관통하는 분리 절연영역을 더 포함하고,
    상기 분리 절연영역의 적어도 일부는 하나 이상의 절연물질로 갭-필 되어있는 것을 특징으로 하는 불휘발성 메모리 장치.
  18. 제15 항에 있어서,
    상기 상부기판은,
    상기 하나 이상의 콘택 플러그와 전기적으로 연결되는 금속 층; 및
    상기 금속 층 상에 적층되고 제1 도전형으로 도핑된 도핑층을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  19. 제18 항에 있어서,
    상기 하부기판은 상기 제1 도전형과 다른 제2 도전형의 기판인 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 제15 항에 있어서,
    상기 공통 소스 라인 드라이버는 상기 메모리 셀 어레이의 적어도 일부와 상기 수직방향으로 오버랩되는 것을 특징으로 하는 불휘발성 메모리 장치.
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