KR20210092363A - 3차원 반도체 메모리 소자 - Google Patents

3차원 반도체 메모리 소자 Download PDF

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KR20210092363A
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김지영
양우성
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 제1 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 제2 기판; 상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및 상기 전극 구조체를 관통하는 수직 채널 구조체를 포함한다. 상기 주변 회로 구조체는, 상기 제2 기판 아래에 배치된 더미 배선 구조체를 포함하고, 상기 더미 배선 구조체는, 적층된 배선들 및 상기 배선들 중 최상부의 배선의 상면과 상기 제2 기판의 바닥면을 연결하는 비아를 포함한다.

Description

3차원 반도체 메모리 소자{Three dimensional semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 전기적 특성이 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 제2 기판; 상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및 상기 전극 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 주변 회로 구조체는, 상기 제2 기판 아래에 배치된 더미 배선 구조체를 포함하고, 상기 더미 배선 구조체는, 적층된 배선들 및 상기 배선들 중 최상부의 배선의 상면과 상기 제2 기판의 바닥면을 연결하는 비아를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 제2 기판; 상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및 상기 전극 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다. 상기 주변 회로 구조체는, 상기 제2 기판 아래에 배치된 더미 배선 구조체를 포함하고, 상기 더미 배선 구조체는 적층된 배선층들을 포함하며, 상기 배선층들 중 최상부의 배선층은 제1 배선 및 제2 배선을 포함하고, 상기 제1 및 제2 배선들은 상기 제2 기판과 전기적으로 연결되며, 상기 제1 및 제2 배선들은, 그들 사이의 층간 절연막에 의해 서로 이격될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 제1 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 배선 구조체 및 상기 배선 구조체에 인접하는 더미 배선 구조체를 포함하고; 상기 주변 회로 구조체 상의 제2 기판; 상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하는 복수개의 수직 채널 구조체들, 상기 수직 채널 구조체들은 상기 제2 기판에 전기적으로 연결되며; 상기 수직 채널 구조체들 상에 각각 제공된 도전 패드들; 상기 전극 구조체를 덮는 층간 절연막; 상기 층간 절연막 상에 제공되어, 상기 도전 패드들에 전기적으로 연결되는 비트 라인들; 및 상기 층간 절연막을 관통하여 상기 배선 구조체에 연결되는 관통 콘택을 포함할 수 있다. 각각의 상기 수직 채널 구조체들은: 기둥 형태의 매립 절연 패턴; 상기 매립 절연 패턴의 외부면을 덮는 수직 반도체 패턴; 및 상기 수직 반도체 패턴과 상기 전극들 사이에 개재된 데이터 저장막을 포함할 수 있다. 상기 더미 배선 구조체는: 제1 배선층 및 상기 제1 배선층 상의 제2 배선층, 상기 제2 배선층은 상기 제1 배선층과 상기 제2 기판 사이에 개재되고; 상기 제1 배선층과 상기 제2 배선층을 수직적으로 연결하는 제1 비아; 및 상기 제2 배선층과 상기 제2 기판을 수직적으로 연결하는 제2 비아를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 제1 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 제2 기판, 상기 제2 기판은 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 갖고; 상기 제2 기판을 관통하는 커팅 홀, 상기 커팅 홀은 상기 제1 및 제2 측벽들 사이에서 상기 제1 방향으로 연장되고, 상기 커팅 홀에 의해 상기 제2 기판에 내측벽이 정의되며; 상기 내측벽 상의 제1 도전 스페이서; 상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및 상기 전극 구조체를 관통하는 수직 채널 구조체를 포함할 수 있다.
본 발명의 실시예들에 따르면, 셀 어레이 구조체의 제2 기판에 다양한 형태의 금속 부재들을 연결하여, 제2 기판의 저항을 감소시킬 수 있다. 이로써, 셀 어레이 구조체의 채널들에 공통 소스 전압이 원활하게 인가될 수 있다. 결과적으로, 본 발명에 따른 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 II- II'선을 따라 자른 단면도들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다.
도 13 및 도 14 각각은 도 12의 M 영역을 확대한 단면도이다.
도 15, 도 16 및 도 17 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 II-II'선에 따른 단면도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 19는 도 18의 I-I'선에 따른 단면도이다.
도 20은 도 18의 I-I'선에 따른 단면도의 다른 예이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 II-II'선에 따른 단면도이다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다.
도 24는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 수직적으로 연결하는 관통 콘택(미도시)을 포함할 수 있다. 평면적 관점에서, 셀 어레이 구조체(CS)는 주변 회로 구조체(PS)와 중첩될 수 있다.
본 발명의 실시예들에서, 주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로들, 및 주변 로직 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 구체적으로, 셀 어레이 구조체(CS)는 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 제1 기판(SUB) 상에 도 1을 참조하여 설명된 주변 회로 구조체(도 2의 PS) 및 셀 어레이 구조체(도 2의 CS)가 배치될 수 있다.
각각의 칩 영역들(10)에서, 제1 기판(SUB) 상에 주변 회로 구조체(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(Control Circuit)이 배치될 수 있다.
제1 기판(SUB) 상에 셀 어레이 구조체(도 2의 CS 참조)를 구성하는 복수개의 매트들(MT)이 배치될 수 있다. 매트들(MT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 각각의 매트들(MT)은, 앞서 도 2를 참조하여 설명한 메모리 블록들(BLK0~BLKn)을 포함할 수 있다.
매트들(MT)은 주변 회로 구조체(도 2의 PS 참조)와 중첩되도록 배치될 수 있다. 본 발명의 실시예들에 따르면, 매트들(MT) 아래에서, 주변 회로 구조체(도 2의 PS 참조)를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 3에 도시된 반도체 메모리 소자는, 도 2의 어느 하나의 매트(MT)를 예시한 것이다.
도 3, 도 4a 및 도 4b를 참조하면, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS) 상에 전극 구조체(ST)를 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 제1 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(SUB)은 소자 분리막(DIL)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는, 제1 기판(SUB)의 활성 영역들 상에 배치되는 복수개의 주변 트랜지스터들(PTR)을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 제어 회로, 및 주변 로직 회로 등을 구성할 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR) 상에 제공된 배선 구조체(IS)를 포함할 수 있다. 배선 구조체(IS)는, 제1 기판(SUB) 상에 적층된 복수개의 배선층들을 포함할 수 있다. 구체적으로, 상기 배선층들은, 제1 배선들(INL1)을 포함하는 제1 배선층, 제2 배선들(INL2)을 포함하는 제2 배선층, 및 제3 배선들(INL3)을 포함하는 제3 배선층을 포함할 수 있다. 제1 배선(INL1)과 주변 트랜지스터(PTR) 사이에, 이들을 전기적으로 연결하는 주변 콘택(PCNT)이 제공될 수 있다.
일 예로, 제1 배선들(INL1)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제2 배선들(INL2)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제3 배선들(INL3)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 배선들(INL1)은 제1 피치로 제1 방향(D1)으로 배열될 수 있다. 제2 배선들(INL2)은 제2 피치로 제2 방향(D2)으로 배열될 수 있다. 제3 배선들(INL3)은 제3 피치로 제1 방향(D1)으로 배열될 수 있다. 제1 내지 제3 패치들은 서로 같거나 다를 수 있다. 제1 배선(INL1)의 폭, 제2 배선(INL2)의 폭 및 제3 배선(INL3)의 폭은 서로 같거나 다를 수 있다.
배선 구조체(IS)는, 제1 배선(INL1)과 제2 배선(INL2) 사이에 제공된 제1 비아(VI1) 및 제2 배선(INL2)과 제3 배선(INL3) 사이에 제공된 제2 비아(VI2)를 더 포함할 수 있다. 제1 및 제2 비아들(VI1, VI2)을 통해, 제1 내지 제3 배선들(INL1, INL2, INL3)이 서로 수직적으로 연결될 수 있다.
주변 회로 구조체(PS)는, 더미 배선 구조체(DIS)를 더 포함할 수 있다. 더미 배선 구조체(DIS)는, 앞서 배선 구조체(IS)에서 설명한 제1 내지 제3 배선층들을 포함할 수 있다. 더미 배선 구조체(DIS)는, 상기 제1 배선층에 제공된 제1 더미 배선들(INLd1), 상기 제2 배선층에 제공된 제2 더미 배선들(INLd2), 및 상기 제3 배선층에 제공된 제3 더미 배선들(INLd3)을 포함할 수 있다. 제1 내지 제3 더미 배선들(INLd1, INLd2, INLd3)에 관한 구체적인 설명은, 앞서 제1 내지 제3 배선들(INL1, INL2, INL3)에서 설명한 것과 실질적으로 동일할 수 있다. 다만 제1 더미 배선들(INLd1)은, 앞서 설명한 제1 배선들(INL1)과는 달리, 주변 트랜지스터(PTR)와 연결되지 않을 수 있다. 즉, 더미 배선 구조체(DIS)는 주변 트랜지스터(PTR)와 연결되지 않으며, 회로적으로 특정 기능을 수행하지 않는 더미일 수 있다.
더미 배선 구조체(DIS)는, 제1 더미 배선(INLd1)과 제2 더미 배선(INLd2) 사이에 제공된 제1 더미 비아(VId1), 제2 더미 배선(INLd2)과 제3 더미 배선(INLd3) 사이에 제공된 제2 더미 비아(VId2), 및 제3 더미 배선(INLd3)과 후술할 하부 반도체 막(LSL) 사이에 제공된 제3 더미 비아(VId3)를 더 포함할 수 있다.
제1 및 제2 더미 비아들(VId1, VId2)을 통해, 제1 내지 제3 더미 배선들(INLd1, INLd2, INLd3)이 서로 수직적으로 연결될 수 있다. 적어도 하나의 제3 더미 비아(VId3)를 통해, 더미 배선 구조체(DIS)가 하부 반도체 막(LSL)에 연결될 수 있다. 예를 들어, 제3 더미 비아(VId3)는 제3 더미 배선(INLd3)의 상면과 하부 반도체 막(LSL)의 바닥면을 연결할 수 있다.
평면적 관점에서, 더미 배선 구조체(DIS)은 제2 기판(SL) 아래에 복수개로 제공될 수 있다. 복수개의 더미 배선 구조체들(DIS)은, 제2 기판(SL) 아래에 균일하게 분산되어 배치될 수 있다. 더미 배선 구조체들(DIS)은, 배선 구조체들(IS)을 형성할 때 패턴 밀도를 균일하게 하기 위해 이용될 수 있다. 패턴 밀도가 균일해질 경우, 포토리소그래피 공정에서 발생될 수 있는 공정 불량의 위험을 감소시킬 수 있다.
배선 구조체(IS) 및 더미 배선 구조체(DIS)는 동일한 공정을 통해 동시에 형성될 수 있다. 배선 구조체(IS) 및 더미 배선 구조체(DIS) 각각은, 텅스텐, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다. 더미 배선 구조체(DIS)는 적어도 하나의 제3 더미 비아(VId3)를 통해 하부 반도체 막(LSL)과 전기적으로 연결되므로, 제2 기판(SL)은 그의 하부에 금속이 부착된 것과 동일한 효과(예를 들어, 후술할 저항 감소 효과)를 얻을 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR), 배선 구조체(IS) 및 더미 배선 구조체(DIS)를 덮는 제1 층간 절연막(ILD1)을 더 포함할 수 있다. 제1 층간 절연막(ILD1)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 제3 더미 배선들(INLd3) 사이에 제1 층간 절연막(ILD1)이 개재되어, 서로 인접하는 제3 더미 배선들(INLd3)이 제1 층간 절연막(ILD1)에 의해 분리될 수 있다 (도 4b 참조). 제3 더미 비아들(VId3) 사이에 제1 층간 절연막(ILD1)이 개재되어, 서로 인접하는 제3 더미 비아들(VId3)이 제1 층간 절연막(ILD1)에 의해 분리될 수 있다 (도 4b 참조).
주변 회로 구조체(PS)의 제1 층간 절연막(ILD1) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다. 제1 층간 절연막(ILD1) 상에, 제2 층간 절연막(ILD2) 및 제2 기판(SL)이 제공될 수 있다. 제2 기판(SL)은 제2 층간 절연막(ILD2) 내에 제공될 수 있다. 일 예로, 제2 기판(SL)은 매트(MT)의 하부를 구성하는 사각형의 플레이트 형태를 가질 수 있다. 제2 기판(SL)은, 그 위에 제공되는 전극 구조체(ST)를 지지할 수 있다.
제2 기판(SL)은, 순차적으로 적층된 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 단결정, 비정질(amorphous), 및/또는 다결정(polycrystalline)일 수 있다. 일 예로, 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL) 각각은, 불순물들이 도핑되어 n형을 갖는 폴리실리콘막을 포함할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)의 불순물의 농도는 서로 다를 수 있다.
소스 반도체 막(SSL)은 하부 반도체 막(LSL)과 상부 반도체 막(USL) 사이에 개재될 수 있다. 소스 반도체 막(SSL)에 의해, 하부 반도체 막(LSL)과 상부 반도체 막(USL)은 서로 전기적으로 연결될 수 있다. 일 예로, 평면적 관점에서, 상부 반도체 막(USL) 및 소스 반도체 막(SSL)은, 하부 반도체 막(LSL)과 중첩될 수 있다.
도 3을 참조하면, 평면적 관점에서, 하부 반도체 막(LSL)은 제1 내지 제4 측벽들(SW1-SW4)을 포함할 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제2 방향(D2)으로 서로 대향할 수 있다. 제3 및 제4 측벽들(SW3, SW4)은 제2 방향(D2)으로 연장될 수 있다. 제3 및 제4 측벽들(SW3, SW4)은 제1 방향(D1)으로 서로 대향할 수 있다.
제2 기판(SL)은, 셀 어레이 영역(CAR), 연결 영역(CNR) 및 소스 연결 영역(SCR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 제2 기판(SL)의 중심에 제공될 수 있다. 한 쌍의 연결 영역들(CNR)이 제2 기판(SL)의 양 측에 제공될 수 있다. 한 쌍의 연결 영역들(CNR)은 제1 방향(D1)으로 연장될 수 있다. 한 쌍의 소스 연결 영역(SCR)이, 하부 반도체 막(LSL)의 제1 및 제2 측벽들(SW1, SW2)에 인접하여 제공될 수 있다. 한 쌍의 소스 연결 영역(SCR)은 제1 방향(D1)으로 연장될 수 있다.
도 3 및 도 4b를 참조하면, 하부 반도체 막(LSL)은 복수개의 커팅 홀들(CHO)을 가질 수 있다. 각각의 커팅 홀들(CHO)은 제2 방향(D2)으로 연장되는 바(BAR) 형태를 가질 수 있다. 커팅 홀들(CHO)은 제1 방향(D1)으로 배열될 수 있다. 각각의 커팅 홀들(CHO)은, 하부 반도체 막(LSL)을 관통할 수 있다. 커팅 홀(CHO)을 채우는 제2 층간 절연막(ILD2)의 바닥면은, 제1 층간 절연막(ILD1)의 상면과 접할 수 있다. 커팅 홀(CHO)에 의해, 셀 어레이 구조체(CS)의 관통 콘택 영역(TVR)이 정의될 수 있다.
하부 반도체 막(LSL)의 제1 내지 제4 측벽들(SW1-SW4) 상에 제1 도전 스페이서(CSP1)가 제공될 수 있다. 커팅 홀(CHO)에 의해 정의된 하부 반도체 막(LSL)의 내측벽(ISW) 상에 제2 도전 스페이서(CSP2)가 제공될 수 있다. 제1 도전 스페이서(CSP1)는 하부 반도체 막(LSL)의 제1 내지 제4 측벽들(SW1-SW4)을 선택적으로 덮을 수 있다. 제2 도전 스페이서(CSP2)는 하부 반도체 막(LSL)의 내측벽들(ISW)을 선택적으로 덮을 수 있다. 제1 및 제2 도전 스페이서들(CSP1, CSP2)은 하부 반도체 막(LSL)의 바닥면 및 상면을 덮지 않을 수 있다. 제1 및 제2 도전 스페이서들(CSP1, CSP2)은 텅스텐, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
도 4b를 다시 참조하면, 관통 콘택 영역(TVR)에 순차적으로 적층된 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 제공될 수 있다. 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)은, 소스 반도체 막(SSL)과 동일한 레벨에 제공될 수 있다. 예를 들어, 제3 절연막(IL3)의 바닥면은 소스 반도체 막(SSL)의 바닥면과 공면을 이룰 수 있고, 제4 절연막(IL4)의 상면은 소스 반도체 막(SSL)의 상면과 공면을 이룰 수 있다.
관통 콘택 영역(TVR)에 제5 절연막(IL5)이 제공될 수 있다. 제5 절연막(IL5)은 제4 절연막(IL4) 상에 제공될 수 있다. 제5 절연막(IL5)은 상부 반도체 막(USL)과 동일한 레벨에 제공될 수 있다. 예를 들어, 제5 절연막(IL5)의 바닥면은 상부 반도체 막(USL)의 바닥면과 공면을 이룰 수 있고, 제5 절연막(IL5)의 상면은 상부 반도체 막(USL)의 상면과 공면을 이룰 수 있다.
도 3, 도 4a 및 도 4b를 참조하면, 제2 기판(SL) 상에 전극 구조체(ST)가 제공될 수 있다. 전극 구조체(ST)는, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 전극 구조체(ST)는, 적층된 전극들(EL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 전극 구조체(ST)의 제1 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
전극 구조체(ST)는, 제2 기판(SL)의 셀 어레이 영역(CAR) 상에서 연결 영역(CNR) 상으로 연장될 수 있다. 전극 구조체(ST)는, 연결 영역(CNR) 상에서 계단식 구조(STS)를 가질 수 있다. 전극 구조체(ST)의 계단식 구조(STS)는, 셀 어레이 영역(CAR)에서 소스 연결 영역(SCR)으로 갈수록 그의 높이가 감소할 수 있다.
전극 구조체(ST)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 전극 구조체(ST)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL)은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄)으로 이루어진 군에서 선택된 도전 물질을 포함할 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상의 전극 구조체(ST)는 제2 절연막(IL2)을 더 포함할 수 있다. 제2 절연막(IL2)은 셀 어레이 영역(CAR) 상에만 선택적으로 제공되고, 연결 영역(CNR) 상에는 제공되지 않을 수 있다. 제2 절연막(IL2)의 두께는, 제1 절연막(IL1)의 두께보다 더 클 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)과 동일한 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 전극 구조체(ST)를 관통하는 복수개의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은, 제2 방향(D2)을 따라 배열될 수 있다. 각각의 수직 채널 구조체들(VS)은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(SP)은 수직 절연 패턴(VP)과 매립 절연 패턴(VI) 사이에 개재될 수 있다. 각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 제공될 수 있다.
매립 절연 패턴(VI)은, 원기둥 형태를 가질 수 있다. 수직 반도체 패턴(SP)은, 매립 절연 패턴(VI)의 표면을 덮으며 하부 반도체 막(LSL)으로부터 도전 패드(PAD)까지 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태(pipe-shaped)를 가질 수 있다. 수직 절연 패턴(VP)은, 수직 반도체 패턴(SP)의 외부면(outer surface)을 덮으며 하부 반도체 막(LSL)으로부터 제2 절연막(IL2)의 상면까지 제3 방향(D3)으로 연장될 수 있다. 수직 절연 패턴(VP) 역시 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은, 전극 구조체(ST)와 수직 반도체 패턴(SP) 사이에 개재될 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 본 발명의 일 실시예로, 수직 절연 패턴(VP)은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
예를 들어, 전하 저장막은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 채널 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 비트라인 콘택 플러그(BPLG)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
소스 반도체 막(SSL)은, 수직 반도체 패턴들(SP) 각각의 하부 측벽과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 수직 반도체 패턴들(SP)이 함께 제2 기판(SL)에 전기적으로 연결될 수 있다. 제2 기판(SL)은 메모리 셀들의 소스로 기능할 수 있다. 후술하는 바와 같이, 제2 기판(SL)에 공통 소스 전압이 인가될 수 있다.
복수개의 분리 구조체들(SPS)이 전극 구조체(ST)를 관통할 수 있다. 분리 구조체들(SPS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 예를 들어, 분리 구조체들(SPS)에 의해, 전극 구조체(ST)의 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다. 분리 구조체들(SPS)에 의해 분리된 복수개의 전극들(EL)은, 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 분리 구조체들(SPS)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 3차원 낸드 플래시 메모리 소자일 수 있다. 하부 반도체 막(LSL) 상의 전극 구조체(ST)에 낸드 셀 스트링들이 집적될 수 있다. 즉, 전극 구조체(ST) 및 이를 관통하는 수직 채널 구조체들(VS)은, 제2 기판(SL) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다. 전극 구조체(ST)의 전극들(EL)은 트랜지스터들의 게이트 전극들로 이용될 수 있다.
도 4b를 참조하면, 전극 구조체(ST)는, 각각의 관통 콘택 영역들(TVR)에 제공된 몰드 구조체(MO)를 포함할 수 있다. 평면적 관점에서, 몰드 구조체(MO)는 관통 콘택 영역(TVR)을 따라 제2 방향(D2)으로 연장될 수 있다.
몰드 구조체(MO)는, 제5 절연막(IL5) 상에 제3 방향(D3)으로 적층된 희생막들(HL)을 포함할 수 있다. 몰드 구조체(MO)는, 적층된 희생막들(HL)을 서로 이격시키는 제1 절연막들(IL1)을 더 포함할 수 있다. 몰드 구조체(MO)의 제1 절연막들(IL1) 및 희생막들(HL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
희생막들(HL)은, 전극 구조체(ST)의 전극들(EL)과 각각 동일한 레벨에 제공될 수 있다. 다시 말하면, 몰드 구조체(MO)의 희생막(HL)은, 제2 방향(D2)으로 서로 인접하는 전극들(EL)을 서로 물리적으로 연결할 수 있다. 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연 물질을 포함할 수 있다. 제1 절연막들(IL1), 제2 절연막(IL2) 및 희생막들(HL)이 모두 절연 물질로 이루어지기 때문에, 몰드 구조체(MO)는 절연체일 수 있다.
도 3, 도 4a 및 도 4b를 참조하면, 제2 기판(SL) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3)은, 전극 구조체(ST)의 계단식 구조(STS)를 덮을 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다.
비트라인 콘택 플러그들(BPLG)이 제4 층간 절연막(ILD4)을 관통하여, 도전 패드들(PAD)에 각각 접속될 수 있다. 복수개의 비트 라인들(BL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 각각의 비트 라인들(BL)은, 비트라인 콘택 플러그(BPLG)를 통해 수직 반도체 패턴(SP)과 전기적으로 연결될 수 있다.
셀 콘택 플러그들(PLG)이 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여, 계단식 구조(STS)를 이루는 전극들(EL)에 각각 접속될 수 있다. 복수개의 상부 배선들(UIL)이 제4 층간 절연막(ILD4) 상에 배치될 수 있다. 각각의 상부 배선들(UIL)은, 셀 콘택 플러그(PLG)를 통해 전극(EL)과 전기적으로 연결될 수 있다.
도 4b를 참조하면, 각각의 관통 콘택 영역(TVR)에 적어도 하나의 관통 콘택(TVS)이 제공될 수 있다. 관통 콘택 영역(TVR)의 관통 콘택(TVS)은, 제4 층간 절연막(ILD4), 몰드 구조체(MO), 제5 절연막(IL5), 제4 절연막(IL4), 하부 희생막(LHL), 제3 절연막(IL3) 및 제2 층간 절연막(ILD2)을 관통하여, 주변 회로 구조체(PS)의 제3 배선(INL3)에 전기적으로 연결될 수 있다. 예를 들어, 관통 콘택 영역(TVR)의 관통 콘택(TVS)은, 비트 라인(BL)을 주변 회로 구조체(PS)에 전기적으로 연결할 수 있다.
도 3 및 도 4a를 참조하면, 소스 연결 영역(SCR) 상에 복수개의 공통 소스 콘택들(CSC)이 제공될 수 있다. 공통 소스 콘택들(CSC)은 하부 반도체 막(LSL)의 제1 및 제2 측벽들(SW1, SW2)에 인접할 수 있다. 공통 소스 콘택들(CSC)은 제1 방향(D1)으로 배열될 수 있다. 각각의 공통 소스 콘택(CSC)은, 제4 층간 절연막(ILD4) 및 제3 층간 절연막(ILD3)을 관통하여, 제2 기판(SL)에 연결될 수 있다.
소스 연결 영역(SCR) 상에 관통 콘택들(TVS)이 더 제공될 수 있다. 소스 연결 영역(SCR)의 관통 콘택(TVS)은, 공통 소스 콘택(CSC)에 제2 방향(D2)으로 인접할 수 있다. 소스 연결 영역(SCR)의 관통 콘택(TVS)은, 제4 층간 절연막(ILD4), 제3 층간 절연막(ILD3), 및 제2 층간 절연막(ILD2)을 관통하여, 주변 회로 구조체(PS)의 제3 배선(INL3)에 전기적으로 연결될 수 있다.
소스 연결 영역(SCR) 아래에 배치된 주변 트랜지스터들(PTR)은, 공통 소스 전압을 공급하기 위한 공통 소스 라인 드라이버를 구성할 수 있다. 다시 말하면, 소스 연결 영역(SCR)의 관통 콘택(TVS)은, 주변 회로 구조체(PS)의 공통 소스 라인 드라이버와 직접 연결될 수 있다.
소스 연결 영역(SCR) 상의 상부 배선(UIL)이, 서로 인접하는 공통 소스 콘택(CSC)과 관통 콘택(TVS)을 연결할 수 있다. 결과적으로, 관통 콘택(TVS), 상부 배선(UIL) 및 공통 소스 콘택(CSC)을 통해, 주변 회로 구조체(PS)의 공통 소스 라인 드라이버가 제2 기판(SL)에 전기적으로 연결될 수 있다. 공통 소스 라인 드라이버를 통하여 공통 소스 전압이 하부 반도체 막(LSL)의 제1 및 제2 측벽들(SW1, SW2) 부근에 인가될 수 있다.
셀 어레이 영역(CAR)의 중심에 위치하는 수직 채널 구조체(VS)와 하부 반도체 막(LSL)의 제1 또는 제2 측벽(SW1 또는 SW2)까지의 거리는 상대적으로 멀 수 있다. 공통 소스 전압이 하부 반도체 막(LSL)의 제1 및 제2 측벽들(SW1, SW2) 부근에 인가되므로, 공통 소스 전압이 셀 어레이 영역(CAR)의 중심에 위치하는 수직 채널 구조체(VS)로 전달되는 전기적 경로는 상대적으로 길 수 있다. 상대적으로 긴 상기 전기적 경로는 저항 증가의 문제를 발생시킬 수 있다. 저항이 증가함으로써 반도체 메모리 소자의 전기적 특성이 저하될 수 있다.
한편 도 3에 나타난 본 발명의 실시예에 따르면, 저 저항의 금속 물질로 이루어진 제2 도전 스페이서(CSP2)가 하부 반도체 막(LSL)의 내측벽(ISW) 상에 제공될 수 있다. 제2 도전 스페이서(CSP2)는 하부 반도체 막(LSL)의 제1 및 제2 측벽들(SW1, SW2) 사이에서 제2 방향(D2)으로 연장되므로, 제2 도전 스페이서(CSP2)를 통해 상기 전기적 경로의 저항을 감소시킬 수 있다.
저 저항의 금속 물질로 이루어진 더미 배선 구조체들(DIS)이 하부 반도체 막(LSL) 아래에 제공될 수 있다. 더미 배선 구조체들(DIS)은 제2 기판(SL) 아래에 균일하게 분산되어 배치될 수 있고, 이는 제2 기판(SL)의 저항을 감소시킬 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 제2 기판(SL)의 저항을 감소시켜 공통 소스 전압의 전달 과정에서 발생할 수 있는 노이즈가 감소될 수 있다. 제2 기판(SL)에 연결된 수직 채널 구조체들(VS)에 공통 소스 전압이 균일하게 인가될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 소자는 전기적 특성이 향상될 수 있다.
도 5a, 6a, 7a, 8a, 9a, 10a 및 11a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다. 도 5b, 6b, 7b, 8b, 9b, 10b 및 11b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 II- II'선을 따라 자른 단면도들이다.
도 3, 도 5a 및 도 5b를 참조하면, 제1 기판(SUB) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(SUB) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 주변 트랜지스터들(PTR) 상에 배선 구조체(IS)를 형성하는 것, 및 주변 트랜지스터들(PTR) 상에 더미 배선 구조체(DIS)를 형성하는 것을 포함할 수 있다. 더미 배선 구조체(DIS)는, 제3 더미 배선들(INLd3) 상에 형성된 제3 더미 비아들(VId3)을 더 포함할 수 있다.
예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 제1 기판(SUB) 상에 활성 영역들을 정의하는 소자 분리막(DIL)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다.
주변 트랜지스터들(PTR), 배선 구조체(IS) 및 더미 배선 구조체(DIS)를 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다. 제1 층간 절연막(ILD1) 상에 하부 반도체 막(LSL)이 형성될 수 있다. 하부 반도체 막(LSL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 하부 반도체 막(LSL)을 패터닝하여, 하부 반도체 막(LSL)을 관통하는 복수개의 커팅 홀들(CHO)이 형성될 수 있다. 커팅 홀들(CHO)은 제2 방향(D2)으로 연장될 수 있다. 커팅 홀들(CHO)은 제1 방향(D1)으로 배열될 수 있다. 커팅 홀(CHO)에 의해 노출된 영역이 관통 콘택 영역(TVR)으로 정의될 수 있다. 상기 패터닝 공정은, 하부 반도체 막(LSL)을 사각형의 플레이트 형태로 패터닝하는 것을 더 포함할 수 있다.
하부 반도체 막(LSL) 상에 제1 및 제2 도전 스페이서들(CSP1, CSP2)이 형성될 수 있다. 하부 반도체 막(LSL)의 제1 내지 제4 측벽들(SW1-SW4) 상에 제1 도전 스페이서(CSP1)가 형성될 수 있다. 하부 반도체 막(LSL)의 각각의 커팅 홀들(CHO) 내에 제2 도전 스페이서(CSP2)가 형성될 수 있다. 제2 도전 스페이서(CSP2)는 하부 반도체 막(LSL)의 내측벽(ISW)을 덮을 수 있다. 구체적으로, 제1 및 제2 도전 스페이서들(CSP1, CSP2)을 형성하는 것은, 하부 반도체 막(LSL) 상에 도전막을 콘포멀하게 형성하는 것, 및 하부 반도체 막(LSL)의 상면이 노출될 때가지 상기 도전막을 이방성 식각하는 것을 포함할 수 있다. 상기 도전막은 텅스텐, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
도 3, 도 7a 및 도 7b를 참조하면, 하부 반도체 막(LSL) 상에 순차적으로 적층된 제3 절연막(IL3), 하부 희생막(LHL), 및 제4 절연막(IL4)이 형성될 수 있다. 평면적 관점에서, 하부 희생막(LHL)은 하부 반도체 막(LSL)과 중첩되도록 형성될 수 있다. 예를 들어, 제3 및 제4 절연막들(IL3, IL4)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제4 절연막(IL4) 상에 상부 반도체 막(USL)이 형성될 수 있다. 상부 반도체 막(USL)은 하부 반도체 막(LSL)과 중첩되도록 형성될 수 있다. 예를 들어, 상부 반도체 막(USL)은 관통 콘택 영역(TVR)을 노출하도록 패터닝될 수 있다. 상부 반도체 막(USL)에 의해 노출된 관통 콘택 영역(TVR)을 채우는 제5 절연막(IL5)이 형성될 수 있다. 제5 절연막(IL5)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다.
상부 반도체 막(USL) 상에 몰드 구조체(MO)가 형성될 수 있다. 구체적으로, 상부 반도체 막(USL) 상에 제1 절연막들(IL1) 및 희생막들(HL)을 번갈아 적층하여, 몰드 구조체(MO)가 형성될 수 있다. 몰드 구조체(MO)의 최상부에 제2 절연막(IL2)이 형성될 수 있다.
제1 절연막들(IL1), 희생막들(HL), 및 제2 절연막(IL2)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 절연막들(IL1)은 실리콘 산화막을 포함할 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
연결 영역(CNR) 상의 몰드 구조체(MO)에 계단식 구조(STS)가 형성될 수 있다. 구체적으로, 몰드 구조체(MO)에 사이클 공정을 수행하여 연결 영역(CNR) 상에 계단식 구조(STS)가 형성될 수 있다. 계단식 구조(STS)를 형성하는 것은, 몰드 구조체(MO) 상에 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 이용한 사이클을 복수 회 반복 수행하는 것을 포함할 수 있다. 하나의 사이클은, 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)의 일부를 식각하는 공정, 및 상기 마스크 패턴을 축소시키는 트리밍 공정을 포함할 수 있다.
몰드 구조체(MO) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3)을 형성하는 것은, 몰드 구조체(MO)를 덮는 두꺼운 절연막을 형성하는 것, 및 제2 절연막(IL2)이 노출될 때까지 상기 절연막 상에 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 3, 도 8a 및 도 8b를 참조하면, 셀 어레이 영역(CAR) 상에 몰드 구조체(MO)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 하부 반도체 막(LSL)을 노출할 수 있다. 채널 홀들(CH) 각각의 바닥면은, 하부 반도체 막(LSL)의 바닥면과 상면 사이에 위치할 수 있다. 구체적으로 채널 홀들(CH)을 형성하는 것은, 몰드 구조체(MO) 상에 채널 홀들(CH)이 형성될 영역들을 정의하는 개구부들을 갖는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 몰드 구조체(MO)를 이방성 식각하는 것을 포함할 수 있다.
평면적 관점에서, 채널 홀들(CH)은 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 채널 홀들(CH)을 형성하기 위한 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
채널 홀들(CH)을 내에 수직 채널 구조체들(VS)이 각각 형성될 수 있다. 수직 채널 구조체(VS)를 형성하는 것은, 채널 홀(CH)의 내벽 상에 수직 절연막, 수직 반도체막, 및 매립 절연막을 순차적으로 형성하는 것, 및 제2 절연막(IL2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 수직 절연막 및 상기 수직 반도체막은 콘포멀하게 형성될 수 있다.
구체적으로, 채널 홀(CH)의 내벽을 덮는 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 수직 절연 패턴(VP)의 내벽을 덮는 수직 반도체 패턴(SP)이 형성될 수 있다. 수직 반도체 패턴(SP)은 상단이 오픈된 파이프 형태를 가질 수 있다. 수직 반도체 패턴(SP)의 파이프의 내부를 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)은 수직 채널 구조체(VS)를 구성할 수 있다. 각각의 수직 채널 구조체들(VS)의 상부에 도전 패드(PAD)가 형성될 수 있다.
도 3, 도 9a 및 도 9b를 참조하면, 몰드 구조체(MO) 및 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 몰드 구조체(MO)를 패터닝하여, 몰드 구조체(MO)을 관통하는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
트렌치(TR)는 하부 반도체 막(LSL)을 노출할 수 있다. 트렌치(TR)는, 희생막들(HL)의 측벽들을 노출할 수 있다. 트렌치(TR), 제3 절연막(IL3)의 측벽, 하부 희생막(LHL)의 측벽, 및 제4 절연막(IL4)의 측벽을 노출할 수 있다.
도 3, 도 10a 및 도 10b를 참조하면, 트렌치들(TR)에 의해 노출된 하부 희생막(LHL)이 소스 반도체 막(SSL)으로 교체될 수 있다. 구체적으로, 트렌치들(TR)에 의해 노출된 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 채널 구조체들(VS) 각각의 수직 절연 패턴(VP)의 하부가 노출될 수 있다. 관통 콘택 영역(TVR) 상의 하부 희생막(LHL)은 제거되지 않을 수 있다.
노출된 수직 절연 패턴(VP)의 하부를 선택적으로 제거할 수 있다. 이로써, 수직 반도체 패턴(SP)의 하부가 노출될 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 제3 절연막(IL3) 및 제4 절연막(IL4)이 함께 제거될 수 있다.
제3 절연막(IL3), 하부 희생막(LHL) 및 제4 절연막(IL4)이 제거된 공간에 소스 반도체 막(SSL)이 형성될 수 있다. 소스 반도체 막(SSL)은, 노출된 수직 반도체 패턴(SP)의 하부와 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 아래의 하부 반도체 막(LSL)과 직접 접촉할 수 있다. 소스 반도체 막(SSL)은, 그 위의 상부 반도체 막(USL)과 직접 접촉할 수 있다. 하부 반도체 막(LSL), 소스 반도체 막(SSL) 및 상부 반도체 막(USL)은 제2 기판(SL)을 구성할 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 트렌치들(TR)에 의해 노출된 희생막들(HL)이 전극들(EL)로 각각 교체되어, 전극 구조체(ST)가 형성될 수 있다. 구체적으로, 트렌치들(TR)을 통해 노출된 희생막들(HL)이 선택적으로 제거될 수 있다. 희생막들(HL)이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다. 관통 콘택 영역(TVR) 상의 희생막들(HL)은 제거되지 않을 수 있다. 따라서, 관통 콘택 영역(TVR) 상의 몰드 구조체(MO)는 잔류할 수 있다.
도 3, 도 4a 및 도 4b를 다시 참조하면, 관통 콘택 영역(TVR) 및 소스 연결 영역(SCR) 상에 관통 콘택들(TVS)이 형성될 수 있다. 관통 콘택들(TVS)은, 제4 층간 절연막(ILD4)으로부터 주변 회로 구조체(PS)까지 연장될 수 있다. 관통 콘택(TVS)을 형성하는 것은, 제4 층간 절연막(ILD4) 상에 이방성 식각 공정을 수행하여 주변 회로 구조체(PS)의 제3 배선(INL3)을 노출하는 관통 홀을 형성하는 것, 및 상기 관통 홀에 도전 물질을 채우는 것을 포함할 수 있다.
제4 층간 절연막(ILD4)을 관통하여 도전 패드들(PAD)에 각각 접속하는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 제3 및 제4 층간 절연막들(ILD3, ILD4)을 관통하여 전극들(EL)에 각각 접속하는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 제4 층간 절연막(ILD4) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL) 및 셀 콘택 플러그들(PLG)과 전기적으로 연결되는 상부 배선들(UIL)이 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다. 도 13 및 도 14 각각은 도 12의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 12를 참조하면, 소스 연결 영역(SCR)의 관통 콘택(TVS)은 제1 도전 스페이서(CSP1)와 접촉할 수 있다. 따라서, 공통 소스 전압이 제1 도전 스페이서(CSP1)를 통해 관통 콘택(TVS)으로부터 하부 반도체 막(LSL)으로 직접 인가될 수 있다. 제1 도전 스페이서(CSP1)와 관통 콘택(TVS)은 제2 기판(SL)에 부착된 금속 부재에 해당하므로, 제2 기판(SL)의 저항을 낮출 수 있다.
도 13을 참조하면 하부 반도체 막(LSL)의 상면의 제1 레벨(LV1)에서, 관통 콘택(TVS)은 제1 폭(W1)을 가질 수 있다. 하부 반도체 막(LSL)의 바닥면의 제2 레벨(LV2)에서, 관통 콘택(TVS)은 제2 폭(W2)을 가질 수 있다. 하부 반도체 막(LSL)과 제3 배선(INL3) 사이의 제3 레벨(LV3)에서, 관통 콘택(TVS)은 제3 폭(W3)을 가질 수 있다. 제1 폭(W1)은 제3 폭(W3)보다 클 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 본 실시예에 따른 관통 콘택(TVS)을 형성하는 것은, 이방성 식각으로 관통 홀을 형성하는 것, 및 상기 관통 홀 내에 습식 식각 공정을 수행하여 상기 관통 홀을 확장시키는 것을 포함할 수 있다.
본 발명의 다른 실시예로, 도 14를 참조하면, 제3 폭(W3)은 제2 폭(W2)보다 크거나 같고, 제2 폭(W2)의 1.5배보다 작을 수 있다. 제1 폭(W1)은 제3 폭(W3)의 1.5배보다 클 수 있다. 본 실시예에 따른 관통 콘택(TVS)을 형성하는 것은, 앞서 도 13을 참조하여 설명한 습식 식각 공정이 생략될 수 있다.
도 15, 도 16 및 도 17 각각은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 II-II'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
본 발명의 일 실시예로, 도 3 및 도 15를 참조하면, 커팅 홀(CHO)을 정의하는 하부 반도체 막(LSL)의 내측벽(ISW)은, 기울어질 수 있다. 예를 들어, 내측벽(ISW)과 제1 층간 절연막(ILD1)의 상면 사이의 제1 각도(θ1)는 70도 내지 89도일 수 있다. 제2 도전 스페이서(CSP2)가 기울어진 내측벽(ISW)을 덮을 수 있다.
본 발명의 다른 실시예로, 도 3 및 도 16을 참조하면, 커팅 홀(CHO)이 제1 기판(SUB)을 향하여 더 리세스되어, 리세스 영역(RS)이 형성될 수 있다. 리세스 영역(RS)의 바닥은 하부 반도체 막(LSL)의 바닥면보다 더 낮을 수 있다. 제2 도전 스페이서(CSP2)가 리세스 영역(RS)을 부분적으로 채울 수 있다. 제2 도전 스페이서(CSP2)의 바닥면은 하부 반도체 막(LSL)의 바닥면보다 더 낮을 수 있다. 리세스 영역(RS)을 통하여, 제2 도전 스페이서(CSP2)의 부피가 상대적으로 커질 수 있다. 따라서, 제2 기판(SL)의 저항을 더 낮출 수 있다.
본 발명의 또 다른 실시예로, 도 3 및 도 17을 참조하면, 내측벽(ISW)과 제1 층간 절연막(ILD1)의 상면 사이의 제2 각도(θ2)는 91도 내지 120도일 수 있다. 제2 도전 스페이서(CSP2)가 기울어진 내측벽(ISW)을 덮을 수 있다. 내측벽(ISW)이 경사짐으로 인해, 제2 도전 스페이서(CSP2)의 제1 방향(D1)으로의 폭은 제1 기판(SUB)에 가까워질수록 점진적으로 증가할 수 있다. 내측벽(ISW)이 경사짐으로 인해, 내측벽(ISW) 상에 형성된 제2 도전 스페이서(CSP2)의 부피가 상대적으로 커질 수 있다. 따라서, 제2 기판(SL)의 저항을 더 낮출 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 도 19는 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 19를 참조하면, 전극 구조체(ST)는 더미 계단식 구조(STSd)를 포함할 수 있다. 더미 계단식 구조(STSd)는 제3 또는 제4 측벽(SW3 또는 SW4)에 인접할 수 있다. 더미 계단식 구조(STSd)는 제2 방향(D2)으로 연장될 수 있다. 더미 계단식 구조(STSd)에는, 앞서 설명한 셀 콘택 플러그들(PLG)이 제공되지 않을 수 있다.
더미 계단식 구조(STSd) 아래의 하부 반도체 막(LSL)에 도전 패턴들(CCP)이 제공될 수 있다. 구체적으로, 하부 반도체 막(LSL)은 더미 계단식 구조(STSd) 아래에 형성된 복수개의 홀들(HO)을 포함할 수 있다. 홀들(HO)은 제2 방향(D2)을 따라 배열될 수 있다. 홀(HO)의 제1 방향(D1)으로의 제4 폭(W4)은, 제1 도전 스페이서(CSP1)의 최대 폭보다 크고 상기 최대 폭의 2배 보다 작을 수 있다. 홀(HO) 내에 도전 패턴(CCP)이 제공될 수 있다. 도전 패턴(CCP)의 상면은 하부 반도체 막(LSL)의 상면과 실질적으로 공면을 이룰 수 있다. 도전 패턴(CCP)은 텅스텐, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
하부 반도체 막(LSL) 내에 도전 패턴들(CCP)이 제공됨으로써, 제2 기판(SL)에 부착된 금속 부재의 양은 더 증가될 수 있다. 결과적으로, 도전 패턴들(CCP)은 제2 기판(SL)의 저항을 감소시킬 수 있다.
도 20은 도 18의 I-I'선에 따른 단면도의 다른 예이다. 도 20을 참조하면, 홀(HO)이 제1 기판(SUB)을 향해 더 리세스되어, 홀(HO)의 바닥이 하부 반도체 막(LSL)의 바닥면보다 아래에 위치할 수 있다. 따라서, 도전 패턴(CCP)의 바닥면은 하부 반도체 막(LSL)의 바닥면보다 낮을 수 있다. 도 20에 예시된 도전 패턴(CCP)은 도 19에 예시된 도전 패턴(CCP)보다 더 큰 부피를 가질 수 있고, 따라서 제2 기판(SL)의 저항을 더 감소시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 평면도이다. 본 실시예에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21을 참조하면, 관통 콘택 영역들(TVR)은 제1 관통 콘택 영역들(TVR1) 및 제2 관통 콘택 영역들(TVR2)을 포함할 수 있다. 제1 관통 콘택 영역들(TVR1) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 제2 관통 콘택 영역들(TVR2) 각각은 사각형의 닷 형태를 가질 수 있다. 제2 관통 콘택 영역들(TVR2)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 제1 관통 콘택 영역들(TVR1)에는 제2 도전 스페이서(CSP2)가 제공될 수 있다. 제2 도전 스페이서(CSP2)는, 제1 관통 콘택 영역(TVR1)을 정의하는 제1 커팅 홀(CHO1)의 측벽 상에 제공될 수 있다.
각각의 제2 관통 콘택 영역들(TVR2)에는 제3 도전 스페이서(CSP3)가 제공될 수 있다. 제3 도전 스페이서(CSP3)는, 제2 관통 콘택 영역(TVR2)을 정의하는 제2 커팅 홀(CHO2)의 측벽 상에 제공될 수 있다.
서로 인접하는 제1 관통 콘택 영역들(TVR1)은 다양한 간격을 가질 수 있다. 일 예로, 제1 방향(D1)으로 서로 인접하는 제1 관통 콘택 영역들(TVR1)간의 거리는 제1 거리(DI1)일 수 있다. 다른 예로, 제1 방향(D1)으로 서로 인접하는 제1 관통 콘택 영역들(TVR1)간의 거리는 제2 거리(DI2)일 수 있다. 제2 거리(DI2)는 제1 거리(DI1)보다 클 수 있다.
제2 관통 콘택 영역들(TVR2)은 다양한 피치로 배열될 수 있다. 일 예로, 제2 관통 콘택 영역들(TVR2)은 제1 피치(P1)로 제2 방향(D2)으로 배열될 수 있다. 다른 예로, 제2 관통 콘택 영역들(TVR2)은 제2 피치(P2)로 제2 방향(D2)으로 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 클 수 있다.
제2 관통 콘택 영역들(TVR2) 상에 각각 제3 도전 스페이서들(CSP3)이 제공됨으로써, 제2 기판(SL)에 부착된 금속 부재의 양은 더 증가될 수 있다. 결과적으로, 제3 도전 스페이서들(CSP3)은 보다 효율적으로 제2 기판(SL)의 저항을 감소시킬 수 있다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 II-II'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22를 참조하면, 일 예로, 제2 도전 스페이서(CSP2)는 금속 패턴(MP) 및 배리어 패턴(BP)을 포함할 수 있다. 배리어 패턴(BP)은 금속 패턴(MP)과 하부 반도체 막(LSL)의 측벽 사이에 개재될 수 있다. 배리어 패턴(BP)은 금속 패턴(MP)과 제1 층간 절연막(ILD1)의 상면 사이에 개재될 수 있다.
배리어 패턴(BP)은, 금속 패턴(MP)과 하부 반도체 막(LSL)간의 접착력 및 금속 패턴(MP)과 제1 층간 절연막(ILD1)간의 접착력을 향상시킬 수 있다. 배리어 패턴(BP)은, 금속 패턴(MP)의 금속 성분의 확산을 방지할 수 있다. 일 예로, 배리어 패턴(BP)은 Ti, TiN 및 WN 중 적어도 하나를 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 3, 도 4a 및 도 4b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 23을 참조하면, 더미 배선 구조체들(DIS) 중 적어도 하나는 적어도 하나의 접지 콘택(GCNT)을 더 포함할 수 있다. 접지 콘택(GCNT)은 제1 더미 배선(INLd1)과 제1 기판(SUB) 사이에 제공되어, 이들을 서로 전기적으로 연결시킬 수 있다. 다시 말하면, 더미 배선 구조체(DIS)는 제2 기판(SL)뿐만 아니라 제1 기판(SUB)과도 연결될 수 있다. 더미 배선 구조체(DIS)를 통해, 제2 기판(SL)이 제1 기판(SUB)과 전기적으로 연결될 수 있다.
더미 배선 구조체들(DIS) 중 적어도 다른 하나는 접지 콘택(GCNT)을 포함하지 않을 수 있다. 즉, 상기 더미 배선 구조체(DIS)는 제2 기판(SL)하고만 연결될 뿐, 제1 기판(SUB)과는 연결되지 않을 수 있다.
도 24는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도이다.
도 24를 참조하면, 앞서 도 3, 도 7a 및 도 7b를 참조하여 설명한 결과물 상에 채널 홀들(CH)이 형성될 수 있다. 앞서 설명한 바와 같이, 채널 홀들(CH)은 고에너지(high-power) 플라즈마를 이용한 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 이방성 식각 공정을 수행할 시, 플라즈마에 포함된 이온들(ION) 및/또는 라디칼들로부터 유도된 양전하들(positive charges)이 채널 홀들(CH)에 노출된 제2 기판(SL)에 축적(charging)될 수 있다.
본 실시예에 따른 메모리 소자를 제조하는 동안, 제1 기판(SUB)은 반도체 제조 장비의 서포터(미도시) 상에 위치할 수 있다. 채널 홀들(CH)을 형성하는 상기 이방성 식각 동안, 상기 서포터로부터 제1 기판(SUB)에 접지 전압이 인가될 수 있다.
더미 배선 구조체(DIS)는 접지 콘택(GCNT)을 통해 제2 기판(SL)을 제1 기판(SUB)에 연결시킬 수 있다. 이로써 상기 이방성 식각 동안, 상기 서포터 및 제1 기판(SUB)으로부터 접지 전압이 제2 기판(SL)에 인가될 수 있다. 결과적으로, 플라즈마를 이용한 이방성 식각 공정 동안(즉, 채널 홀들(CH)을 형성하는 동안), 이온들(ION)이 제1 기판(SUB)을 통해 외부로 배출(discharge)될 수 있다. 본 발명의 실시예에 따르면, 채널 홀들(CH)을 형성하는 공정 동안 아킹(arcing)이 발생하는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상의 제2 기판;
    상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및
    상기 전극 구조체를 관통하는 수직 채널 구조체를 포함하되,
    상기 주변 회로 구조체는, 상기 제2 기판 아래에 배치된 더미 배선 구조체를 포함하고,
    상기 더미 배선 구조체는, 적층된 배선들 및 상기 배선들 중 최상부의 배선의 상면과 상기 제2 기판의 바닥면을 연결하는 비아를 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 최상부의 배선은, 서로 인접하는 제1 배선 및 제2 배선을 포함하고,
    상기 제1 및 제2 배선들은, 그들 사이의 층간 절연막에 의해 서로 이격되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 주변 회로 구조체는 주변 로직 회로를 구성하는 주변 트랜지스터를 더 포함하고,
    상기 더미 배선 구조체는 상기 주변 트랜지스터와 연결되지 않는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 기판을 관통하는 커팅 홀, 상기 커팅 홀은 일 방향으로 연장되고, 상기 커팅 홀은 상기 제2 기판의 내측벽을 정의하며; 및
    상기 내측벽 상의 도전 스페이서를 더 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 전극 구조체는, 상기 커팅 홀 상의 몰드 구조체를 포함하고,
    상기 반도체 메모리 소자는, 상기 몰드 구조체를 관통하여 상기 주변 회로 구조체에 연결되는 관통 콘택을 더 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제2 기판은, 하부 반도체 막 및 상기 하부 반도체 막 상의 소스 반도체 막을 포함하고,
    상기 수직 채널 구조체는 상기 소스 반도체 막에 연결되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 하부 반도체 막을 관통하는 홀 내에 제공된 도전 패턴을 더 포함하되,
    상기 도전 패턴의 상면은 상기 하부 반도체 막의 상면과 실질적으로 공면을 이루고,
    상기 도전 패턴은 금속을 포함하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 전극 구조체의 상기 전극들 및 이들을 관통하는 상기 수직 채널 구조체는 3차원적으로 배열되는 메모리 셀들을 구성하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제2 기판은, 셀 어레이 영역, 연결 영역 및 소스 연결 영역을 갖고,
    상기 연결 영역은 상기 셀 어레이 영역 및 상기 소스 연결 영역 사이에 개재되며,
    상기 수직 채널 구조체는 상기 셀 어레이 영역 상에 제공되고,
    상기 전극 구조체는, 상기 연결 영역 상에서 계단식 구조를 갖는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 전극 구조체를 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 소스 연결 영역과 연결되는 공통 소스 콘택;
    상기 층간 절연막을 관통하여 상기 소스 연결 영역 아래의 주변 회로 구조체와 연결되는 관통 콘택; 및
    상기 층간 절연막 상에 제공되어 상기 공통 소스 콘택과 상기 관통 콘택을 연결하는 상부 배선을 더 포함하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제2 기판의 일 측벽상의 도전 스페이서를 더 포함하되,
    상기 소스 연결 영역은 상기 제2 기판의 상기 일 측벽에 인접하고,
    상기 관통 콘택은 상기 도전 스페이서와 접촉하는 반도체 메모리 소자.
  12. 제1 기판 상의 주변 회로 구조체;
    상기 주변 회로 구조체 상의 제2 기판;
    상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 및
    상기 전극 구조체를 관통하는 수직 채널 구조체를 포함하되,
    상기 주변 회로 구조체는, 상기 제2 기판 아래에 배치된 더미 배선 구조체를 포함하고,
    상기 더미 배선 구조체는 적층된 배선층들을 포함하며,
    상기 배선층들 중 최상부의 배선층은 제1 배선 및 제2 배선을 포함하고,
    상기 제1 및 제2 배선들은 상기 제2 기판과 전기적으로 연결되며,
    상기 제1 및 제2 배선들은, 그들 사이의 층간 절연막에 의해 서로 이격되는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 배선들은 서로 평행하게 연장되는 라인 형태를 갖는 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 더미 배선 구조체는, 상기 제2 기판과 상기 제1 배선 사이에 개재된 비아를 더 포함하고,
    상기 비아는 상기 제1 배선의 상면과 상기 제2 기판의 바닥면을 연결하는 반도체 메모리 소자.
  15. 제12항에 있어서,
    상기 주변 회로 구조체는:
    주변 로직 회로를 구성하는 주변 트랜지스터; 및
    상기 주변 트랜지스터와 연결되는 배선 구조체를 더 포함하되,
    상기 더미 배선 구조체는 상기 주변 트랜지스터와 연결되지 않는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 제2 기판을 관통하는 커팅 홀;
    상기 커팅 홀에 의해 정의된 상기 제2 기판의 내측벽 상의 도전 스페이서; 및
    상기 커팅 홀 상의 전극 구조체를 관통하여 상기 배선 구조체와 연결되는 관통 콘택을 더 포함하는 반도체 메모리 소자.
  17. 제1 기판 상의 주변 회로 구조체, 상기 회로 구조체는 상기 제1 기판 상의 주변 트랜지스터, 상기 주변 트랜지스터 상의 배선 구조체 및 상기 배선 구조체에 인접하는 더미 배선 구조체를 포함하고;
    상기 주변 회로 구조체 상의 제2 기판;
    상기 제2 기판 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고;
    상기 전극 구조체를 관통하는 복수개의 수직 채널 구조체들, 상기 수직 채널 구조체들은 상기 제2 기판에 전기적으로 연결되며;
    상기 수직 채널 구조체들 상에 각각 제공된 도전 패드들;
    상기 전극 구조체를 덮는 층간 절연막;
    상기 층간 절연막 상에 제공되어, 상기 도전 패드들에 전기적으로 연결되는 비트 라인들; 및
    상기 층간 절연막을 관통하여 상기 배선 구조체에 연결되는 관통 콘택을 포함하되,
    각각의 상기 수직 채널 구조체들은:
    기둥 형태의 매립 절연 패턴;
    상기 매립 절연 패턴의 외부면을 덮는 수직 반도체 패턴; 및
    상기 수직 반도체 패턴과 상기 전극들 사이에 개재된 데이터 저장막을 포함하고,
    상기 더미 배선 구조체는:
    제1 배선층 및 상기 제1 배선층 상의 제2 배선층, 상기 제2 배선층은 상기 제1 배선층과 상기 제2 기판 사이에 개재되고;
    상기 제1 배선층과 상기 제2 배선층을 수직적으로 연결하는 제1 비아; 및
    상기 제2 배선층과 상기 제2 기판을 수직적으로 연결하는 제2 비아를 포함하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제2 비아는 상기 제2 배선층의 배선의 상면과 상기 제2 기판의 바닥면을 연결하는 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 제2 기판을 관통하는 커팅 홀, 상기 커팅 홀은 일 방향으로 연장되고, 상기 커팅 홀은 상기 제2 기판의 내측벽을 정의하며; 및
    상기 내측벽 상의 도전 스페이서를 더 포함하는 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 제2 기판은, 셀 어레이 영역, 연결 영역 및 소스 연결 영역을 갖고,
    상기 연결 영역은 상기 셀 어레이 영역 및 상기 소스 연결 영역 사이에 개재되며,
    상기 수직 채널 구조체는 상기 셀 어레이 영역 상에 제공되고,
    상기 전극 구조체는, 상기 연결 영역 상에서 계단식 구조를 가지며,
    상기 반도체 메모리 소자는:
    상기 층간 절연막을 관통하여 상기 소스 연결 영역에 연결되는 공통 소스 콘택; 및
    상기 층간 절연막 상에 제공되어, 상기 공통 소스 콘택과 상기 관통 콘택을 연결하는 상부 배선을 더 포함하는 반도체 메모리 소자.
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