JP2022142225A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】製造時における破損を防止することのできる半導体記憶装置、及びその製造方法を提供する。【解決手段】半導体記憶装置１０は、上層配線２２１と、上層配線２２１よりも下方に配置された積層体５００と、積層体５００を貫くピラー５０と、積層体５００よりも下方に配置された導電体層２２と、導電体層２２よりも下方に配置された下層配線２１２と、下層配線２１２よりも下方に配置された半導体基板２０と、を備える。導電体層２２と下層配線２１２との間が電気的に接続されており、下層配線２１２と半導体基板２０との間が、上層配線２２１を介した経路で電気的に接続されている。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、複数のピラーを有するメモリセルアレイに加えて、メモリセルアレイへのデータの書き込み等を行うための回路が設けられる。当該回路は、メモリセルアレイよりも下方側となる位置に形成されることもある。

米国特許出願公開第２０１９／００５７８９８号明細書

半導体記憶装置の製造時において、例えばメモリホールを形成する際にアーキングが生じると、上記回路の一部が破損してしまう可能性がある。

開示された実施形態によれば、製造時における破損を防止することのできる半導体記憶装置、及びその製造方法が提供される。

実施形態に係る半導体記憶装置は、上層配線と、上層配線より下方に配置され、第１方向に積層された複数の第１導電体層を含む積層体と、積層体を第１方向に貫き、半導体層を含むピラーと、複数の第１導電体層と半導体層との間に配置された電荷蓄積層と、積層体よりも下方に配置され、半導体層の一端に接続された第２導電体層と、第２導電体層よりも下方に配置され、第２導電体層に電気的に接続された下層配線を含む下層配線層と、下層配線層よりも下方に配置された半導体基板と、を備える。この半導体記憶装置では、下層配線と半導体基板との間が、上層配線を介した経路で電気的に接続されている。

図１は、実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、実施形態に係る半導体記憶装置の等価回路を示す図である。 図４は、実施形態に係る半導体記憶装置の構成を示す図である。 図５は、実施形態に係る半導体記憶装置の構成を示す断面図である。 図６は、実施形態に係る半導体記憶装置の構成を示す断面図である。 図７は、実施形態に係る半導体記憶装置の構成を示す断面図である。 図８は、実施形態に係る半導体記憶装置の構成を上面視で示す図である。 図９は、図７のＩＸ－ＩＸ断面を示す図である。 図１０は、比較例に係る半導体記憶装置の構成を示す断面図である。 図１１は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１２は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１３は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１４は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１５は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１６は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１７は、実施形態に係る半導体記憶装置の製造方法を示す図である。 図１８は、変形例の構成について説明するための図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置１０を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置１０とを備える。尚、半導体記憶装置１０は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置１０の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置１０からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置１０との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置１０がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置１０に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置１０に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置１０からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置１０の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置１０に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置１０とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ３０１と、プロセッサ３０２と、ホストインターフェイス３０３と、ＥＣＣ回路３０４と、メモリインターフェイス３０５と、を備える。ＲＡＭ３０１、プロセッサ３０２、ホストインターフェイス３０３、ＥＣＣ回路３０４、及びメモリインターフェイス３０５は、互いに内部バス３０６で接続されている。

ホストインターフェイス３０３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス３０６に出力する。また、ホストインターフェイス３０３は、半導体記憶装置１０から読み出されたユーザデータ、プロセッサ３０２からの応答等をホストへ送信する。

メモリインターフェイス３０５は、プロセッサ３０２の指示に基づいて、ユーザデータ等を半導体記憶装置１０へ書き込む処理、及び、半導体記憶装置１０から読み出す処理を制御する。

プロセッサ３０２は、メモリコントローラ１を統括的に制御する。プロセッサ３０２は、例えばＣＰＵやＭＰＵ等である。プロセッサ３０２は、ホストからホストインターフェイス３０３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０へのユーザデータ及びパリティの書き込みをメモリインターフェイス３０５へ指示する。また、プロセッサ３０２は、ホストからのリクエストに従って、半導体記憶装置１０からのユーザデータ及びパリティの読み出しをメモリインターフェイス３０５へ指示する。

プロセッサ３０２は、ＲＡＭ３０１に蓄積されるユーザデータに対して、半導体記憶装置１０上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス３０６経由でＲＡＭ３０１に格納される。プロセッサ３０２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置１０の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置１０に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置１０に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ３０２は、ユニットデータごとに書き込み先の半導体記憶装置１０のメモリ領域を決定する。半導体記憶装置１０のメモリ領域には物理アドレスが割当てられている。プロセッサ３０２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ３０２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置１０へ書き込むようメモリインターフェイス３０５へ指示する。プロセッサ３０２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ３０２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス３０５へ指示する。

ＥＣＣ回路３０４は、ＲＡＭ３０１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路３０４は、半導体記憶装置１０から読み出された符号語を復号する。

ＲＡＭ３０１は、ホストから受信したユーザデータを半導体記憶装置１０へ記憶するまでに一時格納したり、半導体記憶装置１０から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ３０１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路３０４とメモリインターフェイス３０５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路３０４がメモリインターフェイス３０５に内蔵されていてもよい。また、ＥＣＣ回路３０４が、半導体記憶装置１０に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ３０２は、書き込み対象となるデータをＲＡＭ３０１に一時記憶させる。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを読み出し、ＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力されたデータを符号化し、符号語をメモリインターフェイス３０５に入力する。メモリインターフェイス３０５は、入力された符号語を半導体記憶装置１０に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス３０５は、半導体記憶装置１０から読み出した符号語をＥＣＣ回路３０４に入力する。ＥＣＣ回路３０４は、入力された符号語を復号し、復号されたデータをＲＡＭ３０１にストアする。プロセッサ３０２は、ＲＡＭ３０１にストアされたデータを、ホストインターフェイス３０３を介してホストに送信する。

半導体記憶装置１０の構成について説明する。図２に示されるように、半導体記憶装置１０は、メモリセルアレイ４３０と、センスアンプ４４０と、ロウデコーダ４５０と、入出力回路４０１と、ロジック制御回路４０２と、シーケンサ４２１と、レジスタ４２２と、電圧生成回路４２３と、入出力用パッド群４１１と、ロジック制御用パッド群４１２と、電源入力用端子群４１３と、を備えている。

メモリセルアレイ４３０は、データを記憶する部分である。メモリセルアレイ４３０は、複数のビット線ＢＬ及び複数のワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを有している。メモリセルアレイ４３０の具体的な構成については、図３～図６を参照しながら後に説明する。

センスアンプ４４０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ４４０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路４０１に転送する。センスアンプ４４０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ４４０の動作は、シーケンサ４２１により制御される。

ロウデコーダ４５０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ４５０は、レジスタ４２２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ４５０は、選択されたワード線ＷＬに対して電圧生成回路４２３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ４５０の動作はシーケンサ４２１により制御される。

入出力回路４０１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路４０１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２２に転送する。また、入出力回路４０１は、書き込みデータ及び読み出しデータを、センスアンプ４４０との間で送受信する。

ロジック制御回路４０２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路４０２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置１０の状態を外部に通知する。

シーケンサ４２１は、メモリコントローラ１から入出力回路４０１及びロジック制御回路４０２へと入力された制御信号に基づいて、メモリセルアレイ４３０を含む各部の動作を制御する。

レジスタ４２２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

また、レジスタ４２２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路４０１に入力された後、入出力回路４０１からレジスタ４２２に転送され保持される。

更に、レジスタ４２２は、半導体記憶装置１０の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ４３０等の動作状態に応じて、シーケンサ４２１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路４０１からメモリコントローラ１へと出力される。

電圧生成回路４２３は、メモリセルアレイ４３０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４２３の動作はシーケンサ４２１によって制御される。

入出力用パッド群４１１は、メモリコントローラ１と入出力回路４０１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群４１２は、メモリコントローラ１とロジック制御回路４０２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

電源入力用端子群４１３は、半導体記憶装置１０の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置１０との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ４３０の具体的な構成について説明する。図３には、メモリセルアレイ４３０の構成が等価回路図として示されている。同図に示されるように、メモリセルアレイ４３０は、複数のストリングユニットＳＵ０～ＳＵ３を含む。それぞれのストリングユニットＳＵ０～ＳＵ３は、複数のセルストリングＳＲを含む。更に、それぞれのセルストリングＳＲは、例えば、８つのメモリセルトランジスタＭＴ０～ＭＴ７、及び、２つのセレクトトランジスタＳＴＤ、ＳＴＳを含む。セルストリングＳＲに含まれるメモリセルトランジスタやセレクトトランジスタの数は、図１の例とは異なっていてもよい。

複数のストリングユニットＳＵ０～ＳＵ３は、全体で１つのブロックを構成しており、このようなブロックがメモリセルアレイ４３０には複数設けられている。図３においては単一のブロックのみが図示されており、その他のブロックについては図示が省略されている。

以下の説明においては、ストリングユニットＳＵ０～ＳＵ３のそれぞれを区別せず「ストリングユニットＳＵ」とも表記することがある。同様に、メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれを区別せず「メモリセルトランジスタＭＴ」とも表記することがある。

それぞれのストリングユニットＳＵには、Ｎ本設けられたビット線ＢＬ０～ＢＬ（Ｎ－１）と同じ数のセルストリングＳＲが含まれる。Ｎは正の整数である。セルストリングＳＲは、メモリセルトランジスタＭＴ０～ＭＴ７、及びセレクトトランジスタＳＴＤ、ＳＴＳが、直列に並ぶように形成されている。後に説明するように、セルストリングＳＲは、図４等のメモリホールＭＨの内側にあるピラー５０に沿って形成されるものである。ピラー５０は略円柱形状の柱状体であり、「メモリピラー」とも称されるものである。

セルストリングＳＲに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴＤのソースと、セレクトトランジスタＳＴＳのドレインと、の間において直列に配置されている。セレクトトランジスタＳＴＤのドレインはいずれかのビット線ＢＬ０等に接続されている。セレクトトランジスタＳＴＳのソースはソース線ＳＬに接続されている。以下の説明においては、ビット線ＢＬ１～ＢＬ（Ｎ－１）のそれぞれを区別せず「ビット線ＢＬ」とも表記することがある。

後に説明するように、それぞれのメモリセルトランジスタＭＴは、ゲート部分に電荷蓄積層を有するトランジスタとして構成されている。当該電荷蓄積層に蓄積された電荷量が、メモリセルトランジスタＭＴに保持されるデータに対応したものとなる。メモリセルトランジスタＭＴは、電荷蓄積層として例えば窒化シリコン膜等を用いたチャージトラップ型のものであってもよく、電荷蓄積層として例えばシリコン膜等を用いたフローティングゲート型のものであってもよい。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＤのゲートは、いずれもセレクトゲート線ＳＧＤ０に接続されている。セレクトゲート線ＳＧＤ０は、各セレクトトランジスタＳＴＤの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＤに電圧を印加するためのセレクトゲート線ＳＧＤ１～ＳＧＤ３が設けられている。

ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴＳのゲートは、いずれもセレクトゲート線ＳＧＳ０に接続されている。セレクトゲート線ＳＧＳ０は、各セレクトトランジスタＳＴＳの開閉を切り換えるための電圧が印加される線である。ストリングユニットＳＵ１～ＳＵ３についても同様に、それぞれのストリングユニットＳＵに対応して、セレクトトランジスタＳＴＳに電圧を印加するためのセレクトゲート線ＳＧＳ１～ＳＧＳ３が設けられている。尚、１つのブロックを構成するストリングユニットＳＵ０～ＳＵ３間においてセレクトゲート線ＳＧＳが共有され、ストリングユニットＳＵ０～ＳＵ３に含まれる全てのセレクトトランジスタＳＴ２のゲートが共通のセレクトゲート線ＳＧＳに接続されていてもよい。

メモリセルトランジスタＭＴ０～ＭＴ７のそれぞれのゲートは、ワード線ＷＬ０～ＷＬ７に接続されている。ワード線ＷＬ０～ＷＬ７は、メモリセルトランジスタＭＴ０～ＭＴ７の開閉を切り換えたり、メモリセルトランジスタＭＴ０～ＭＴ７の各電荷蓄積層に蓄積された電荷量を変化させたりする等の目的で、電圧が印加される線である。

半導体記憶装置１０におけるデータの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、「ページ」と称される単位ごとに一括して行われる。一方、半導体記憶装置１０におけるデータの消去は、ブロックに含まれる全てのメモリセルトランジスタＭＴに対して、一括して行われる。このようなデータの書き込み、読み出し、及び消去を行うための具体的な方法としては、公知となっている様々な方法を採用することができるので、その詳細な説明については省略する。

図４には、半導体記憶装置１０のうち、メモリセルアレイ４３０及びその近傍の部分の構成が模式的な斜視図として示されている。同図に示されるように、半導体記憶装置１０は、半導体基板２０と、絶縁体層２１と、導電体層２２と、複数の絶縁体層３０及び導電体層４０と、を備えている。

半導体基板２０は、図４のｚ方向側において平坦な面を有する板状の部材であって、例えばシリコンウェハである。以下に説明する絶縁体層２１、導電体層２２、絶縁体層３０、及び導電体層４０等は、半導体基板２０の上面側において、例えばＣＶＤ成膜により形成された複数層の膜となっている。半導体基板２０の表面には、例えば、素子分離領域２０ｉが設けられている。素子分離領域２０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、その一部において、トランジスタＴｒのソース領域及びドレイン領域を区画する部分である。

絶縁体層２１は、例えば酸化シリコンのような絶縁性の材料により形成された層である。半導体基板２０の表面側には、例えば上記のトランジスタＴｒや、後述の下層配線２１３等を含む周辺回路２００が形成されている。周辺回路２００は、図２に示されるセンスアンプ４４０やロウデコーダ４５０等を構成するものである。絶縁体層２１は、これら周辺回路２００の全体を覆っている。

導電体層２２は、図３のソース線ＳＬとして機能する層である。導電体層２２は、例えば、不純物がドープされた多結晶シリコンのような、シリコンを含む材料の層や金属層により形成されている。導電体層２２は、メモリセルアレイ４３０の下方側となる部分において、上記の絶縁体層２１に埋め込まれている。導電体層２２は、セルストリングＳＲよりも下方側に配置されており、本実施形態における「第２導電体線層」に該当する。

尚、導電体層２２は、その全体がシリコンのような半導体材料により形成されていてもよいのであるが、図４の例のように、半導体層２２ａと導電層２２ｂからなる２層構造になっていてもよい。半導体層２２ａは例えばシリコンのような半導体材料により形成された層であり、導電層２２ｂは例えばタングステンのような金属材料により形成された層である。

絶縁体層３０及び導電体層４０は、導電体層２２の上方側においてそれぞれ複数形成されており、図４のｚ方向に交互に並ぶように配置されている。

導電体層４０は、例えばタングステンを含む材料により形成された、導電性を有する層である。それぞれの導電体層４０は、図３におけるワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられるものである。絶縁体層３０は、互いに隣り合う導電体層４０の間となる位置に配置され、両者の間を電気的に絶縁するものである。絶縁体層３０は、例えば、酸化シリコンを含む材料により形成されている。導電体層４０は、本実施形態における「第１導電体層」に該当する。

複数の絶縁体層３０及び導電体層４０がｚ方向に積層されている領域には、これらをｚ方向に貫くように複数のメモリホールＭＨが形成されており、メモリホールＭＨの内側に、略円柱形状のピラー５０が形成されている。それぞれのピラー５０は、最もｚ方向側にある絶縁体層３０から、導電体層２２に至るまでの範囲において形成されている。

図５にはピラー５０を、その長手方向に沿った中心軸を通る面（ｙ－ｚ平面）で切断した場合の断面が示されている。また、図６には、セルストリングＳＲを、その中心軸に対し垂直な面（ｘ－ｙ平面）であり、且つ導電体層４０を通る面で切断した場合の断面が示されている。

図６に示されるように、ピラー５０は、円形若しくは楕円形の断面形状を有している。ピラー５０は、ボディ５１と、積層膜５２と、を有している。

ボディ５１は、コア部５１ａと半導体層５１ｂとを有している。半導体層５１ｂは、例えばアモルファスシリコンからなる材料によって形成されており、メモリセルトランジスタＭＴ等のチャンネルが形成される部分である。コア部５１ａは、例えば酸化シリコンのような絶縁性の材料により形成されており、半導体層５１ｂの内側に設けられている。尚、ボディ５１の全体が半導体層５１ｂとなっており、内側のコア部５１ａが設けられていない構成としてもよい。

積層膜５２は、ボディ５１の外周を覆うように形成された複数層の膜である。積層膜５２は、例えば、トンネル絶縁膜５２ａと、電荷捕獲膜５２ｂと、を有している。トンネル絶縁膜５２ａは最も内側に形成された膜である。トンネル絶縁膜５２ａは、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５２ａは、ボディ５１と電荷捕獲膜５２ｂとの間の電位障壁である。例えば、ボディ５１から電荷捕獲膜５２ｂへ電子を注入するとき（書き込み動作）、及び、ボディ５１から電荷捕獲膜５２ｂへ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜５２ａの電位障壁を通過（トンネリング）する。尚、電荷捕獲膜５２ｂの外側を囲むブロック絶縁膜が、積層膜５２の一部として設けられていてもよい。ブロック絶縁膜は、例えば酸化シリコンにより形成することができる。尚、積層膜５２の一部としてブロック絶縁膜を設けた場合には、後述のブロック絶縁膜４６は設けられなくてもよい。

電荷捕獲膜５２ｂは、トンネル絶縁膜５２ａの外側を覆うように形成された膜である。電荷捕獲膜５２ｂは、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜５２ｂのうち、ワード線ＷＬである導電体層４０とボディ５１との間に挟まれた部分は、先に述べた電荷蓄積層として、メモリセルトランジスタＭＴの記憶領域を構成する。メモリセルトランジスタＭＴの閾値電圧は、電荷捕獲膜５２ｂにおける電荷の有無、又は、当該電荷の量によって変化する。これにより、メモリセルトランジスタＭＴは、情報を保持する。

なお、本実施形態では、電荷蓄積層として、電荷捕獲膜を採用したが、それに限定されない。例えば、フローティングゲート構造を採用し、ゲート（導電体層４０）とチャネル（半導体層５１ｂ）との間に、電荷蓄積層として、フローティングゲートを配置する構成であっても良い。その場合、フローティングゲートをピラー５０内に設けない構成とすることもできる。

図５に示されるように、ワード線ＷＬである導電体層４０は、その外周面をバリア膜４５及びブロック絶縁膜４６で覆われている。バリア膜４５は、導電体層４０とブロック絶縁膜４６との密着性を向上させるための膜である。バリア膜４５は、例えば、導電体層４０がタングステンである場合、窒化チタンとチタンとの積層構造膜が選ばれる。

ブロック絶縁膜４６は、導電体層４０から積層膜５２側への電荷のバックトンネリング
を抑制するための膜である。ブロック絶縁膜４６は、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物（ＡｌＯｘ）である。

絶縁体層３０と電荷捕獲膜５２ｂとの間には、カバー絶縁膜３１が設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物を含む。カバー絶縁膜３１は、犠牲層を導電体層４０に置き換えるリプレイス工程において、電荷捕獲膜５２ｂがエッチングされないように保護するための膜である。導電体層４０の形成にリプレイス工程が利用されない場合には、カバー絶縁膜３１はなくてもよい。

以上のように、ピラー５０と、それぞれの導電体層４０とが交差している部分は、トランジスタとして機能する。つまり、ピラー５０と導電体層４０との交差点の連なりは、図３に示されるセルストリングＳＲとなっており、ピラー５０の長手方向に沿って複数のトランジスタが直列に接続された状態となっている。それぞれの導電体層４０は、ワード線ＷＬとして機能するとともに、各トランジスタのゲートとして機能する。半導体層５１ｂは、当該トランジスタのチャネルとして機能する。

ピラー５０の長手方向に沿って、上記のように直列に並ぶそれぞれのトランジスタは、その一部が、図３における複数のメモリセルトランジスタＭＴとして機能する。また、直列に並ぶ複数のメモリセルトランジスタＭＴの両側に形成されたトランジスタは、図３におけるセレクトトランジスタＳＴＤ、ＳＴＳとして機能する。

図４に戻って説明を続ける。同図に示されるように、それぞれのピラー５０の上方側には、複数のビット線ＢＬが設けられている。それぞれのビット線ＢＬは、図４のｘ方向に伸びる直線状の配線として形成されており、同図のｙ方向に並ぶように配置されている。ピラー５０の上端は、コンタクトＣｂを介して、いずれかのビット線ＢＬに接続されている。これにより、各ピラー５０の半導体層５１ｂが、ビット線ＢＬに対し電気的に接続されている。

ピラー５０のうち下方側の端部においては、積層膜５２が除去されており、半導体層５１ｂが導電体層２２に対して接続されている。これにより、ソース線ＳＬとして機能する導電体層２２と、各トランジスタのチャネルとが電気的に接続されている。

積層された導電体層４０及び絶縁体層３０は、スリットＳＴによって複数に分断されている。スリットＳＴは、図４のｙ方向に伸びるように形成された直線状の溝であり、例えば、導電体層２２まで達する深さまで形成されている。スリットＳＴの内面には不図示の絶縁性材料が充填されている。

また、積層された導電体層４０及び絶縁体層３０の上方側部分は、スリットＳＨＥによって分断されている。スリットＳＨＥは、図４のｙ方向に伸びるように形成された浅い溝である。スリットＳＨＥは、複数の導電体層４０のうち、セレクトゲート線ＳＧＤとして設けられたものを少なくとも分断する深さまで形成されている。スリットＳＨＥの内側には不図示の絶縁性材料が充填されている。尚、一対のスリットＳＴの間に単一のストリングユニットＳＵのみが設けられる場合には、スリットＳＨＥは無くてもよい。

以降においては、図４に示されるｘ方向、ｙ方向、ｚ方向を用いて、各部の構成について説明する。ｚ方向は、下方から上方に向かう方向であり、複数の導電体層４０が積層されている方向である。ｘ方向は、ｚ方向に対し交差する方向であって、それぞれのビット線ＢＬが伸びている方向である。ｙ方向は、ｚ方向及びｘ方向の両方に対し交差する方向であって、複数のビット線ＢＬが並んでいる方向である。

以上のように、本実施形態に係る半導体記憶装置１０は、ソース線層である導電体層２２よりも下方側に半導体基板２０が配置されており、導電体層２２よりも下方側となる位置に周辺回路２００が形成されている。このような構成は、ＣＵＡ（CMOS Under Array）とも称される。

図７には、半導体記憶装置１０のうち、周辺回路２００及びその近傍の構成が模式的に描かれている。同図において符号「１１０」が付されて領域では、図５を参照しながら説明したように、複数の導電体層４０を複数のピラー５０が貫いており、これによりメモリセルアレイ４３０が構成されている領域である。複数のピラー５０が設けられている当該領域のことを、以下では「セル領域１１０」とも称する。

セル領域１１０のｙ方向側にある領域（図７において符号「１２０」が付されて領域）では、セル領域１１０において積層されている導電体層４０のそれぞれが、ｙ方向側に向けて階段状に引き出されている。当該領域では、それぞれの導電体層４０が階段状に形成されているので、それぞれの導電体層４０の一部（テラス部分）が、他の導電体層４０に遮られることなくｚ方向側へと露出した状態となっている。

このように露出したそれぞれの導電体層４０には、ｚ方向に伸びるコンタクト６０の端部が接続されている。コンタクト６０は、例えばタングステンのような導電体を有する材料で形成された柱状の部材である。このような構成により、ワード線ＷＬ０～ＷＬ７やセレクトゲート線ＳＧＳ１、ＳＧＤ１等として用いられる各導電体層４０には、それぞれのコンタクト６０を介して電圧の印加等を個別に行うことが可能となっている。導電体層４０のそれぞれが階段状に引き出されている領域のことを、以下では「階段領域１２０」とも称する。尚、階段領域１２０は、セル領域１１０のｙ方向側だけでなく、セル領域１１０のｙ方向側及び－ｙ方向側の両方に設けられていてもよい。

階段領域１２０にある導電体層４０やコンタクト６０の周囲は絶縁体７０によって埋められている。絶縁体７０は例えば酸化シリコンである。本実施形態では、絶縁体層２１、絶縁体層３０、及びこの絶縁体７０が、いずれも同じ酸化シリコンにより形成されており、それぞれの境界部分において互いに一体となっている。図７においては、絶縁体層２１と絶縁体７０との境界が点線で示されている。

図８には、半導体記憶装置１０のうち図７に示される部分が上面視で模式的に描かれている。図８に示されるように、一対のスリットＳＴは、ｙ方向に沿ってセル領域１１０及び階段領域１２０の全体を包含する範囲に亘って伸びている。図８に示される一対のスリットＳＴのうち、ｘ方向側にあるスリットＳＴよりも更にｘ方向側となる位置には、他のブロックを構成するセル領域１１０及び階段領域１２０が設けられていてもよい。同様に、－ｘ方向側にあるスリットＳＴよりも更に－ｘ方向側となる位置には、他のブロックを構成するセル領域１１０及び階段領域１２０が設けられていてもよい。

尚、階段領域１２０にある複数のコンタクト６０は、図８に示されるように、ｘ方向側の一列と，－ｘ方向側の一列と、に分かれるように配置されている。

例えば複数の導電体層４０のうち上方側の部分にあるものが、階段領域１２０のうち点線ＤＬよりもｘ方向側の部分において階段状に引き出されており、複数の導電体層４０のうち下方側の部分にあるものが、階段領域１２０のうち点線ＤＬよりも－ｘ方向側の部分において階段状に引き出されている構成となっている場合（つまり、所謂「多列階段」となっている場合）には、図８のようにコンタクト６０を２列に配置すればよい。尚、図７においては煩雑さを避けるために、階段領域１２０にある複数の導電体層４０が、上記のような多列階段ではなく単純な一列の階段となっているように模式的に描かれている。

引き続き図７及び図８を主に参照しながら、周辺回路２００等の構成について説明する。周辺回路２００は、トランジスタＴｒと、複数の下層配線２１０と、複数の上層配線２２０と、を含む。

半導体基板２０の表面には、複数のトランジスタやコンデンサ等の不図示の回路素子が形成されており、図７のトランジスタＴｒはそのうちの一つとなっている。トランジスタＴｒは、ソース線ＳＬである導電体層２２の電位を調整するためのものとして設けられている。半導体基板２０の表面には、トランジスタＴｒのソース領域やドレイン領域となる一対のＳＤ領域２０２、２０３が形成されている。ＳＤ領域２０３は、後述のコンタクト２４４等を介して、導電体層２２に対し電気的に接続されている。ＳＤ領域２０２は、不図示の配線を介して、周辺回路２００の他の回路素子に接続されている。

下層配線２１０は、導電体層２２（第２導電体層）よりも下方側となる位置に形成された下層配線層２１０Ａに含まれるものである。下層配線２１０は、例えばタングステン等の導電性材料により形成されている。図７には、複数設けられた下層配線２１０のうち、下層配線２１１、２１２、２１３、２１４が示されている。これらはいずれも、ｚ方向において同じ高さ位置に形成されている。下層配線２１０には、これらとは異なる高さ位置にあるものが含まれていてもよい。いずれの場合であっても、下層配線２１０は、導電体層２２よりも下方側であり、且つ半導体基板２０よりも上方側となる位置に配置される。図７のＩＸ－ＩＸ断面である図９に示されるように、本実施形態では、下層配線２１１、２１２、２１３、２１４のそれぞれが一対ずつ設けられており、各一対の下層配線２１１等がｘ方向に並ぶように配置されている。

図７に示されるように、下層配線２１１は、その全体が導電体層２２の下方側となる位置に配置されている。下層配線２１１と導電体層２２との間は、ＡＣプラグ２４１を介して電気的に接続されている。下層配線２１１と半導体基板２０との間は、コンタクト２３１を介して電気的に接続されている。ＡＣプラグ２４１及びコンタクト２３１は、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。

尚、半導体基板２０の表面の一部には、不純物をドープすることによりＮ型ウェル領域２０１が形成されている。コンタクト２３１は、半導体基板２０のうちＮ型ウェル領域２０１の部分に接続されている。

半導体基板２０のうち少なくともＮ型ウェル領域２０１の周囲はＰ型の半導体となっている。このため、Ｎ型ウェル領域２０１及びその周囲のＰ型の部分は、全体で一つのダイオードを構成している。このため、コンタクト２３１は、Ｎ型ウェル領域２０１を含むダイオードを介して半導体基板２０に接続されている。

ソース線ＳＬである導電体層２２に電圧が印加されても、上記のダイオードには逆方向電圧が印加されることとなる。このため、後述のアーキングが生じた際を除く通常時においては導電体層２２と半導体基板２０との間には電流は流れない。これにより、導電体層２２は所定の電位に維持されることとなる。

下層配線２１２は、その一部が導電体層２２の下方側となる位置に配置されている。下層配線２１２のうちそれ以外の部分は、上面視において導電体層２２の外側となる位置まで伸びている。下層配線２１２と導電体層２２との間は、ＡＣプラグ２４２を介して電気的に接続されている。ＡＣプラグ２４２は、ＡＣプラグ２４１と同様に、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。尚、ＡＣプラグ２４１、２４２の材料は、金属材料ではなくポリシリコンであってもよい。下層配線２１２のうち、上面視において導電体層２２の外側となる位置まで伸びている部分は、後述のコンタクト２４３を介して上層配線２２１に電気的に接続されている。

下層配線２１３は、その全体が、上面視において導電体層２２の外側となる位置に配置されている。下層配線２１２と、半導体基板２０のＳＤ領域２０３との間は、コンタクト２３２を介して電気的に接続されている。コンタクト２３２は、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。

下層配線２１４も上記の下層配線２１３と同様に、その全体が、上面視において導電体層２２の外側となる位置に配置されている。下層配線２１４は、後述のコンタクト２４５を介して上層配線２２２に電気的に接続されている。

上層配線２２０は、ピラー５０よりも上方側となる位置に形成された配線層である。上層配線２２０は、例えばタングステン等の導電性材料により形成されている。図７には、複数設けられた上層配線２２０のうち、上層配線２２１、２２２が示されている。これらはいずれも、ｚ方向において同じ高さ位置に形成されている。上層配線２２０には、これらとは異なる高さ位置にあるものが含まれていてもよい。いずれの場合であっても、上層配線２２０は、ピラー５０よりも上方側となる位置に配置される。図８に示されるように、本実施形態では、上層配線２２１、２２２のそれぞれが一対ずつ設けられており、各一対の上層配線２２１等がｘ方向に並ぶように配置されている。

上層配線２２１は、上面視において、その一部が下層配線２１２と重なる位置であり、且つ、他の一部が下層配線２１３と重なる位置に配置されている。上層配線２２１と下層配線２１２との間は、コンタクト２４３を介して電気的に接続されている。また、上層配線２２１と下層配線２１３との間は、コンタクト２４４を介して電気的に接続されている。コンタクト２４３、２４４はいずれも、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。コンタクト２４３が形成されている領域は、上面視において上層配線２２１と下層配線２１２とが重なっている領域である。コンタクト２４４が形成されている領域は、上面視において上層配線２２１と下層配線２１３とが重なっている領域である。

上層配線２２２は、上面視において、その一部が下層配線２１４と重なる位置に配置されている。上層配線２２２と下層配線２１４との間は、コンタクト２４５を介して電気的に接続されている。コンタクト２４５は、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。コンタクト２４５が形成されている領域は、上面視において上層配線２２１と下層配線２１４とが重なっている領域である。

以上のように、本実施形態に係る半導体記憶装置１０では、導電体層２２と下層配線２１２との間が電気的に接続されており、下層配線２１２と半導体基板２０との間が、上層配線２２１を介した経路で電気的に接続されている。「上層配線２２１を介した経路」とは、具体的には、コンタクト２３２、下層配線２１３、コンタクト２４４、上層配線２２１、及びコンタクト２４３、を順に介した経路である。更に本実施形態では、上層配線２２１と半導体基板２０との間が、半導体基板２０の表面に形成されたトランジスタＴｒを介して（具体的には、ＳＤ領域２０３を介して）電気的に接続されている。これにより、トランジスタＴｒの開閉動作により、導電体層２２に印加される電圧を調整することが可能となっている。

ところで、導電体層２２に電圧を印加するための経路としては、例えば、スリットＳＴの内側に導電体材料を充填することで配線を形成し、当該配線を上記経路として用いることも考えられる。しかしながら、そのような構成においては、スリットＳＴの幅や配置の自由度が制限され、その結果として、半導体記憶装置１０を小型化することが難しくなってしまう場合がある。これに対し、本実施形態では、スリットＳＴを上記のような電気的な経路として用いる必要が無いので、半導体記憶装置１０を小型化することが可能となる。

導電体層２２に電圧を印加するための経路には、上記のように、下層配線２１０と上層配線２２０との間を電気的に接続するコンタクト２４３、２４４が含まれている。本実施形態では、このようなコンタクト２４３、２４４のいずれもが、半導体基板２０の表面に対し垂直な方向（つまりｚ方向）に沿って見た場合において、セル領域１１０及び階段領域１２０の外となる位置に設けられている。

このような位置においては、コンタクト２４３、２４４を、導電体層４０や導電体層２２を貫くように形成する必要が無い。コンタクト２４３、２４４と、導電体層４０等との間における電気的な絶縁を行う必要が無いので、コンタクト２４３、２４４の形成を容易に行うことが可能となっている。

図１０には、比較例に係る半導体記憶装置１０Ａの構成が、図７と同様の方法により模式的に示されている。この比較例では、下層配線２１２と半導体基板２０との間の電気的な接続が、上層配線２２０を介することなく、コンタクト２３５を介して直接的に行われている。コンタクト２３５は、例えばタングステン等の導電性材料により形成されており、ｚ方向に伸びるように直線状に形成されている。コンタクト２３５の上端は下層配線２１２に接続されており、コンタクト２３５の下端はＳＤ領域２０２に接続されている。このような構成とした場合でも、本実施形態と同様に、導電体層２２に印加される電圧をトランジスタＴｒによって調整することが可能となる。

しかしながら、この比較例の構成においては、半導体記憶装置１０Ａの製造時において、トランジスタＴｒ等がアーキングにより破損するという問題が生じ得る。

半導体記憶装置１０Ａを製造する際には、下方側の周辺回路２００の形成が先ず行われ、その後において、上方側にあるメモリホールＭＨの形成等が行われる。よく知られているように、メモリホールＭＨは、例えばＲＩＥ（Reactive Ion Etching）による異方性エッチングを行うことで形成される。

異方性エッチングにより、メモリホールＭＨが導電体層２２に達する位置まで形成されると、導電体層２２には、エッチングに用いられたイオンによる電荷ＣＧが蓄積されてしまうことがある。電荷ＣＧの蓄積量が大きくなり過ぎると、図１０において矢印で示される経路で電荷ＣＧが移動し、半導体基板２０に向けたアーキングが生じてしまうことがある。

このとき、Ｎ型ウェル領域２０１に形成されたダイオードでは、耐圧を超えた電圧が印加されることとなり、当該ダイオードを通って半導体基板２０へと電流が流れる。ただし、ＡＣプラグ２４１及びＮ型ウェル領域２０１は、アーキングによる電流が通る経路として予め想定され形成されたものであるから、アーキングによってこれらが破損してしまうことは無い。

この比較例では、メモリホールＭＨの形成時において、下層配線２１２と半導体基板２０との間がコンタクト２３５を介して接続されている。このため、導電体層２２に蓄積された電荷ＣＧは、その一部が、コンタクト２３５を通ってトランジスタＴｒに到達してしまう。つまり、アーキングによる電流が、トランジスタＴｒを通る経路で流れてしまう。その結果、周辺回路２００を構成するトランジスタＴｒや、これに繋がるその他の回路素子が、過電流により破損してしまう可能性がある。そこで、本実施形態では、以下に述べる方法によって半導体記憶装置１０を製造することで、上記のような問題を解決することとしている。

半導体記憶装置１０の製造方法について説明する。半導体記憶装置１０は、回路形成工程、積層工程、階段形成工程、ピラー形成工程、リプレイス工程、及び接続工程を経て製造される。

＜回路形成工程＞回路形成工程では、半導体基板２０の表面にトランジスタＴｒ等の回路素子が形成される。その後、例えばＣＶＤ成膜により、これらの回路素子を覆う絶縁体層２１が形成される。更に、絶縁体層２１のうち上方側の部分には、導電体層２２が形成される。絶縁体層２１は複数の層に分けて形成され、その層間に沿って伸びるように下層配線２１０が形成される。その際、下層配線２１０と半導体基板２０との間を繋ぐコンタクト２３１、２３２や、下層配線２１０と導電体層２２との間を繋ぐＡＣプラグ２４１、２４２も併せて形成される。回路形成工程では、以上のような方法で、周辺回路２００と、その周囲を埋める絶縁体層２１、及び導電体層２２が形成される。図１１には、回路形成工程が完了した状態が示されている。回路形成工程は、半導体基板２０の上方側に、下層配線２１０と、下層配線２１０に対し電気的に接続された導電体層２２とを形成する工程、ということができる。

尚、回路形成工程においては、導電体層２２と下層配線２１０との間となる高さ位置に、上方からの水素の拡散を防止するための拡散防止膜が設けられてもよい。拡散防止膜としては、例えば窒化シリコンからなる膜を用いることができる。

＜積層工程＞回路形成工程の後は積層工程が行われる。積層工程では、導電体層２２及びその周囲の全体を上方側から覆うように、積層体５００が形成される。積層体５００は、ｚ方向に沿って、複数の絶縁体層３０と犠牲層４１とを交互に積層した層である。犠牲層４１は、後のリプレイス工程において導電体層４０にリプレイスされる層である。このような犠牲層４１としては、例えば窒化シリコンが用いられる。積層体５００は例えばＣＶＤ成膜により形成される。図１２には、積層工程が完了した状態が示されている。積層工程は、導電体層２２の上方側に積層体５００を形成する工程、ということができる。

＜階段形成工程＞積層工程の後は階段形成工程が行われる。階段形成工程では、異方性エッチングと、エッチングマスクのスリミングと、が繰り返されることで、積層体５００の一部が階段状に形成される。積層体５００のうち、このように階段状に加工された部分が階段領域１２０となり、それ以外の部分がセル領域１１０となる。その後、階段状に加工された部分の周囲は絶縁体７０で埋められる。先に述べたように、絶縁体７０は、絶縁体層２１及び絶縁体層３０と同じ酸化シリコンにより形成され、絶縁体層２１及び絶縁体層３０と一体となる。図１３には、階段形成工程が完了した状態が示されている。

＜ピラー形成工程＞階段形成工程の後はピラー形成工程が行われる。ピラー形成工程では、積層体５００のうちセル領域１１０の部分に、例えばＲＩＥにより複数のメモリホールＭＨが形成される。その後、メモリホールＭＨの内側を埋めるように、例えばＣＶＤ成膜によりピラー５０が形成される。図１４及び図１５には、ピラー形成工程が完了した状態が示されている。ピラー形成工程は、積層体５００を貫くピラー５０を形成する工程、ということができる。

図１０を参照しながら説明した比較例の場合と同様に、メモリホールＭＨが形成される際には、エッチングに用いられたイオンによる電荷ＣＧが導電体層２２に蓄積されることがある。しかしながら、本実施形態のピラー形成工程が行われている際には、コンタクト２４３，２４４等が未だ形成されていないので、導電体層２２とトランジスタＴｒとの間は電気的に接続されていない。このため、導電体層２２に蓄積された電荷ＣＧは、ＡＣプラグ２４１、下層配線２１１、及びコンタクト２３１を介した経路のみを通って半導体基板２０に流れる。このように、本実施形態では、製造時においてアーキングが生じたとしても、トランジスタＴｒを通る経路で電流が流れることは無い。このため、トランジスタＴｒ等の破損を確実に防止することができる。

＜リプレイス工程＞ピラー形成工程の後はリプレイス工程が行われる。リプレイス工程では、セル領域１１０及び階段領域１２０を間に挟むように、一対のスリットＳＴが形成される。スリットＳＴは、例えばＲＩＥにより、導電体層２２に達する深さまで形成される。その後、スリットＳＴを介したウェットエッチングにより犠牲層４１が除去される。更にその後、犠牲層４１が存在していた部分に、例えばＣＶＤによって導電体層４０が形成される。このように、リプレイス工程では、犠牲層４１が導電体層４０にリプレイスされる。リプレイス工程が完了した後は、スリットＳＴの内側に絶縁性材料が充填される。図１６及び図１７には、リプレイス工程が完了した状態が示されている。

＜接続工程＞リプレイス工程の後は接続工程が行われる。接続工程では、絶縁体７０をｚ方向に貫く穴を例えばＲＩＥにより形成し、当該穴を導電性の材料で埋めることにより、コンタクト２４３、２４４、２４５がそれぞれ形成される。その後、上層配線２２０が例えばＣＶＤ成膜により形成される。その結果、図７に示されるように、下層配線２１２と下層配線２１３との間が、コンタクト２４３、２４４、及び上層配線２２１を介して電気的に接続された状態となる。接続工程では、上記のようにコンタクト２４３等が形成されると共に、コンタクト６０も同様に形成される。接続工程は、下層配線２１２と半導体基板２０との間を、ピラー５０よりも上方側に配置された上層配線２２１を介して電気的に接続する工程ということができる。接続工程の後は、従来と同様の方法によりビット線ＢＬ等が形成され、図４や図７に示される半導体記憶装置１０が完成する。

以上のように、本実施形態では、ピラー形成工程においてメモリホールＭＨの形成が行われた後に、接続工程において導電体層２２とトランジスタＴｒとの間が電気的に接続される。これにより、アーキングによるトランジスタＴｒ等の破損を防止することができる。

本実施形態では、下層配線２１２と上層配線２２１との間を繋ぐコンタクト２４３、及び、上層配線２２１と下層配線２１３との間を繋ぐコンタクト２４４、のそれぞれが、セル領域１１０及び階段領域１２０のいずれとも異なる領域において形成されている。ただし、このようなコンタクト２４３、２４４が形成される位置は、本実施形態とは異なる位置であってもよい。

図１８は、セル領域１１０と、その両側にある一対の階段領域１２０とを上面視で模式的に描いた図の上に、コンタクト２４３、２４４のうち少なくとも一方が形成され得る位置の例が複数示されている。

同図において符号「２４０Ａ」が付されている位置は、本実施形態と同様に、セル領域１１０及び階段領域１２０のいずれとも異なる領域にコンタクト２４３、２４４が形成される場合の位置を示している。セル領域１１０及び階段領域１２０のいずれとも異なる領域の位置としては、符号「２４０Ａ」が付されている位置のみならず、符号「２４０Ｂ」、「２４０Ｄ」、「２４０Ｆ」が付されている位置のいずれかであってもよい。

コンタクト２４３、２４４は、例えば「符号２４０Ｃ」が付されている位置のように、階段領域１２０の内側に形成されてもよい。また、例えば「符号２４０Ｅ」が付されている位置のように、セル領域１１０の内側に形成されてもよい。この場合、コンタクト２４３等は、導電体層４０や導電体層２２を貫通して下層配線２１０に接続されることとなる。このため、コンタクト２４３等の周囲が絶縁材料で囲まれた構成とする必要がある。

例えば、コンタクト２４３等を形成する際において、ＲＩＥにより形成された穴の内面に絶縁膜を形成してから、絶縁膜の内側を導電性材料で埋めることとすればよい。また、上面視における所定の領域(コンタクト２４３等を包含し得る領域）に穴をあけて、当該穴を絶縁性材料で埋めてから、当該絶縁性材料をｚ方向に貫くようにコンタクト２４３等を形成することとしてもよい。

また、積層体５００を形成した後、一部の領域における犠牲層４１を、リプレイス工程においてリプレイスせずにそのまま残しておき、当該領域をｚ方向に貫くようにコンタクト２４３等を形成することとしてもよい。一部の領域における犠牲層４１を残しておくためには、例えば、当該領域を間に挟む一対のスリットを予め形成し、当該スリットを絶縁性の材料で埋めてから、リプレイス工程を行うこととすればよい。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

１０：半導体記憶装置、２０：半導体基板、２２：半導体層、２１０：下層配線、２２０：上層配線、２４３，２４４：コンタクト、５０：ピラー、Ｔｒ：トランジスタ。

Claims (4)

1. 上層配線と、
   前記上層配線より下方に配置され、第１方向に積層された複数の第１導電体層を含む積層体と、
   前記積層体を前記第１方向に貫き、半導体層を含むピラーと、
   前記複数の第１導電体層と前記半導体層との間に配置された電荷蓄積層と、
   前記積層体よりも下方に配置され、前記半導体層の一端に接続された第２導電体層と、
   前記第２導電体層よりも下方に配置され、前記第２導電体層に電気的に接続された下層配線を含む下層配線層と、
   前記下層配線層よりも下方に配置された半導体基板と、を備え、
   前記下層配線と前記半導体基板との間が、前記上層配線を介した経路で電気的に接続されている、半導体記憶装置。
2. 前記下層配線と前記上層配線との間を電気的に接続するコンタクトを備え、
   前記半導体基板の表面に対し垂直な方向に沿って見た場合において、前記コンタクトは、前記ピラーが設けられている領域の外に設けられている、請求項１に記載の半導体記憶装置。
3. 前記半導体基板の表面にはトランジスタが形成されており、
   前記上層配線と前記半導体基板との間は、前記トランジスタを介して電気的に接続されている、請求項１又は２に記載の半導体記憶装置。
4. 半導体基板の上方に、下層配線と、前記下層配線に対し電気的に接続された導電体層とを形成する工程と、
   前記導電体層の上方に積層体を形成する工程と、
   前記積層体を貫くピラーを形成する工程と、
   前記下層配線と前記半導体基板との間を、前記ピラーよりも上方に配置された上層配線を介して電気的に接続する工程と、を含む、半導体記憶装置の製造方法。

Images