JP2004111478A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000003860 storage Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 83
- 239000011229 interlayer Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000011159 matrix material Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 12
- 239000007769 metal material Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005188 flotation Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 27
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 101001056128 Homo sapiens Mannose-binding protein C Proteins 0.000 description 9
- 102100026553 Mannose-binding protein C Human genes 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 101150035614 mbl-1 gene Proteins 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
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Abstract
【課題】書込み時の浮き上がり現象を抑えて、誤書込みが発生しにくい不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上にＸＹ方向にマトリクス状に形成された複数のメモリセル群と、Ｘ方向に沿って隣接するメモリセルの各制御ゲートを接続するように形成されたワードラインＷＬと、Ｙ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように半導体基板内に形成される複数のサブビットラインＳＢＬと、 ワードラインより上側に層間絶縁膜層８を介してＹ方向に沿って形成され、ビットラインコンタクトによりサブビットラインＳＢＬと接続される複数のメインビットＭＢＬラインとからなり、隣接するサブビットラインＳＢＬのそれぞれに接続されるメインビットラインＭＢＬは、層間絶縁膜層８を介して互いに上下方向に異なる層に形成し、メインビットライン間に生じる容量を小さくするようにした不揮発性半導体記憶装置とする。
【選択図】 図１
【解決手段】半導体基板上にＸＹ方向にマトリクス状に形成された複数のメモリセル群と、Ｘ方向に沿って隣接するメモリセルの各制御ゲートを接続するように形成されたワードラインＷＬと、Ｙ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように半導体基板内に形成される複数のサブビットラインＳＢＬと、 ワードラインより上側に層間絶縁膜層８を介してＹ方向に沿って形成され、ビットラインコンタクトによりサブビットラインＳＢＬと接続される複数のメインビットＭＢＬラインとからなり、隣接するサブビットラインＳＢＬのそれぞれに接続されるメインビットラインＭＢＬは、層間絶縁膜層８を介して互いに上下方向に異なる層に形成し、メインビットライン間に生じる容量を小さくするようにした不揮発性半導体記憶装置とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートを有し、電気的に記憶内容の書込み・消去が可能な不揮発性半導体記憶装置に関し、さらに詳細には記憶内容の書込み時に誤書込みが発生しにくい構造の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のひとつに、記憶内容を電気的に書込み・消去することが可能ないわゆるフラッシュメモリがある。
このフラッシュメモリでは、ソース領域やドレイン領域と制御ゲートとの間に正又は負の高電圧を印加することにより浮遊ゲートから電子が引き抜かれて書込みが行われ、あるいは、電子が注入されて消去が行われる。
電気的書込み・消去が行われるフラッシュメモリには、書込みと消去の両方でＦＮトンネリング現象を用いる仮想接地（ｖｅｒｔｕａｌ ｇｒｏｕｎｄ）方式を採用したアレイ構造を用いたＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと呼ばれているものがある。
【０００３】
仮想接地方式を簡単に説明すると、例えば特開平９−９２７３９号公報（特許文献１）に開示されているように、互いに実質的に直交するＸＹ方向（必ずしも直角である必要はなく、マトリクスが形成できるようにＸ方向とＹ方向とが交差すればよい）マトリクス状に並んだメモリセルのＸ方向に沿ってワードラインが接続され、さらに、Ｙ方向に沿ってビットラインが接続されてなるメモリアレイ構造において、各ビットラインがそれぞれＸ方向に隣接する２つのメモリセルの一方のセルのソース、他方のセルのドレインを形成する１つの拡散層領域に対し、一方にはソース配線として他方にはドレイン配線として電気的に接続されるようにして、各ビットラインがソース配線及びドレイン配線の何れかに固定されず、ソース配線（接地線）とドレイン配線とが適宜入れ替わるように電気接続する方法である。
【０００４】
【特許文献１】
特開平９−９２７３９号公報
【０００５】
図１１は仮想接地方式を採用したＡＣＴ型フラッシュメモリセルアレイの平面構造図であり、図１２は、そのＸ−Ｘ’方向（ワードライン方向）の断面図であり、図１３はＹ１−Ｙ１’方向（ビットライン方向）の断面図である。また、図１４はＡＣＴ型フラッシュメモリアレイの等価回路図を示す。
【０００６】
図１１から図１４において、Ｃ（Ｃ１１、Ｃ１２、・・、Ｃｉｊ、・・Ｃ５３２）はメモリセル、ＷＬ（ＷＬ１、ＷＬ２、・・、ＷＬ３２）はワードライン（Ｗｏｒｄ Ｌｉｎｅ）、ＭＢＬ（ＭＢＬ１、ＭＢＬ２、・・、ＭＢＬ６）はメインビットライン（Ｍａｉｎ Ｂｉｔ Ｌｉｎｅ）、ＳＢＬ（ＳＢＬ１、ＳＢＬ２、・・、ＳＢＬ６）は埋込み不純物拡散層で形成されるサブビットライン（Ｓｕｂ Ｂｉｔ ｌｉｎｅ）、ＳＧ（ＳＧ１〜ＳＧ４）はトランジスタ等のスイッチング素子で構成される選択ゲート、ＢＣはメインビットラインＭＢＬとサブビットラインＳＢＬとを電気的に接続するビットラインコンタクトである。
【０００７】
また、図１２、図１３において、１は半導体基板、２は低い不純物濃度（ｎ−）の不純物拡散層により形成されるソース領域、３は高い不純物濃度（ｎ＋）の不純物拡散層により形成されるドレイン領域、４はトンネル酸化膜、５は浮遊ゲート、６は埋込み酸化膜、７はＯＮＯ膜、８はワードラインＷＬとメインビットラインＭＢＬとを絶縁分離する層間絶縁膜層、１０は分離領域、１１はビットラインコンタクト（図１１のＢＣに相当）、１６は制御ゲート（ワードラインＷＬのうちの浮遊ゲート５に対向する部分が制御ゲート１６として機能する）である。なお、９は隣接するメインビットライン間に発生するライン間容量を模式的に示している。
【０００８】
図１２に示すようにＸ方向に並ぶ各メモリセルＣの制御ゲート１６どうしが連続的に接続され、ワードラインＷＬ（図ではＷＬ３）を形成している。
また、Ｘ方向に隣接するメモリセルＣの一方のセルのソース２と他方のセルのドレイン３とを形成する不純物拡散層は、サブビットラインＳＢＬ（ＳＢＬ１、ＳＢＬ２、・・）としてＹ方向のメモリセル間を電気的に接続する。このサブビットラインＳＢＬは、選択ゲートＳＧを介してビットラインコンタクト１１（図１１のＢＣ）によりメインビットラインＭＢＬに接続されている。メインビットラインＭＢＬは、ワードラインＷＬの上側に層間絶縁膜８を介して形成される。
【０００９】
ＡＣＴ型のメモリセルでは、このように不純物濃度の低いソース２と不純物濃度の高いドレイン３と浮遊ゲート５とを有するｎチャネルトランジスタ構造を有している。このソース領域２とドレイン領域３の非対称な不純物濃度分布が、書込みと消去の両方でＦＮトンネル現象を用いるシンプルな仮想接地構造を可能にしている。
【００１０】
即ち、図１４の等価回路及び図１１に示されるように、Ｘ方向に隣接するメモリセルＣにおいて、一方のセルのソース２と他方のセルのドレイン３とを１本の不純物拡散層であるサブビットラインＳＢＬで共有する構造（仮想接地構造）としている。そしてサブビットラインＳＢＬとメインビットラインＭＢＬとを平行に配置し、ワードラインＷＬをサブビットラインＳＢＬ及びメインビットラインＭＢＬに対し実質的に直交するように配置している。
【００１１】
また、隣り合うワードライン間のサブビットラインの分離は、ボロン注入を行うことによりｐｎ接合を利用して素子分離を行っているため、フィールド酸化膜が不要であり、高集積化に向いている。
各メモリセルＣは、並列に接続されており、このメモリはＮＯＲ型フラッシュメモリに分類される。
【００１２】
次に、ＡＣＴ型のメモリセルの動作原理を図１４及び図１５を用いて説明する。
書込みは、ドレイン側のＦＮトンネル現象により、浮遊ゲート５からドレイン３に電子を引き抜き、閾値電圧を下げる。例えば、メモリセルＣ２３に書込み動作を行う場合（書込み動作を行うセルを選択セルと呼ぶ）、選択ワードラインＷＬ３に−１２Ｖ、メインビットラインＭＢＬ２に＋４Ｖを印加することにより、メインビットラインＭＢＬ２から選択ゲートＳＧ３を介してサブビットラインＳＢＬ２に＋４Ｖが印加され、その結果、ドレインに＋４Ｖが印加され、閾値を１Ｖから２Ｖの間に下げる。
【００１３】
この時、書込み動作を行っていないセル（書込み動作を行っていないセルを非選択セルと呼ぶ）である隣接セルＣ１３にも同様の書込み電圧が印加されるがｎ−領域を有するソース２側のトンネル酸化膜４に印加される電界は、ｎ＋領域を有するドレイン３側のトンネル酸化膜４に印加される電界に比べて小さくなる。これは、ｎ−領域を有するソース２側のトンネル酸化膜４直下に空乏層が存在し、トンネル酸化膜に生じる電界が弱くなるためである。よって、書込みが行なわれる制御ゲートライン（即ちワードラインＷＬ３）上の隣接する非選択セルにはたとえ書込み電圧が印加されても書込みが起こらないようになっている。これが、ＦＮトンネル現象を用いて書込みを行い、かつ仮想接地構造を実現できる理由である。
【００１４】
消去は、選択ワードラインに＋１２Ｖ、シリコン基板１とサブビットラインＳＢＬとメインビットラインＭＢＬとにそれぞれ−８Ｖを印加することにより、チャネル領域のＦＮトンネル現象により、シリコン基板１から浮遊ゲート５に電子を注入し、閾値電圧を４Ｖ以上に上げる。なお消去は、選択ゲートＳＧで仕切られるブロック単位、あるいはワードライン単位で可能である。
【００１５】
読出し動作は、例えば、選択セルＣ３３を読み出す場合、選択ワードラインＷＬ３の電圧を＋３Ｖ、ソース電圧（ＳＢＬ４）を＋１Ｖ、ドレイン電圧（ＳＢＬ３）を０Ｖとし、セル電流が流れるか流れないかで、選択セルが書込み状態か消去状態かを判定する。
【００１６】
【発明が解決しようとする課題】
フラッシュメモリでは、例えばドレイン領域と制御ゲートとの間に制御ゲート側が負となるように高電圧を印加することで書込みが行われ、ソース領域と制御ゲートとの間で制御ゲート側が正となるように高電圧を印加することで注入が行われる。そのために選択セルのドレイン又はソースに高電圧を印加するための選択メインビットラインＭＢＬに高電圧が印加された状態が形成される。その一方で非選択セルに接続される非選択メインビットラインＭＢＬは０Ｖフローティングとされる。
【００１７】
上述したＡＣＴ型のメモリセルで説明すると、書込み動作時、選択したメインビットラインＭＢＬには＋４Ｖが印加され、非選択メインビットラインＭＢＬは０Ｖフローティング状態となる。
今、図１４に示すように２つの選択セルＣ２３、Ｃ４３に挟まれる非選択セルＣ３３があった場合に、選択メインビットラインＭＢＬ２、ＭＢＬ４にそれぞれ＋４Ｖが印加され、非選択メインビットラインＭＢＬ３は０Ｖフローティングとなっている。
【００１８】
ここで、メインビットラインＭＢＬには図１２に示すようにライン間容量９が生じている。即ち、メインビットラインＭＢＬは金属等の導電材料で構成され、これが層間絶縁膜層８中に短い間隔を空けて並ぶように配置されることからコンデンサが形成され、隣接するメインビットライン間は互いに容量的に結合されることになる。ライン間容量９はＡＣＴ型メモリセルの集積度が増してライン間距離が小さくなるにつれて大きくなる。
【００１９】
メインビットラインＭＢＬ間が容量的に結合される結果、隣接するメインビットラインＭＢＬが選択されて高電圧が印加されると、その影響を受けて隣の非選択メインビットラインＭＢＬの電圧が浮き上がり、非選択メインビットラインＭＢＬに接続されている非選択セルＣの浮遊ゲート５から電子が誤って引き抜かれることがある。例えば、図１４の等価回路内に示すようにメインビットラインＭＢＬ２、ＭＢＬ４とが選択されたとする。するとこれらと容量結合する非選択メインビットラインＭＢＬ３が、例えば約１．５Ｖ程度まで浮き上がることにより、非選択セルＣ３３の浮遊ゲート５からサブビットラインＳＢＬ３に電子が引き抜かれて閾値電圧が下がり、誤書込みが生じることになる。
【００２０】
誤書込みの実例として、図１２で説明したＡＣＴ型メモリセル（同一平面上にメインビットラインが並ぶ）での書込み後のメモリセルのセル数−閾値電圧分布図を図１７に示す。書込み時における非選択メインビットラインＭＢＬの浮き上がり現象により、消去状態の非選択セルＣの浮遊ゲート５から電子が引き抜かれ、その結果、閾値電圧が下がった誤書込みセルが生じている。
【００２１】
このような誤書込みは、ＡＣＴ型メモリセルに限られず、メインビットライン間で容量結合が生じて書込み時に隣接するビットライン間で浮き上がり現象が生じるフラッシュメモリ、さらには不揮発性半導体記憶装置であれば同様の現象が生じる。
【００２２】
非選択メインビットラインの浮き上がりを抑える対策としては、書込み時に非選択メインビットラインを０Ｖフローティング状態（最初に０Ｖに設定した後にメインビットラインを外部から切り離してフローティングとする）のではなく、０Ｖフォース状態（外部から電圧を積極的に印加して常に電圧が０Ｖとなるようにする）とすることも考えられる。
【００２３】
しかしながら、不揮発性半導体装置の種類や用途によって０Ｖフォース状態で使用するのが困難な場合もある。
特に、ＡＣＴ型セルでは仮想接地構造を用いているため、非選択メインビットラインの浮き上がりをなくすために０Ｖフォース状態とすると非選択セルのソース−ドレイン間に流れるオフリーク電流により、図１６に示すように選択メインビットライン（＋４Ｖ）と非選択メインビットライン（０Ｖ）間に電流が流れ、書込み時の消費電流が増加してしまう。また、オフリーク電流が流れる為、メインビットライン抵抗及びサブビットライン抵抗部分で電圧の低下が生じ、選択メモリセルのドレイン電圧が印加電圧より低くなり、書込み速度が遅くなってしまう。
【００２４】
そこで、本発明は第１に非選択メモリセルへの誤書込みが発生しにくい構造の不揮発性半導体記憶装置を提供することを目的とする。
また、本発明はメモリセルの集積度を高めるとともに、集積度が高まることに生じやすい隣接ビットライン間の電圧の浮き上がり現象を抑えることができる不揮発性半導体記憶装置を提供することを目的とする。
【００２５】
特に、本発明は仮想接地型のメモリ構造により集積度を高めた不揮発性半導体記憶装置において、消費電力を抑えかつ書込み速度低下を抑制するとともに、隣接する選択メモリビットラインの書込み電圧の影響による非選択メモリビットラインの浮き上がりにより、非選択メモリセルのへの誤書込みが発生しにくい構造の不揮発性半導体記憶装置を提供することを目的とする。
また、本発明は上記目的を解決する不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の不揮発性半導体記憶装置は、メモリセルが半導体基板内に形成されたソース領域およびドレイン領域、ソース領域とドレイン領域の間の半導体基板表面上に形成された第１絶縁膜、第１絶縁膜上に形成された浮遊ゲート、浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとにより構成され、前記メモリセルが実質的に直交するＸＹ方向に沿って半導体基板上にマトリクス状に形成された複数のメモリセル群と、Ｘ方向に沿って隣接するメモリセルの各制御ゲートを接続するように形成されたワードラインと、Ｙ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように半導体基板内に形成される複数のサブビットラインと、 ワードラインより上側に層間絶縁膜層を介してＹ方向に沿って形成され、ビットラインコンタクトによりサブビットラインと接続される複数のメインビットラインとからなり、隣接するサブビットラインのそれぞれに接続されるメインビットラインは、層間絶縁膜層を介して互いに上下方向に異なる層に形成されるようにしている。
【００２７】
即ち、本発明によれば、半導体基板にマトリクス状に形成されたメモリセルの上に、Ｘ方向に沿って制御ゲートを接続するワードラインが形成される。
また、半導体基板内においてＸ方向とは実質的に直交するＹ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように複数のサブビットラインが形成されるとともに、ワードラインの上側には、このサブビットラインとビットラインコンタクトにより接続される複数のメインビットラインが、層間絶縁膜により絶縁されるようにして形成される。このメインビットラインは、隣接するメインビットラインどうしが同一平面ではなく異なる層にくるようにして複数層形成される。これにより、隣接するメインビットライン間の距離を長くしてライン間に生じる結合容量を小さくし、一方のメインビットラインに高電圧が印加されたときにその影響が隣接するメインビットラインに及ばないようにすることで浮き上がり現象を抑える。
【００２８】
サブビットラインが、Ｘ方向に沿って隣接する２つのメモリセルの間の半導体基板内に形成され、この２つのメモリセルの一方のメモリセルに対するドレイン領域と他方のメモリセルに対するソース領域とを含む拡散層により形成されてもよい。
これにより、仮想接地構造の不揮発性半導体記憶装置を形成することができ、その結果集積度の高いメモリアレイとすることができる。
【００２９】
また、メインビットラインが、金属材料で形成されるようにしてもよい。これにより、メインビットラインの抵抗を小さくすることができ、書込み速度及び読み出し速度を高速化できる。
また、メインビットラインは、それぞれのメインビットラインがビットラインコンタクトにより接続されるサブビットラインの直上の位置にくるように形成されるようにしてもよい。これにより、コンタクトを垂直に形成することができ、接続を容易にすることができる。
【００３０】
また、上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、下層側メインビットラインとワードラインとを絶縁する第１の層間絶縁膜層内に形成される下側ビットラインコンタクトと、下層側メインビットラインと上層側メインビットラインとを絶縁する第２の層間絶縁膜層内に形成される上側ビットラインコンタクトと、上側ビットラインコンタクトと下側ビットラインコンタクトとを接続する接続パッドとにより形成されるようにしてもよい。
これにより、下側のビットラインコンタクトと、上側のビットライン順次別々に形成することができるとともに、接続パッドにより、上下のビットラインコンタクトが位置ずれすることなく接続させることができる。
【００３１】
また、下層側メインビットラインの直上の位置に上層側メインビットラインが配置され、上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、サブビットラインから垂直上向きに形成される下側ビットラインコンタクト、上層側メインビットラインから垂直下向きに形成される上側ビットラインコンタクト、下側ビットラインコンタクトと上側ビットラインコンタクトとの間を接続する接続パッドとにより形成されるようにしてもよい。これにより、下層側と上層側のメインビットラインを必ずしも千鳥状に配置する必要性はなく、下層側メインビット線と上層側メインビット線を自由に配置できることを示している。
【００３２】
また、接続パッドは、下層メインビットラインと同材料を用いて同時に形成されるようにしてもよい。
これにより、接続パッドを下層メインビットラインと同工程で作成することができ、製造工程を簡略にすることができる。
【００３３】
また、上記課題を解決するためになされた本発明の不揮発性半導体記憶装置の製造する方法は、（ａ）実質的に直交するＸＹ方向に沿ってマトリクス状にメモリセルを配列するための各メモリセルのドレイン領域およびソース領域を半導体基板内に形成し、ドレイン領域又はソース領域をＹ方向に沿って接続する複数のストライプ状のサブビットラインを半導体基板内に形成し、ドレイン領域とソース領域の間の半導体表面上に第１絶縁膜、浮遊ゲート、第２絶縁膜、制御ゲートを形成し、さらに制御ゲートをＸ方向に沿って接続する複数のストライプ状のワードラインを形成し、以上によりＹ方向に沿ってサブビットラインにより接続されかつＸ方向に沿ってワードラインにより接続されたマトリクス状に配列されるメモリセル群を形成し、（ｂ）メモリセル群の上に第１層間絶縁膜を形成し、（ｃ）第１層間絶縁膜内にサブビットラインと第１層間絶縁膜上面とを電気的に接続する複数の第１ビットラインコンタクトを形成し、（ｄ）第１ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第１層目メインビットラインおよび第１ビットラインコンタクトと接続され第２ビットラインコンタクトと接続されるための接続パッドを第１層間絶縁膜上にパターニング形成し、（ｅ）第１層目メインビットラインおよび接続パッドの上に第２層間絶縁膜を形成し、（ｆ）第２層間絶縁膜内に接続パッドと第２層間絶縁膜上面とを電気的に接続する複数の第２ビットラインコンタクトを形成し、（ｇ）第２ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第２層目メインビットラインを第２層間絶縁膜上にパターニング形成するようにしている。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、図１１の不揮発性半導体記憶装置の平面構造図と、図１４の等価回路図は従来技術として説明したものであるが、これらの図中に表現された部分については、以下に説明する本発明の実施形態である不揮発性半導体記憶装置の平面構造、等価回路においても実質的に同一であるので、図１１、図１４および図中の符号をそのまま本発明の説明に用いる。
【００３５】
図１は、本発明の一実施形態である不揮発性半導体記憶装置のワードライン方向に沿った断面図であり、図１１におけるＸ−Ｘ’断面図である。図２はビットライン方向に沿った断面図であり、図１１のＹ１−Ｙ１’断面図である。図３は同じくビットライン方向に沿った断面図であり、図１１のＹ２−Ｙ２’断面図である。
【００３６】
図１乃至図３に示すように、半導体基板１（例えばシリコン基板）内にｎ−型不純物拡散層が形成される。このｎ−型不純物拡散層の内部左側領域はソース領域２として機能する。ｎ−型不純物拡散層の内部右側領域にはさらにｎ＋型不純物拡散層３が形成され、このｎ＋型不純物拡散層がドレイン領域３として機能する。
【００３７】
そして１つのメモリセルＣは、隣接する第１、第２の２つのｎ−型不純物拡散層にまたがるように形成され、第１のｎ−型不純物拡散層に形成されたソース領域２と、第２のｎ−型不純物拡散層内に形成されたドレイン領域３と、ソース領域２およびドレイン領域３の中間領域の基板表面上に形成されたトンネル酸化膜４と、トンネル酸化膜４の上に形成された浮遊ゲート５と、浮遊ゲート５の上にＯＮＯ膜７を介して形成される制御ゲート１６とにより構成される。
【００３８】
制御ゲート１６はワードラインＷＬ（図１ではＷＬ３）のうち、浮遊ゲート５に対向する部分により構成される。即ち、ワードラインＷＬは信号線として設けたものであるが、一部が各メモリセルＣの制御ゲート１６として兼用されている。ワードラインＷＬにはポリシリコン膜が用いられるが、他の導電膜あるいは複数膜の積層膜として形成してもよい。ワードラインＷＬは、各メモリセルＣのチャネル方向であるＸ方向に沿って複数のメモリセルＣと接続されている。
【００３９】
また、Ｘ方向に隣接するメモリセルＣとの中間領域には、メモリセルＣ間の分離を行う埋込み酸化膜６が形成されている。
また、図２、図３に示すようにメモリセルＣのソース領域２、ドレイン領域３を形成するｎ−不純物拡散層は、サブビットラインＳＢＬ（図２ではＳＢＬ３、図３ではＳＢＬ４）としてＹ方向に沿ってメモリセルＣを接続する。即ち、埋込み不純物拡散層であるサブビットラインＳＢＬが拡散層配線として機能する。
また、ワードラインＷＬの周囲には層間絶縁膜層８が形成され、互いに絶縁されている。
【００４０】
層間絶縁膜層８の上にはメインビットラインＭＢＬが形成される。メインビットラインＭＢＬは、図１に示すように偶数番目のメインビットライン（ＭＢＬ２、ＭＢＬ４、・・・）が最初に形成され、続いて奇数番目のメインビットライン（ＭＢＬ１、ＭＢＬ３、・・・）がその上に形成され、奇数番目と偶数番目のメインビットラインとが交互に上下層にくるように形成されている。そして偶数番目のメインビットライン（ＭＢＬ２、ＭＢＬ４、・・・）は第２層間絶縁膜層１３により絶縁され（図３参照）、奇数番目のメインビットライン（ＭＢＬ１、ＭＢＬ３、・・・）が第３層間絶縁膜層１５により絶縁されている（図３参照）。
【００４１】
偶数番目のメインビットラインＭＢＬ（ＭＢＬ２、ＭＢＬ４、・・・）と偶数番目のサブビットラインＳＢＬ（ＳＢＬ２、ＳＢＬ４、・・・）とは、層間絶縁膜層８に形成したビットラインコンタクト１１（図１１のＢＣに相当）により接続され（図３参照）、奇数番目のメインビットラインＭＢＬ（ＭＢＬ１、ＭＢＬ３、・・・）と奇数番目のサブビットラインＳＢＬ（ＳＢＬ１、ＳＢＬ３、・・・）とは、層間絶縁膜層８に設けたビットラインコンタクト１１、層間絶縁膜層１３に設けたビットラインコンタクト１４、ビットラインコンタクト１１、１４間を接続する接続パッド１２ａにより接続される。
【００４２】
接続パッド１２ａは、ビットラインコンタクト１１、１４の位置ズレによる接続不良を回避するために形成されるもので、接続パッド１２ａの径はビットラインコンタクト１１、１４の径よりも大きく形成してあり、後述するように、偶数番目のメインビットラインＭＢＬ（ＭＢＬ２、４・・・）を形成するときに同じ材料で同時に形成するようにしている。
【００４３】
また、図１にはメインビットラインＭＢＬ間に発生するライン間容量９を模式的に示している。
また、図２、図３に示すように、メインビットラインＭＢＬとサブビットラインＳＢＬとの接続部分には、両者を選択的に接続するためのトランジスタ等のスイッチング素子で構成される選択ゲートＳＧ（ＳＧ１〜ＳＧ４）が形成されており、選択ゲートＳＧによりブロック単位でメインビットラインＭＢＬからの信号がサブビットラインＳＢＬに伝達できるようにしている。本実施例では１本のメインビットラインＭＢＬに２本のサブビットラインＳＢＬが接続されている。
また、サブビットラインＳＢＬをブロック単位ごとに分離するための分離層１０が形成されている。
【００４４】
上記構造のメモリセルに対し、書込み処理を行ったときの書込み後の閾値電圧分布図を図１０に示す。比較のため、図１７のときと同一の条件で書込みを行うものとする。即ち、選択したメインビットラインＭＢＬには＋４Ｖが印加され、非選択メインビットラインＭＢＬは０Ｖフローティング状態とされる。例えば２つの選択セルＣ２３、Ｃ４３に挟まれる非選択セルＣ３３があった場合に（図１４参照）、選択メインビットラインＭＢＬ２、ＭＢＬ４にそれぞれ＋４Ｖが印加され、非選択メインビットラインＭＢＬ３は０Ｖフローティングとなっている。
【００４５】
本発明によれば、図１に示すように、メインビットラインＭＢＬ間の距離が長くなり、そのためにライン間容量９が小さくなるので、非選択のメインビットラインＭＢＬの電圧がほとんど浮き上がらず、ほぼ０Ｖに保たれている。この結果、非選択のメモリセルＣの浮遊ゲート５からの電子引き抜きがなくなり、図１０に見られるように閾値電圧の低下を防ぐことができる。これにより、書込み時の非選択セルの誤書込みを防ぐことができている。
【００４６】
次に、上記構成のＡＣＴ型フラッシュメモリの製造方法について説明する。図４はＡＣＴ型のメモリセルの製造工程のうち、素子形成から制御ゲート（ワードライン）接続までの工程を説明する図である。
まず、Ｙ方向のメモリセル間（例えば図１１におけるＣ３２、Ｃ３３間）を分離するため、Ｙ方向のメモリセル間に図示しない素子分離膜を形成する。
続いて、熱酸化によって膜厚が約８０Åのトンネル酸化膜４を形成し、その上に第１のポリシリコン膜５’（一部が最終的に浮遊ゲート５となる）を約１０００〜２０００Åの厚さに堆積する。さらにその上にフォトリソグラフィ技術によって所定の形状の第１のレジストマスク３３を形成し、第１のポリシリコン膜５’をパターン形成する。このポリシリコン膜５’は、後述する浮遊ゲート５のチャネル方向の幅と同じ幅を有するストライブ状に形成される（図４（ａ））。
【００４７】
次に、エネルギー：５０ＫｅＶ、ドーズ量：３ｘ１０１３／ｃｍ２でリン（Ｐ）イオンのイオン注入を行う。この注入領域は、低濃度（ｎ−）不純物拡散層２’（一部がソース領域２として機能する）となる（図４（ｂ））。
【００４８】
次に、第１のレジストマスク３３を除去し、最終的にドレイン３となる領域に所定の開口を有する第２のレジストマスク３４を形成し、エネルギー：７０ＫｅＶ、ドーズ量１ｘ１０１５／ｃｍ２で砒素（Ａｓ）イオンをイオン注入する。この注入領域は、高濃度（ｎ＋）不純物拡散層３’（ドレイン領域３として機能する）となる（図４（ｃ））。
【００４９】
第２のレジストマスク３４を剥離した後、窒素雰囲気中において９００℃で１０分間の熱処理を行い、高濃度（ｎ＋）不純物拡散層３’側をＤＤＤ構造とし、低濃度（ｎ−）不純物拡散層２’をＬＤＤ構造とする。
低濃度（ｎ−）不純物拡散層２’と高濃度（ｎ＋）不純物拡散層３’は連続した１つの拡散層を形成し、サブビットライン２０（図１のＳＢＬ）となる。
その後、ＣＶＤ法により酸化膜６’を堆積し、エッチバックを行うことによって、パターン形成した第１のポリシリコン膜５’間に埋込み酸化膜６を形成する。その上にＯＮＯ膜（酸化膜／窒化膜／酸化膜）７’を堆積する（図４（ｄ））。
【００５０】
その後、第２のポリシリコン膜１６’（一部が最終的に制御ゲート１６となる）を約１０００Åの厚さに堆積し、フォトリソグラフィ技術により、第２のポリシリコン１６’、ＯＮＯ膜７’、及び第１のポリシリコン膜５’をパターニング（図示しないＹ方向のパターニング）することにより制御ゲート１６、埋込み酸化膜６、浮遊ゲート５を形成する（図４（ｅ））。
なお、制御ゲート１６は連続して形成されており、ワードラインＷＬを構成することになる。
【００５１】
図５〜図７は、図４の工程によって形成された制御ゲート１６（図１のＷＬに相当）の上に、メインビットライン１２、２２（図１のＭＢＬに相当）を形成する工程を説明する図である。
図５に示すように、制御ゲート１６（即ちワードラインＷＬ）上に第１層間絶縁膜８を１００００Å程度堆積し、化学機械研磨（ＣＭＰ）法等を用いて平坦化を行う。この層間絶縁膜の材料としては、ＣＶＤ酸化膜、もしくは、低誘電率絶縁膜が好ましい。
その後、サブビットライン２０（図１のＳＢＬに相当）と、後に形成するメインビットライン１２、２２とを接続するための図示しないコンタクト（図２、図３に示すビットラインコンタクト１１）を形成する。コンタクトはホールを形成し、そのホール内部に導電材料を埋め込むことにより形成する。
続いて、第１配線材料１２’（一部が最終的に第一層目のメインビットライン１２となる）を５０００Å程度堆積する。配線材料としては金属材料（例えば、アルミや銅）が好ましい。続いて、後にメインビットライン１２が形成される位置および接続パッド１２ａが形成される位置（図２参照）にレジスト２１を、リソグラフィー技術を用いてパターニングする。
【００５２】
次に、図６に示すように第１配線材料１２’をエッチング除去し、第１層目メインビットライン１２および接続パッド１２ａ（図２参照）を同時に形成した後、レジスト２１を剥離する。
第２層間絶縁膜１３を２５０００Å程度堆積し、化学機械研磨（ＣＭＰ）法等を用いて平坦化を行う。この第２層間絶縁膜は第１層間絶縁膜と同材料のものを用いることができる。その後、次工程で形成される第２層目メインビットライン２２と接続パッド１２ａ（図２参照）とを接続するためのコンタクト（図２に示すビットラインコンタクト１４）を形成する。このコンタクトもコンタクトホールを形成し、そのホール内部に導電材料を埋め込むようにして形成する。
続いて、第２配線材料２２’（一部が最終的に第２層目のメインビットライン２２となる）を５０００Å程度堆積する。第２配線材料２２’には第１配線材料と同様の金属材料を用いるのが好ましい。
続いて、第２層目メインビットライン２２が形成される位置にレジスト２３を、リソグラフィー技術を用いてパターニングする。
次に、図７に示すように、第２配線材料２２’をエッチング除去し、第２層目メインビットライン２２を形成した後、レジスト２３を剥離する。最後に、第３層間絶縁膜層１５（本実施形態では最上層の層間絶縁膜層）として機能するＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜を２００００Å程度の膜厚に堆積する。
【００５３】
その後は、通常の工程に従って図１４の等価回路図に示す配線を完成するように、種々のコンタクト形成、アルミ電極のパッド形成等を行い、ＡＣＴ型のフラッシュメモリを完成する。
【００５４】
なお、上述した実施形態は一例であり、図８に示すようにさらに第３層間絶縁膜層２４、第３層目メインビットライン２５、ＢＰＳＧ膜２６を形成し３層構造のビットラインとしてもよい。
【００５５】
また、上述した実施形態ではメインビットラインＭＢＬがサブビットラインの直上にくるようにしているが、必ずしもサブビットラインの直上に配置する必要はない。図９に示すようにメインビットラインＭＢＬを千鳥状でない２層構造として第１層目メインビットライン２７の上に第２層目メインビットライン２８がくるようにしてもよい。これは、上下層のメインビットライン間距離が、約２００００Åと、従来技術の横方向のメインビットライン間距離約２０００Åに比較して約１０倍大きく、そのためライン間容量９を十分小さくすることができるためである。
なお、この場合は第２層目メインビットライン２８と対応するサブビットラインＳＢＬとが直線的に並ばなくなることから第２層目メインビットライン２８を横方向に延設してコンタクト１４とコンタクト１１とが接続パッド１２ａで接続できるようにする。
【００５６】
以上、ＡＣＴ型のメモリセルを実施形態として説明したが、本発明はＡＣＴ型メモリセルに限らず、ビットラインに高電圧を印加して書込みが行われるフラッシュメモリであれば適用することができる。
例えばＡＣＴ型メモリセルをアレイ状に集積したＡＣＴ型フラッシュメモリの他に、ＮＯＲ型セル、ＤＩＮＯＲ型セル、ＮＡＮＤ型セル、ＡＮＤ型セルを集積したフラッシュメモリにおいても浮き上がりが生じる場合に実施することができる。
【００５７】
要するに、半導体基板内に形成されたドレイン領域あるいはソース領域に高電圧が印加されるようにサブビットラインが接続され、このサブビットラインに高電圧を印加するためのメインビットラインが半導体基板上に層間絶縁膜を介して形成される構造の不揮発性半導体記憶装置であれば本発明を実施することができる。
【００５８】
【発明の効果】
本発明によれば、隣接するメインビットラインを上下層に分離形成するようにして隣接メインビットライン間の距離を長くするようにしたので、ライン間容量を小さく抑えることができ、非選択メインビットラインの電圧の浮き上がり現象を抑えて誤書込みが発生しにくい構造の不揮発性半導体記憶装置とすることができる。
【００５９】
さらに、ライン間容量を小さく抑えることができることにより、誤書込みが生じにくい集積度を高めた不揮発性半導体記憶装置とすることができる。
さらに、ＡＣＴ型メモリセルにおいては、書込み時の消費電力を抑制ながら集積度を高めることができ、その上、誤書込みが生じにくい構造を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図２】本発明の一実施形態であるＡＣＴ型メモリのビットライン方向（奇数番目ビットライン上）の断面図。
【図３】本発明の一実施形態であるＡＣＴ型メモリのビットライン方向（偶数番目ビットライン上）の断面図。
【図４】本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図５】本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図６】
本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図７】
本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図８】
本発明の他の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図９】
本発明の他の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図１０】
本発明のＡＣＴ型メモリによる書込み後のセル閾値電圧分布図。
【図１１】
ＡＣＴ型メモリの平面構成図。
【図１２】
従来からのＡＣＴ型メモリのワードライン方向の断面図。
【図１３】
従来からのＡＣＴ型メモリのビットライン方向の断面図。
【図１４】
ＡＣＴ型メモリの等価回路図。
【図１５】
ＡＣＴ型メモリの動作電圧を説明する図。
【図１６】
ＡＣＴ型メモリでのオフリーク電流を説明する図。
【図１７】
従来からのＡＣＴ型メモリによる書込み後のセル閾値電圧分布図。
【符号の説明】
１：半導体基板
２：ソース領域
２’：不純物拡散層（ｎ−）
３：ドレイン領域
３’：不純物拡散層（ｎ＋）
４：トンネル酸化膜（第１絶縁膜）
５：浮遊ゲート
６：埋込み酸化膜
７：ＯＮＯ膜（第２絶縁膜）
８：第１層間絶縁膜層
９：ライン間容量
１０：分離領域
１１：下側ビットラインコンタクト（ＢＣ）
１２：偶数番目メインビットライン（ＭＢＬ）
１２ａ：接続パッド
１３：第２層間絶縁膜層
１４：上側ビットラインコンタクト
１５：第３層間絶縁膜層
１６：制御ゲート（ワードラインＷＬ）
２０：サブビットライン（ＳＢＬ）
２２：奇数番目メインビットライン（ＭＢＬ）
Ｃ：メモリセル
ＭＢＬ：メインビットライン
ＳＢＬ：サブビットライン
ＷＬ：ワードライン
【発明の属する技術分野】
本発明は、浮遊ゲートを有し、電気的に記憶内容の書込み・消去が可能な不揮発性半導体記憶装置に関し、さらに詳細には記憶内容の書込み時に誤書込みが発生しにくい構造の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のひとつに、記憶内容を電気的に書込み・消去することが可能ないわゆるフラッシュメモリがある。
このフラッシュメモリでは、ソース領域やドレイン領域と制御ゲートとの間に正又は負の高電圧を印加することにより浮遊ゲートから電子が引き抜かれて書込みが行われ、あるいは、電子が注入されて消去が行われる。
電気的書込み・消去が行われるフラッシュメモリには、書込みと消去の両方でＦＮトンネリング現象を用いる仮想接地（ｖｅｒｔｕａｌ ｇｒｏｕｎｄ）方式を採用したアレイ構造を用いたＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリと呼ばれているものがある。
【０００３】
仮想接地方式を簡単に説明すると、例えば特開平９−９２７３９号公報（特許文献１）に開示されているように、互いに実質的に直交するＸＹ方向（必ずしも直角である必要はなく、マトリクスが形成できるようにＸ方向とＹ方向とが交差すればよい）マトリクス状に並んだメモリセルのＸ方向に沿ってワードラインが接続され、さらに、Ｙ方向に沿ってビットラインが接続されてなるメモリアレイ構造において、各ビットラインがそれぞれＸ方向に隣接する２つのメモリセルの一方のセルのソース、他方のセルのドレインを形成する１つの拡散層領域に対し、一方にはソース配線として他方にはドレイン配線として電気的に接続されるようにして、各ビットラインがソース配線及びドレイン配線の何れかに固定されず、ソース配線（接地線）とドレイン配線とが適宜入れ替わるように電気接続する方法である。
【０００４】
【特許文献１】
特開平９−９２７３９号公報
【０００５】
図１１は仮想接地方式を採用したＡＣＴ型フラッシュメモリセルアレイの平面構造図であり、図１２は、そのＸ−Ｘ’方向（ワードライン方向）の断面図であり、図１３はＹ１−Ｙ１’方向（ビットライン方向）の断面図である。また、図１４はＡＣＴ型フラッシュメモリアレイの等価回路図を示す。
【０００６】
図１１から図１４において、Ｃ（Ｃ１１、Ｃ１２、・・、Ｃｉｊ、・・Ｃ５３２）はメモリセル、ＷＬ（ＷＬ１、ＷＬ２、・・、ＷＬ３２）はワードライン（Ｗｏｒｄ Ｌｉｎｅ）、ＭＢＬ（ＭＢＬ１、ＭＢＬ２、・・、ＭＢＬ６）はメインビットライン（Ｍａｉｎ Ｂｉｔ Ｌｉｎｅ）、ＳＢＬ（ＳＢＬ１、ＳＢＬ２、・・、ＳＢＬ６）は埋込み不純物拡散層で形成されるサブビットライン（Ｓｕｂ Ｂｉｔ ｌｉｎｅ）、ＳＧ（ＳＧ１〜ＳＧ４）はトランジスタ等のスイッチング素子で構成される選択ゲート、ＢＣはメインビットラインＭＢＬとサブビットラインＳＢＬとを電気的に接続するビットラインコンタクトである。
【０００７】
また、図１２、図１３において、１は半導体基板、２は低い不純物濃度（ｎ−）の不純物拡散層により形成されるソース領域、３は高い不純物濃度（ｎ＋）の不純物拡散層により形成されるドレイン領域、４はトンネル酸化膜、５は浮遊ゲート、６は埋込み酸化膜、７はＯＮＯ膜、８はワードラインＷＬとメインビットラインＭＢＬとを絶縁分離する層間絶縁膜層、１０は分離領域、１１はビットラインコンタクト（図１１のＢＣに相当）、１６は制御ゲート（ワードラインＷＬのうちの浮遊ゲート５に対向する部分が制御ゲート１６として機能する）である。なお、９は隣接するメインビットライン間に発生するライン間容量を模式的に示している。
【０００８】
図１２に示すようにＸ方向に並ぶ各メモリセルＣの制御ゲート１６どうしが連続的に接続され、ワードラインＷＬ（図ではＷＬ３）を形成している。
また、Ｘ方向に隣接するメモリセルＣの一方のセルのソース２と他方のセルのドレイン３とを形成する不純物拡散層は、サブビットラインＳＢＬ（ＳＢＬ１、ＳＢＬ２、・・）としてＹ方向のメモリセル間を電気的に接続する。このサブビットラインＳＢＬは、選択ゲートＳＧを介してビットラインコンタクト１１（図１１のＢＣ）によりメインビットラインＭＢＬに接続されている。メインビットラインＭＢＬは、ワードラインＷＬの上側に層間絶縁膜８を介して形成される。
【０００９】
ＡＣＴ型のメモリセルでは、このように不純物濃度の低いソース２と不純物濃度の高いドレイン３と浮遊ゲート５とを有するｎチャネルトランジスタ構造を有している。このソース領域２とドレイン領域３の非対称な不純物濃度分布が、書込みと消去の両方でＦＮトンネル現象を用いるシンプルな仮想接地構造を可能にしている。
【００１０】
即ち、図１４の等価回路及び図１１に示されるように、Ｘ方向に隣接するメモリセルＣにおいて、一方のセルのソース２と他方のセルのドレイン３とを１本の不純物拡散層であるサブビットラインＳＢＬで共有する構造（仮想接地構造）としている。そしてサブビットラインＳＢＬとメインビットラインＭＢＬとを平行に配置し、ワードラインＷＬをサブビットラインＳＢＬ及びメインビットラインＭＢＬに対し実質的に直交するように配置している。
【００１１】
また、隣り合うワードライン間のサブビットラインの分離は、ボロン注入を行うことによりｐｎ接合を利用して素子分離を行っているため、フィールド酸化膜が不要であり、高集積化に向いている。
各メモリセルＣは、並列に接続されており、このメモリはＮＯＲ型フラッシュメモリに分類される。
【００１２】
次に、ＡＣＴ型のメモリセルの動作原理を図１４及び図１５を用いて説明する。
書込みは、ドレイン側のＦＮトンネル現象により、浮遊ゲート５からドレイン３に電子を引き抜き、閾値電圧を下げる。例えば、メモリセルＣ２３に書込み動作を行う場合（書込み動作を行うセルを選択セルと呼ぶ）、選択ワードラインＷＬ３に−１２Ｖ、メインビットラインＭＢＬ２に＋４Ｖを印加することにより、メインビットラインＭＢＬ２から選択ゲートＳＧ３を介してサブビットラインＳＢＬ２に＋４Ｖが印加され、その結果、ドレインに＋４Ｖが印加され、閾値を１Ｖから２Ｖの間に下げる。
【００１３】
この時、書込み動作を行っていないセル（書込み動作を行っていないセルを非選択セルと呼ぶ）である隣接セルＣ１３にも同様の書込み電圧が印加されるがｎ−領域を有するソース２側のトンネル酸化膜４に印加される電界は、ｎ＋領域を有するドレイン３側のトンネル酸化膜４に印加される電界に比べて小さくなる。これは、ｎ−領域を有するソース２側のトンネル酸化膜４直下に空乏層が存在し、トンネル酸化膜に生じる電界が弱くなるためである。よって、書込みが行なわれる制御ゲートライン（即ちワードラインＷＬ３）上の隣接する非選択セルにはたとえ書込み電圧が印加されても書込みが起こらないようになっている。これが、ＦＮトンネル現象を用いて書込みを行い、かつ仮想接地構造を実現できる理由である。
【００１４】
消去は、選択ワードラインに＋１２Ｖ、シリコン基板１とサブビットラインＳＢＬとメインビットラインＭＢＬとにそれぞれ−８Ｖを印加することにより、チャネル領域のＦＮトンネル現象により、シリコン基板１から浮遊ゲート５に電子を注入し、閾値電圧を４Ｖ以上に上げる。なお消去は、選択ゲートＳＧで仕切られるブロック単位、あるいはワードライン単位で可能である。
【００１５】
読出し動作は、例えば、選択セルＣ３３を読み出す場合、選択ワードラインＷＬ３の電圧を＋３Ｖ、ソース電圧（ＳＢＬ４）を＋１Ｖ、ドレイン電圧（ＳＢＬ３）を０Ｖとし、セル電流が流れるか流れないかで、選択セルが書込み状態か消去状態かを判定する。
【００１６】
【発明が解決しようとする課題】
フラッシュメモリでは、例えばドレイン領域と制御ゲートとの間に制御ゲート側が負となるように高電圧を印加することで書込みが行われ、ソース領域と制御ゲートとの間で制御ゲート側が正となるように高電圧を印加することで注入が行われる。そのために選択セルのドレイン又はソースに高電圧を印加するための選択メインビットラインＭＢＬに高電圧が印加された状態が形成される。その一方で非選択セルに接続される非選択メインビットラインＭＢＬは０Ｖフローティングとされる。
【００１７】
上述したＡＣＴ型のメモリセルで説明すると、書込み動作時、選択したメインビットラインＭＢＬには＋４Ｖが印加され、非選択メインビットラインＭＢＬは０Ｖフローティング状態となる。
今、図１４に示すように２つの選択セルＣ２３、Ｃ４３に挟まれる非選択セルＣ３３があった場合に、選択メインビットラインＭＢＬ２、ＭＢＬ４にそれぞれ＋４Ｖが印加され、非選択メインビットラインＭＢＬ３は０Ｖフローティングとなっている。
【００１８】
ここで、メインビットラインＭＢＬには図１２に示すようにライン間容量９が生じている。即ち、メインビットラインＭＢＬは金属等の導電材料で構成され、これが層間絶縁膜層８中に短い間隔を空けて並ぶように配置されることからコンデンサが形成され、隣接するメインビットライン間は互いに容量的に結合されることになる。ライン間容量９はＡＣＴ型メモリセルの集積度が増してライン間距離が小さくなるにつれて大きくなる。
【００１９】
メインビットラインＭＢＬ間が容量的に結合される結果、隣接するメインビットラインＭＢＬが選択されて高電圧が印加されると、その影響を受けて隣の非選択メインビットラインＭＢＬの電圧が浮き上がり、非選択メインビットラインＭＢＬに接続されている非選択セルＣの浮遊ゲート５から電子が誤って引き抜かれることがある。例えば、図１４の等価回路内に示すようにメインビットラインＭＢＬ２、ＭＢＬ４とが選択されたとする。するとこれらと容量結合する非選択メインビットラインＭＢＬ３が、例えば約１．５Ｖ程度まで浮き上がることにより、非選択セルＣ３３の浮遊ゲート５からサブビットラインＳＢＬ３に電子が引き抜かれて閾値電圧が下がり、誤書込みが生じることになる。
【００２０】
誤書込みの実例として、図１２で説明したＡＣＴ型メモリセル（同一平面上にメインビットラインが並ぶ）での書込み後のメモリセルのセル数−閾値電圧分布図を図１７に示す。書込み時における非選択メインビットラインＭＢＬの浮き上がり現象により、消去状態の非選択セルＣの浮遊ゲート５から電子が引き抜かれ、その結果、閾値電圧が下がった誤書込みセルが生じている。
【００２１】
このような誤書込みは、ＡＣＴ型メモリセルに限られず、メインビットライン間で容量結合が生じて書込み時に隣接するビットライン間で浮き上がり現象が生じるフラッシュメモリ、さらには不揮発性半導体記憶装置であれば同様の現象が生じる。
【００２２】
非選択メインビットラインの浮き上がりを抑える対策としては、書込み時に非選択メインビットラインを０Ｖフローティング状態（最初に０Ｖに設定した後にメインビットラインを外部から切り離してフローティングとする）のではなく、０Ｖフォース状態（外部から電圧を積極的に印加して常に電圧が０Ｖとなるようにする）とすることも考えられる。
【００２３】
しかしながら、不揮発性半導体装置の種類や用途によって０Ｖフォース状態で使用するのが困難な場合もある。
特に、ＡＣＴ型セルでは仮想接地構造を用いているため、非選択メインビットラインの浮き上がりをなくすために０Ｖフォース状態とすると非選択セルのソース−ドレイン間に流れるオフリーク電流により、図１６に示すように選択メインビットライン（＋４Ｖ）と非選択メインビットライン（０Ｖ）間に電流が流れ、書込み時の消費電流が増加してしまう。また、オフリーク電流が流れる為、メインビットライン抵抗及びサブビットライン抵抗部分で電圧の低下が生じ、選択メモリセルのドレイン電圧が印加電圧より低くなり、書込み速度が遅くなってしまう。
【００２４】
そこで、本発明は第１に非選択メモリセルへの誤書込みが発生しにくい構造の不揮発性半導体記憶装置を提供することを目的とする。
また、本発明はメモリセルの集積度を高めるとともに、集積度が高まることに生じやすい隣接ビットライン間の電圧の浮き上がり現象を抑えることができる不揮発性半導体記憶装置を提供することを目的とする。
【００２５】
特に、本発明は仮想接地型のメモリ構造により集積度を高めた不揮発性半導体記憶装置において、消費電力を抑えかつ書込み速度低下を抑制するとともに、隣接する選択メモリビットラインの書込み電圧の影響による非選択メモリビットラインの浮き上がりにより、非選択メモリセルのへの誤書込みが発生しにくい構造の不揮発性半導体記憶装置を提供することを目的とする。
また、本発明は上記目的を解決する不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の不揮発性半導体記憶装置は、メモリセルが半導体基板内に形成されたソース領域およびドレイン領域、ソース領域とドレイン領域の間の半導体基板表面上に形成された第１絶縁膜、第１絶縁膜上に形成された浮遊ゲート、浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとにより構成され、前記メモリセルが実質的に直交するＸＹ方向に沿って半導体基板上にマトリクス状に形成された複数のメモリセル群と、Ｘ方向に沿って隣接するメモリセルの各制御ゲートを接続するように形成されたワードラインと、Ｙ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように半導体基板内に形成される複数のサブビットラインと、 ワードラインより上側に層間絶縁膜層を介してＹ方向に沿って形成され、ビットラインコンタクトによりサブビットラインと接続される複数のメインビットラインとからなり、隣接するサブビットラインのそれぞれに接続されるメインビットラインは、層間絶縁膜層を介して互いに上下方向に異なる層に形成されるようにしている。
【００２７】
即ち、本発明によれば、半導体基板にマトリクス状に形成されたメモリセルの上に、Ｘ方向に沿って制御ゲートを接続するワードラインが形成される。
また、半導体基板内においてＸ方向とは実質的に直交するＹ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように複数のサブビットラインが形成されるとともに、ワードラインの上側には、このサブビットラインとビットラインコンタクトにより接続される複数のメインビットラインが、層間絶縁膜により絶縁されるようにして形成される。このメインビットラインは、隣接するメインビットラインどうしが同一平面ではなく異なる層にくるようにして複数層形成される。これにより、隣接するメインビットライン間の距離を長くしてライン間に生じる結合容量を小さくし、一方のメインビットラインに高電圧が印加されたときにその影響が隣接するメインビットラインに及ばないようにすることで浮き上がり現象を抑える。
【００２８】
サブビットラインが、Ｘ方向に沿って隣接する２つのメモリセルの間の半導体基板内に形成され、この２つのメモリセルの一方のメモリセルに対するドレイン領域と他方のメモリセルに対するソース領域とを含む拡散層により形成されてもよい。
これにより、仮想接地構造の不揮発性半導体記憶装置を形成することができ、その結果集積度の高いメモリアレイとすることができる。
【００２９】
また、メインビットラインが、金属材料で形成されるようにしてもよい。これにより、メインビットラインの抵抗を小さくすることができ、書込み速度及び読み出し速度を高速化できる。
また、メインビットラインは、それぞれのメインビットラインがビットラインコンタクトにより接続されるサブビットラインの直上の位置にくるように形成されるようにしてもよい。これにより、コンタクトを垂直に形成することができ、接続を容易にすることができる。
【００３０】
また、上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、下層側メインビットラインとワードラインとを絶縁する第１の層間絶縁膜層内に形成される下側ビットラインコンタクトと、下層側メインビットラインと上層側メインビットラインとを絶縁する第２の層間絶縁膜層内に形成される上側ビットラインコンタクトと、上側ビットラインコンタクトと下側ビットラインコンタクトとを接続する接続パッドとにより形成されるようにしてもよい。
これにより、下側のビットラインコンタクトと、上側のビットライン順次別々に形成することができるとともに、接続パッドにより、上下のビットラインコンタクトが位置ずれすることなく接続させることができる。
【００３１】
また、下層側メインビットラインの直上の位置に上層側メインビットラインが配置され、上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、サブビットラインから垂直上向きに形成される下側ビットラインコンタクト、上層側メインビットラインから垂直下向きに形成される上側ビットラインコンタクト、下側ビットラインコンタクトと上側ビットラインコンタクトとの間を接続する接続パッドとにより形成されるようにしてもよい。これにより、下層側と上層側のメインビットラインを必ずしも千鳥状に配置する必要性はなく、下層側メインビット線と上層側メインビット線を自由に配置できることを示している。
【００３２】
また、接続パッドは、下層メインビットラインと同材料を用いて同時に形成されるようにしてもよい。
これにより、接続パッドを下層メインビットラインと同工程で作成することができ、製造工程を簡略にすることができる。
【００３３】
また、上記課題を解決するためになされた本発明の不揮発性半導体記憶装置の製造する方法は、（ａ）実質的に直交するＸＹ方向に沿ってマトリクス状にメモリセルを配列するための各メモリセルのドレイン領域およびソース領域を半導体基板内に形成し、ドレイン領域又はソース領域をＹ方向に沿って接続する複数のストライプ状のサブビットラインを半導体基板内に形成し、ドレイン領域とソース領域の間の半導体表面上に第１絶縁膜、浮遊ゲート、第２絶縁膜、制御ゲートを形成し、さらに制御ゲートをＸ方向に沿って接続する複数のストライプ状のワードラインを形成し、以上によりＹ方向に沿ってサブビットラインにより接続されかつＸ方向に沿ってワードラインにより接続されたマトリクス状に配列されるメモリセル群を形成し、（ｂ）メモリセル群の上に第１層間絶縁膜を形成し、（ｃ）第１層間絶縁膜内にサブビットラインと第１層間絶縁膜上面とを電気的に接続する複数の第１ビットラインコンタクトを形成し、（ｄ）第１ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第１層目メインビットラインおよび第１ビットラインコンタクトと接続され第２ビットラインコンタクトと接続されるための接続パッドを第１層間絶縁膜上にパターニング形成し、（ｅ）第１層目メインビットラインおよび接続パッドの上に第２層間絶縁膜を形成し、（ｆ）第２層間絶縁膜内に接続パッドと第２層間絶縁膜上面とを電気的に接続する複数の第２ビットラインコンタクトを形成し、（ｇ）第２ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第２層目メインビットラインを第２層間絶縁膜上にパターニング形成するようにしている。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。なお、図１１の不揮発性半導体記憶装置の平面構造図と、図１４の等価回路図は従来技術として説明したものであるが、これらの図中に表現された部分については、以下に説明する本発明の実施形態である不揮発性半導体記憶装置の平面構造、等価回路においても実質的に同一であるので、図１１、図１４および図中の符号をそのまま本発明の説明に用いる。
【００３５】
図１は、本発明の一実施形態である不揮発性半導体記憶装置のワードライン方向に沿った断面図であり、図１１におけるＸ−Ｘ’断面図である。図２はビットライン方向に沿った断面図であり、図１１のＹ１−Ｙ１’断面図である。図３は同じくビットライン方向に沿った断面図であり、図１１のＹ２−Ｙ２’断面図である。
【００３６】
図１乃至図３に示すように、半導体基板１（例えばシリコン基板）内にｎ−型不純物拡散層が形成される。このｎ−型不純物拡散層の内部左側領域はソース領域２として機能する。ｎ−型不純物拡散層の内部右側領域にはさらにｎ＋型不純物拡散層３が形成され、このｎ＋型不純物拡散層がドレイン領域３として機能する。
【００３７】
そして１つのメモリセルＣは、隣接する第１、第２の２つのｎ−型不純物拡散層にまたがるように形成され、第１のｎ−型不純物拡散層に形成されたソース領域２と、第２のｎ−型不純物拡散層内に形成されたドレイン領域３と、ソース領域２およびドレイン領域３の中間領域の基板表面上に形成されたトンネル酸化膜４と、トンネル酸化膜４の上に形成された浮遊ゲート５と、浮遊ゲート５の上にＯＮＯ膜７を介して形成される制御ゲート１６とにより構成される。
【００３８】
制御ゲート１６はワードラインＷＬ（図１ではＷＬ３）のうち、浮遊ゲート５に対向する部分により構成される。即ち、ワードラインＷＬは信号線として設けたものであるが、一部が各メモリセルＣの制御ゲート１６として兼用されている。ワードラインＷＬにはポリシリコン膜が用いられるが、他の導電膜あるいは複数膜の積層膜として形成してもよい。ワードラインＷＬは、各メモリセルＣのチャネル方向であるＸ方向に沿って複数のメモリセルＣと接続されている。
【００３９】
また、Ｘ方向に隣接するメモリセルＣとの中間領域には、メモリセルＣ間の分離を行う埋込み酸化膜６が形成されている。
また、図２、図３に示すようにメモリセルＣのソース領域２、ドレイン領域３を形成するｎ−不純物拡散層は、サブビットラインＳＢＬ（図２ではＳＢＬ３、図３ではＳＢＬ４）としてＹ方向に沿ってメモリセルＣを接続する。即ち、埋込み不純物拡散層であるサブビットラインＳＢＬが拡散層配線として機能する。
また、ワードラインＷＬの周囲には層間絶縁膜層８が形成され、互いに絶縁されている。
【００４０】
層間絶縁膜層８の上にはメインビットラインＭＢＬが形成される。メインビットラインＭＢＬは、図１に示すように偶数番目のメインビットライン（ＭＢＬ２、ＭＢＬ４、・・・）が最初に形成され、続いて奇数番目のメインビットライン（ＭＢＬ１、ＭＢＬ３、・・・）がその上に形成され、奇数番目と偶数番目のメインビットラインとが交互に上下層にくるように形成されている。そして偶数番目のメインビットライン（ＭＢＬ２、ＭＢＬ４、・・・）は第２層間絶縁膜層１３により絶縁され（図３参照）、奇数番目のメインビットライン（ＭＢＬ１、ＭＢＬ３、・・・）が第３層間絶縁膜層１５により絶縁されている（図３参照）。
【００４１】
偶数番目のメインビットラインＭＢＬ（ＭＢＬ２、ＭＢＬ４、・・・）と偶数番目のサブビットラインＳＢＬ（ＳＢＬ２、ＳＢＬ４、・・・）とは、層間絶縁膜層８に形成したビットラインコンタクト１１（図１１のＢＣに相当）により接続され（図３参照）、奇数番目のメインビットラインＭＢＬ（ＭＢＬ１、ＭＢＬ３、・・・）と奇数番目のサブビットラインＳＢＬ（ＳＢＬ１、ＳＢＬ３、・・・）とは、層間絶縁膜層８に設けたビットラインコンタクト１１、層間絶縁膜層１３に設けたビットラインコンタクト１４、ビットラインコンタクト１１、１４間を接続する接続パッド１２ａにより接続される。
【００４２】
接続パッド１２ａは、ビットラインコンタクト１１、１４の位置ズレによる接続不良を回避するために形成されるもので、接続パッド１２ａの径はビットラインコンタクト１１、１４の径よりも大きく形成してあり、後述するように、偶数番目のメインビットラインＭＢＬ（ＭＢＬ２、４・・・）を形成するときに同じ材料で同時に形成するようにしている。
【００４３】
また、図１にはメインビットラインＭＢＬ間に発生するライン間容量９を模式的に示している。
また、図２、図３に示すように、メインビットラインＭＢＬとサブビットラインＳＢＬとの接続部分には、両者を選択的に接続するためのトランジスタ等のスイッチング素子で構成される選択ゲートＳＧ（ＳＧ１〜ＳＧ４）が形成されており、選択ゲートＳＧによりブロック単位でメインビットラインＭＢＬからの信号がサブビットラインＳＢＬに伝達できるようにしている。本実施例では１本のメインビットラインＭＢＬに２本のサブビットラインＳＢＬが接続されている。
また、サブビットラインＳＢＬをブロック単位ごとに分離するための分離層１０が形成されている。
【００４４】
上記構造のメモリセルに対し、書込み処理を行ったときの書込み後の閾値電圧分布図を図１０に示す。比較のため、図１７のときと同一の条件で書込みを行うものとする。即ち、選択したメインビットラインＭＢＬには＋４Ｖが印加され、非選択メインビットラインＭＢＬは０Ｖフローティング状態とされる。例えば２つの選択セルＣ２３、Ｃ４３に挟まれる非選択セルＣ３３があった場合に（図１４参照）、選択メインビットラインＭＢＬ２、ＭＢＬ４にそれぞれ＋４Ｖが印加され、非選択メインビットラインＭＢＬ３は０Ｖフローティングとなっている。
【００４５】
本発明によれば、図１に示すように、メインビットラインＭＢＬ間の距離が長くなり、そのためにライン間容量９が小さくなるので、非選択のメインビットラインＭＢＬの電圧がほとんど浮き上がらず、ほぼ０Ｖに保たれている。この結果、非選択のメモリセルＣの浮遊ゲート５からの電子引き抜きがなくなり、図１０に見られるように閾値電圧の低下を防ぐことができる。これにより、書込み時の非選択セルの誤書込みを防ぐことができている。
【００４６】
次に、上記構成のＡＣＴ型フラッシュメモリの製造方法について説明する。図４はＡＣＴ型のメモリセルの製造工程のうち、素子形成から制御ゲート（ワードライン）接続までの工程を説明する図である。
まず、Ｙ方向のメモリセル間（例えば図１１におけるＣ３２、Ｃ３３間）を分離するため、Ｙ方向のメモリセル間に図示しない素子分離膜を形成する。
続いて、熱酸化によって膜厚が約８０Åのトンネル酸化膜４を形成し、その上に第１のポリシリコン膜５’（一部が最終的に浮遊ゲート５となる）を約１０００〜２０００Åの厚さに堆積する。さらにその上にフォトリソグラフィ技術によって所定の形状の第１のレジストマスク３３を形成し、第１のポリシリコン膜５’をパターン形成する。このポリシリコン膜５’は、後述する浮遊ゲート５のチャネル方向の幅と同じ幅を有するストライブ状に形成される（図４（ａ））。
【００４７】
次に、エネルギー：５０ＫｅＶ、ドーズ量：３ｘ１０１３／ｃｍ２でリン（Ｐ）イオンのイオン注入を行う。この注入領域は、低濃度（ｎ−）不純物拡散層２’（一部がソース領域２として機能する）となる（図４（ｂ））。
【００４８】
次に、第１のレジストマスク３３を除去し、最終的にドレイン３となる領域に所定の開口を有する第２のレジストマスク３４を形成し、エネルギー：７０ＫｅＶ、ドーズ量１ｘ１０１５／ｃｍ２で砒素（Ａｓ）イオンをイオン注入する。この注入領域は、高濃度（ｎ＋）不純物拡散層３’（ドレイン領域３として機能する）となる（図４（ｃ））。
【００４９】
第２のレジストマスク３４を剥離した後、窒素雰囲気中において９００℃で１０分間の熱処理を行い、高濃度（ｎ＋）不純物拡散層３’側をＤＤＤ構造とし、低濃度（ｎ−）不純物拡散層２’をＬＤＤ構造とする。
低濃度（ｎ−）不純物拡散層２’と高濃度（ｎ＋）不純物拡散層３’は連続した１つの拡散層を形成し、サブビットライン２０（図１のＳＢＬ）となる。
その後、ＣＶＤ法により酸化膜６’を堆積し、エッチバックを行うことによって、パターン形成した第１のポリシリコン膜５’間に埋込み酸化膜６を形成する。その上にＯＮＯ膜（酸化膜／窒化膜／酸化膜）７’を堆積する（図４（ｄ））。
【００５０】
その後、第２のポリシリコン膜１６’（一部が最終的に制御ゲート１６となる）を約１０００Åの厚さに堆積し、フォトリソグラフィ技術により、第２のポリシリコン１６’、ＯＮＯ膜７’、及び第１のポリシリコン膜５’をパターニング（図示しないＹ方向のパターニング）することにより制御ゲート１６、埋込み酸化膜６、浮遊ゲート５を形成する（図４（ｅ））。
なお、制御ゲート１６は連続して形成されており、ワードラインＷＬを構成することになる。
【００５１】
図５〜図７は、図４の工程によって形成された制御ゲート１６（図１のＷＬに相当）の上に、メインビットライン１２、２２（図１のＭＢＬに相当）を形成する工程を説明する図である。
図５に示すように、制御ゲート１６（即ちワードラインＷＬ）上に第１層間絶縁膜８を１００００Å程度堆積し、化学機械研磨（ＣＭＰ）法等を用いて平坦化を行う。この層間絶縁膜の材料としては、ＣＶＤ酸化膜、もしくは、低誘電率絶縁膜が好ましい。
その後、サブビットライン２０（図１のＳＢＬに相当）と、後に形成するメインビットライン１２、２２とを接続するための図示しないコンタクト（図２、図３に示すビットラインコンタクト１１）を形成する。コンタクトはホールを形成し、そのホール内部に導電材料を埋め込むことにより形成する。
続いて、第１配線材料１２’（一部が最終的に第一層目のメインビットライン１２となる）を５０００Å程度堆積する。配線材料としては金属材料（例えば、アルミや銅）が好ましい。続いて、後にメインビットライン１２が形成される位置および接続パッド１２ａが形成される位置（図２参照）にレジスト２１を、リソグラフィー技術を用いてパターニングする。
【００５２】
次に、図６に示すように第１配線材料１２’をエッチング除去し、第１層目メインビットライン１２および接続パッド１２ａ（図２参照）を同時に形成した後、レジスト２１を剥離する。
第２層間絶縁膜１３を２５０００Å程度堆積し、化学機械研磨（ＣＭＰ）法等を用いて平坦化を行う。この第２層間絶縁膜は第１層間絶縁膜と同材料のものを用いることができる。その後、次工程で形成される第２層目メインビットライン２２と接続パッド１２ａ（図２参照）とを接続するためのコンタクト（図２に示すビットラインコンタクト１４）を形成する。このコンタクトもコンタクトホールを形成し、そのホール内部に導電材料を埋め込むようにして形成する。
続いて、第２配線材料２２’（一部が最終的に第２層目のメインビットライン２２となる）を５０００Å程度堆積する。第２配線材料２２’には第１配線材料と同様の金属材料を用いるのが好ましい。
続いて、第２層目メインビットライン２２が形成される位置にレジスト２３を、リソグラフィー技術を用いてパターニングする。
次に、図７に示すように、第２配線材料２２’をエッチング除去し、第２層目メインビットライン２２を形成した後、レジスト２３を剥離する。最後に、第３層間絶縁膜層１５（本実施形態では最上層の層間絶縁膜層）として機能するＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）保護膜を２００００Å程度の膜厚に堆積する。
【００５３】
その後は、通常の工程に従って図１４の等価回路図に示す配線を完成するように、種々のコンタクト形成、アルミ電極のパッド形成等を行い、ＡＣＴ型のフラッシュメモリを完成する。
【００５４】
なお、上述した実施形態は一例であり、図８に示すようにさらに第３層間絶縁膜層２４、第３層目メインビットライン２５、ＢＰＳＧ膜２６を形成し３層構造のビットラインとしてもよい。
【００５５】
また、上述した実施形態ではメインビットラインＭＢＬがサブビットラインの直上にくるようにしているが、必ずしもサブビットラインの直上に配置する必要はない。図９に示すようにメインビットラインＭＢＬを千鳥状でない２層構造として第１層目メインビットライン２７の上に第２層目メインビットライン２８がくるようにしてもよい。これは、上下層のメインビットライン間距離が、約２００００Åと、従来技術の横方向のメインビットライン間距離約２０００Åに比較して約１０倍大きく、そのためライン間容量９を十分小さくすることができるためである。
なお、この場合は第２層目メインビットライン２８と対応するサブビットラインＳＢＬとが直線的に並ばなくなることから第２層目メインビットライン２８を横方向に延設してコンタクト１４とコンタクト１１とが接続パッド１２ａで接続できるようにする。
【００５６】
以上、ＡＣＴ型のメモリセルを実施形態として説明したが、本発明はＡＣＴ型メモリセルに限らず、ビットラインに高電圧を印加して書込みが行われるフラッシュメモリであれば適用することができる。
例えばＡＣＴ型メモリセルをアレイ状に集積したＡＣＴ型フラッシュメモリの他に、ＮＯＲ型セル、ＤＩＮＯＲ型セル、ＮＡＮＤ型セル、ＡＮＤ型セルを集積したフラッシュメモリにおいても浮き上がりが生じる場合に実施することができる。
【００５７】
要するに、半導体基板内に形成されたドレイン領域あるいはソース領域に高電圧が印加されるようにサブビットラインが接続され、このサブビットラインに高電圧を印加するためのメインビットラインが半導体基板上に層間絶縁膜を介して形成される構造の不揮発性半導体記憶装置であれば本発明を実施することができる。
【００５８】
【発明の効果】
本発明によれば、隣接するメインビットラインを上下層に分離形成するようにして隣接メインビットライン間の距離を長くするようにしたので、ライン間容量を小さく抑えることができ、非選択メインビットラインの電圧の浮き上がり現象を抑えて誤書込みが発生しにくい構造の不揮発性半導体記憶装置とすることができる。
【００５９】
さらに、ライン間容量を小さく抑えることができることにより、誤書込みが生じにくい集積度を高めた不揮発性半導体記憶装置とすることができる。
さらに、ＡＣＴ型メモリセルにおいては、書込み時の消費電力を抑制ながら集積度を高めることができ、その上、誤書込みが生じにくい構造を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図２】本発明の一実施形態であるＡＣＴ型メモリのビットライン方向（奇数番目ビットライン上）の断面図。
【図３】本発明の一実施形態であるＡＣＴ型メモリのビットライン方向（偶数番目ビットライン上）の断面図。
【図４】本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図５】本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図６】
本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図７】
本発明の一実施形態であるＡＣＴ型メモリの製造工程を説明する図。
【図８】
本発明の他の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図９】
本発明の他の一実施形態であるＡＣＴ型メモリのワードライン方向の断面図。
【図１０】
本発明のＡＣＴ型メモリによる書込み後のセル閾値電圧分布図。
【図１１】
ＡＣＴ型メモリの平面構成図。
【図１２】
従来からのＡＣＴ型メモリのワードライン方向の断面図。
【図１３】
従来からのＡＣＴ型メモリのビットライン方向の断面図。
【図１４】
ＡＣＴ型メモリの等価回路図。
【図１５】
ＡＣＴ型メモリの動作電圧を説明する図。
【図１６】
ＡＣＴ型メモリでのオフリーク電流を説明する図。
【図１７】
従来からのＡＣＴ型メモリによる書込み後のセル閾値電圧分布図。
【符号の説明】
１：半導体基板
２：ソース領域
２’：不純物拡散層（ｎ−）
３：ドレイン領域
３’：不純物拡散層（ｎ＋）
４：トンネル酸化膜（第１絶縁膜）
５：浮遊ゲート
６：埋込み酸化膜
７：ＯＮＯ膜（第２絶縁膜）
８：第１層間絶縁膜層
９：ライン間容量
１０：分離領域
１１：下側ビットラインコンタクト（ＢＣ）
１２：偶数番目メインビットライン（ＭＢＬ）
１２ａ：接続パッド
１３：第２層間絶縁膜層
１４：上側ビットラインコンタクト
１５：第３層間絶縁膜層
１６：制御ゲート（ワードラインＷＬ）
２０：サブビットライン（ＳＢＬ）
２２：奇数番目メインビットライン（ＭＢＬ）
Ｃ：メモリセル
ＭＢＬ：メインビットライン
ＳＢＬ：サブビットライン
ＷＬ：ワードライン
Claims (8)
- メモリセルが半導体基板内に形成されたソース領域およびドレイン領域、ソース領域とドレイン領域の間の半導体基板表面上に形成された第１絶縁膜、第１絶縁膜上に形成された浮遊ゲート、浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートとにより構成され、前記メモリセルが実質的に直交するＸＹ方向に沿って半導体基板上にマトリクス状に形成された複数のメモリセル群と、
Ｘ方向に沿って隣接するメモリセルの各制御ゲートを接続するように形成されたワードラインと、
Ｙ方向に沿って隣接するメモリセルのドレイン領域又はソース領域を接続するように半導体基板内に形成される複数のサブビットラインと、
ワードラインより上側に層間絶縁膜層を介してＹ方向に沿って形成され、ビットラインコンタクトによりサブビットラインと接続される複数のメインビットラインとからなり、
隣接するサブビットラインのそれぞれに接続されるメインビットラインは、層間絶縁膜層を介して互いに上下方向に異なる層に形成されることを特徴とする不揮発性半導体記憶装置。 - サブビットラインが、Ｘ方向に沿って隣接する２つのメモリセルの間の半導体基板内に形成され、この２つのメモリセルの一方のメモリセルに対するドレイン領域と他方のメモリセルに対するソース領域とを含む拡散層により形成されてなる請求項１に記載の不揮発性半導体記憶装置。
- メインビットラインが、金属材料で形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- メインビットラインは、それぞれのメインビットラインがビットラインコンタクトにより接続されるサブビットラインの直上の位置にくるように形成されることを特徴とする請求項１に記載の不揮発性半導体装置。
- 上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、下層側メインビットラインとワードラインとを絶縁する第１の層間絶縁膜層内に形成される下側ビットラインコンタクトと、下層側メインビットラインと上層側メインビットラインとを絶縁する第２の層間絶縁膜層内に形成される上側ビットラインコンタクトと、上側ビットラインコンタクトと下側ビットラインコンタクトとを接続する接続パッドとにより形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 下層側メインビットラインの直上の位置に上層側メインビットラインが配置され、上層側メインビットラインとサブビットラインとを接続するビットラインコンタクトが、サブビットラインから垂直上向きに形成される下側ビットラインコンタクト、上層側メインビットラインから垂直下向きに形成される上側ビットラインコンタクト、下側ビットラインコンタクトと上側ビットラインコンタクトとの間を接続する接続パッドとにより形成されることを特徴とする請求項５に記載の不揮発性半導体装置。
- 接続パッドは、下層側メインビットラインと同材料が用いられ同時に形成されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- （ａ）実質的に直交するＸＹ方向に沿ってマトリクス状にメモリセルを配列するための各メモリセルのドレイン領域およびソース領域を半導体基板内に形成し、ドレイン領域又はソース領域をＹ方向に沿って接続する複数のストライプ状のサブビットラインを半導体基板内に形成し、ドレイン領域とソース領域の間の半導体表面上に第１絶縁膜、浮遊ゲート、第２絶縁膜、制御ゲートを形成し、さらに制御ゲートをＸ方向に沿って接続する複数のストライプ状のワードラインを形成し、以上によりＹ方向に沿ってサブビットラインにより接続されかつＸ方向に沿ってワードラインにより接続されたマトリクス状に配列されるメモリセル群を形成し、
（ｂ）メモリセル群の上に第１層間絶縁膜を形成し、
（ｃ）第１層間絶縁膜内にサブビットラインと第１層間絶縁膜上面とを電気的に接続する複数の第１ビットラインコンタクトを形成し、
（ｄ）第１ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第１層目メインビットラインおよび第１ビットラインコンタクトと接続され第２ビットラインコンタクトと接続されるための接続パッドを第１層間絶縁膜上にパターニング形成し、
（ｅ）第１層目メインビットラインおよび接続パッドの上に第２層間絶縁膜を形成し、
（ｆ）第２層間絶縁膜内に接続パッドと第２層間絶縁膜上面とを電気的に接続する複数の第２ビットラインコンタクトを形成し、
（ｇ）第２ビットラインコンタクトと接続されＹ方向に沿ってストライプ状に配列される第２層目メインビットラインを第２層間絶縁膜上にパターニング形成することを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268937A JP2004111478A (ja) | 2002-09-13 | 2002-09-13 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/657,195 US6873007B2 (en) | 2002-09-13 | 2003-09-09 | Nonvolatile semiconductor memory device and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268937A JP2004111478A (ja) | 2002-09-13 | 2002-09-13 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111478A true JP2004111478A (ja) | 2004-04-08 |
Family
ID=31986796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002268937A Pending JP2004111478A (ja) | 2002-09-13 | 2002-09-13 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6873007B2 (ja) |
| JP (1) | JP2004111478A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007299438A (ja) * | 2006-04-27 | 2007-11-15 | Toshiba Corp | 半導体記憶装置 |
| JP2008016851A (ja) * | 2006-07-05 | 2008-01-24 | Hynix Semiconductor Inc | 半導体素子の金属配線とその形成方法 |
| KR100855579B1 (ko) | 2006-10-02 | 2008-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6873007B2 (en) | 2005-03-29 |
| US20040051133A1 (en) | 2004-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
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