JP4950036B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に電荷蓄積領域を複数有するトランジスタを用いた不揮発性メモリである半導体装置の製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化を目的とした技術開発が進められている。例えば、不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積させるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリがある。さらに、その中に、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有するフラッシュメモリが開発されている。例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない構造を有している。さらに、ビットラインがソース領域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これにより、メモリセルの微細化を図っている。

上記従来技術の製造方法について図１を用い説明する。図１（ａ）において、Ｐ型の半導体基板１０上にトンネル酸化膜１２（酸化シリコン膜）およびトラップ層１４（窒化シリコン膜）を形成する。フォトレジスト４０を塗布し、通常の露光技術を用い開口部を形成する。図１（ｂ）において、フォトレジスト４０をマスクに例えば砒素をイオン注入し、Ｎ型の高濃度拡散領域２２を形成する。図１（ｃ）において、同じフォトレジスト４０をマスクにポケット注入を行い、ポケット注入領域２８を形成する。ポケット注入とは、半導体基板１０の垂直方向より斜め（例えば１５°）より例えばボロンを注入することにより、高濃度拡散領域２２の両側横にＰ型半導体基板１０よりさらに高濃度のＰ型領域を形成する方法である。これにより、半導体基板１０表面の高濃度拡散領域２２近傍のジャンクションプロファイルを急峻とすることができる。これにより、ソース領域とドレイン領域（ビットライン３０ａ）間に電圧を印加した際の高濃度拡散領域２２近傍の電界を大きくすることができる。

図１（ｄ）において、フォトレジスト４０を除去し、トップ酸化膜１６(酸化シリコン膜)を形成する。これにより、トンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６からなるＯＮＯ膜１８を形成する。多結晶シリコン膜を形成し、所定領域を通常の露光技術およびエッチング技術により除去する。これによりゲート電極を兼ねるワードライン３２が形成される。その後、層間絶縁膜３４の形成、配線層３６の形成、保護膜３８の形成により、フラッシュメモリが完成する。

このフラッシュメモリは、ビットライン３０ａ間の半導体基板１０がチャネルとして機能し、チャネルとワードライン３２の間のＯＮＯ膜１８に電荷を蓄積し、不揮発性メモリとして機能する。ＯＮＯ膜１８への電荷の蓄積は、ソース領域とドレイン領域間（すなわちビットライン３０ａ間）に高電界を印加し、高エネルギとなった電子をＯＮＯ膜１８中のトラップ層１４に注入することにより行う。また、ポケット注入を行うことにより半導体基板１０表面の高濃度拡散領域２２近傍の電界を大きくできるため、良好な書き込み特性を得ることができる。

また、データの消去はゲート電極（すなわちワードライン３２）に負電圧を印加し、トンネル酸化膜１２にＦ−Ｎトンネル電流を発生させることにより行う。電荷蓄積領域は、ソース領域とドレイン領域を入れ替えることにより、ワードライン３２下のビットライン３０ａ間に２箇所形成できる。

ビットライン３０ａを拡散領域で形成しているため金属に比べると高抵抗である。そのため、書き込み消去特性が悪くなる。そこで、ビットライン３０ａは、ワードライン３２を複数本越える毎に、層間絶縁膜３４に形成されたコンタクトホールにより配線層３６と接続している。メモリセルの微細化のためには、ビットライン３０ａを低抵抗化し、配線層３６との接続コンタクトホールを減らすことが求められている。

米国特許第６０１１７２５号明細書

従来技術において、メモリセルの微細化を目的に、ビットライン３０ａを低抵抗化するためには、ビットライン３０ａを形成するイオン注入の高エネルギ化や高ドーズ化が好ましい。さらに、ビットライン３０ａの間隔を短くすることが好ましい。しかし、ビットライン３０ａはソース領域およびドレイン領域を兼ねているため、ソース領域およびドレイン領域も高エネルギや高ドーズで形成されてしまう。そのため、データの書き込み等を行う際、ソース領域とドレイン領域間（すなわちビットライン３０ａ間）に高電圧が印加されると、ソース領域とドレイン領域間（すなわちビットライン３０ａ間）にジャンクション電流が流れ、ソース・ドレイン耐圧が低下してしまう。また、データの読み込みを行う際の読み込み特性も劣化してしまう。これらは、メモリセルの微細化の妨げとなる。

本発明は、トランジスタのソース・ドレイン耐圧の低下を抑制し、低抵抗なビットラインの形成を可能とする。これにより、メモリセルの微細化が可能な半導体装置とその製造方法を提供することを目的とする。

本発明は、半導体基板と、該半導体基板内に形成された高濃度拡散領域と、該高濃度拡散領域の下に設けられ前記高濃度拡散領域より不純物濃度の低い第１の低濃度拡散領域と、前記高濃度拡散領域と前記第１の低濃度拡散領域を含み、ソース領域およびドレイン領域を兼ねるビットラインと、を具備する半導体装置である。本発明によれば、高濃度拡散領域の底部のジャンクションプロファイルを緩和することができる。これにより、ビットライン間に高電圧を印加しても、この底部の電界が緩和される。これより、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。よって、高濃度拡散領域を高エネルギ、高ドーズのイオン注入で形成することができ、低抵抗なビットラインの形成が可能となる。また、ビットラインの間隔を短くすることができる。以上により、メモリセルの微細化が可能な半導体装置を提供することができる。

本発明は、前記高濃度拡散領域の両側に形成され、前記ビットラインに含まれるポケット注入領域を具備する半導体装置とすることができる。ポケット注入領域を有し書き込み特性を向上させた場合はジャンクション電流が顕著となる。しかし、第１の低濃度拡散領域を設けることにより、ポケット注入領域を有する場合であっても、ジャンクション電流を抑制し、ソース・ドレイン耐圧を向上させることができる。以上によりメモリセルの微細化が可能な半導体装置を提供することができる。

本発明は、前記第１の低濃度拡散領域の幅は前記高濃度拡散領域より狭い半導体装置とすることができる。本発明によれば、ポケット注入による書き込み特性向上の効果を維持しつつ、高濃度拡散領域の底部からのジャンクション電流を抑制することができる。

前記第１の低濃度拡散領域の幅と前記高濃度拡散領域の幅は概同じである半導体装置とすることができる。本発明によれば、高濃度拡散領域の底部全面に渡り第１の低濃度拡散領域を形成することができる。よって、ジャンクション電流が流れることをより効果的に抑制できる。

本発明は、前記高濃度拡散領域の両側に、前記高濃度拡散領域より不純物濃度の低く、前記ビットラインに含まれる第２の低濃度拡散領域を具備する半導体装置とすることができる。本発明によれば、高濃度拡散領域の側部のジャンクションプロファイルを緩和することができる。これにより、ビットライン間に高電圧を印加しても、側部の電界を緩和することができる。よって、第１の低濃度拡散領域を設けたことによる、高濃度拡散領域の底部間のジャンクション電流に加え、側部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。

前記半導体基板上に設けられたＯＮＯ膜と、前記ＯＮＯ膜上に設けられたゲート電極を兼ねるワードラインと、を具備する半導体装置とすることができる。また、前記ワードラインの下で、前記ビットライン間の前記ＯＮＯ膜に複数の電荷蓄積領域を有する半導体装置とすることができる。

本発明は、半導体基板内に、ソース領域およびドレイン領域を兼ねるビットラインに含まれる高濃度拡散領域を形成する工程と、前記高濃度拡散領域の下に、前記ビットラインに含まれ、前記高濃度拡散領域より不純物濃度の低い第１の低濃度拡散領域を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、高濃度拡散領域の底部のジャンクションプロファイルを緩和することができる。これにより、ビットライン間に高電圧を印加しても、この底部の電界を緩和することができる。これより、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。よって、高濃度拡散領域を高エネルギ、高ドーズのイオン注入で形成することができ、低抵抗なビットラインの形成が可能となる。また、ビットラインの間隔を短くすることができる。以上により、メモリセルの微細化が可能な半導体装置の製造方法を提供することができる。

本発明は、前記半導体基板上にマスク層を形成する工程を具備し、前記高濃度拡散領域を形成する工程および前記第１の低濃度拡散領域を形成する工程は、それぞれ、前記マスク層をマスクに前記半導体基板にイオン注入する工程を含む半導体装置の製造方法とすることができる。

前記マスク層はイオン注入により前記マスク層の有する開口が拡がるマスク層であり、前記高濃度拡散領域を形成する工程は、前記第１の低濃度拡散領域を形成する工程の後に行う半導体装置の製造方法とすることができる。本発明は、前記マスク層はフォトレジスト層である半導体装置の製造方法とすることができる。本発明によれば、製造工程が少なく第１の低濃度拡散領域を形成することができる。

本発明は、前記マスク層は、金属または絶縁膜を含む半導体装置の製造方法とすることができる。本発明によれば、高濃度拡散領域の幅と第１の低濃度拡散領域の幅を概同じとすることができる。これにより、ジャンクション電流が流れることをより効果的に抑制できる。

本発明は、前記マスク層の側部に側壁を形成する工程を具備し、前記高濃度拡散領域を形成する工程は、前記マスク層をマスクにイオン注入する工程であり、前記第１の低濃度拡散領域を形成する工程は、前記マスク層および前記側壁をマスクにイオン注入する工程である半導体装置の製造方法とすることができる。本発明によれば、高濃度拡散領域および第１の低濃度拡散領域の幅を精度良く形成できる。これにより、トランジスタの特性の揺らぎを抑制することができる。また、側壁の幅を任意に決めることにより、高濃度拡散領域と第１の低濃度拡散領域のシフト量を任意に決めることができる。これにより、所望のトランジスタの設計が可能となる。

本発明は、前記マスク層をマスクにイオン注入し、前記高濃度拡散領域の両側に、前記ビットラインに含まれるポケット注入領域を形成する工程を具備する半導体装置の製造方法とすることができる。ポケット注入領域を有し書き込み特性を向上させた場合はジャンクション電流が顕著となる。しかし、第１の低濃度拡散領域を設けることにより、ポケット注入領域を有する場合であっても、ジャンクション電流を抑制し、ソース・ドレイン耐圧を向上させることができる。以上によりメモリセルの微細化が可能な半導体装置の製造方法を提供することができる。

本発明は、前記高濃度拡散領域の両側に、前記高濃度拡散領域より不純物濃度が低く、前記ビットラインに含まれる第２の低濃度拡散領域を形成する工程を具備する半導体装置の製造方法とすることができる。本発明によれば、高濃度拡散領域の側部のジャンクションプロファイルを緩和することができる。これにより、ビットライン間に高電圧を印加しても、側部の電界を緩和することができる。よって、第１の低濃度拡散領域を設けたことによる、高濃度拡散領域の底部間のジャンクション電流に加え、側部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。

本発明は、前記半導体基板上にＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上にゲート電極を兼ねるワードラインを形成する工程と、を具備する半導体装置の製造方法とすることができる。

本発明によれば、トランジスタのソース・ドレイン耐圧の低下を抑制し、低抵抗なビットラインの形成を可能とする。これにより、メモリセルの微細化が可能な半導体装置とその製造方法を提供することができる。

図1は従来技術およびその製造方法を示す断面図である。 図２は従来技術におけるジンクション電流が流れる経路を説明するための断面図である。 図３は実施形態を示す断面図である。 図４は実施例１の製造方法を示す断面図である。 図５は実施例２およびその製造方法を示す断面図である。 図６は実施例３およびその製造方法を示す断面図（その１）である。 図７は実施例３およびその製造方法を示す断面図（その２）である。 図８は実施例４およびその製造方法を示す断面図である。 図９は実施例５およびその製造方法を示す断面図である。 図１０はは実施例６およびその製造方法を示す断面図である。

従来技術において、メモリセルの微細化を目的に、ビットライン３０ａを高エネルギや高ドーズなイオン注入で形成した場合、ビットライン３０ａ間（ソース領域とドレイン領域間）に高電圧が印加されるとジャンクション電流が発生する原因につき図２を参照に説明する。図２は図１（ｄ）と同じ断面を示す図である。高濃度拡散領域２２の底部６０において、Ｎ型の高電界拡散領域２２からＰ型の半導体基板１０へ急激にジャンクションプロファイル（不純物濃度プロファイル）が変化してしまう。そのため、ビットライン３０ａ間に高電圧が印加されると、底部６０には高電界が加わる。これにより、矢印で示したように高濃度拡散領域２２の底部６０間にジャンクション電流が流れてしまう。

特に、ポケット注入を行った場合は、半導体基板１０内のビットライン３０ａ間に半導体基板１０よりも濃度の高いＰ型領域を形成しているため、ビットライン３０ａ間の空乏層が近づく。さらにポケット注入によって不純物が半導体基板１０深くまで達しているため、底部付近で、ビットライン３０ａ間の空乏層が更に近づく。そのため、底部６０間で、よりジャンクション電流が流れやすくなる。

そこで、高濃度拡散領域２２の下に、高濃度拡散領域２２より不純物濃度の低い第１の低濃度拡散領域２４を形成した。図３に本実施形態の断面図を示す。ビットライン３０ｂ以外は図１（ｄ）と同じである。高濃度拡散領域２２の下に高濃度拡散領域２２より不純物濃度の低い第１の低濃度拡散領域２４が形成されている。このように、縦方向のＬＤＤ（Lightly Doped Drain）構造となっている。

これにより、高濃度拡散領域２２の底部６０のジャンクションプロファイルが緩和される。よって、ビットライン３０ｂ間に高電圧が印加された場合、高濃度拡散領域２２の底部６０の電界が緩和される。これにより、ジャンクション電流が流れにくくなり、ソース・ドレイン耐圧が向上する。以上より、高濃度拡散領域２２を高エネルギ、高ドーズのイオン注入で形成することができ、低抵抗なビットライン３０ｂの形成が可能となる。また、ビットライン３０ｂの間隔を短くすることができる。よって、メモリセルを微細化することができる。以下、本発明の実施例について説明する。

実施例１はフォトレジストをマスク層として用い、イオン注入を行う例である。図４は実施例１の製造方法を示すビットラインの幅方向のワードライン上の断面図である。図４（ａ）において、Ｐ型シリコン半導体基板１０（または半導体基板中のＰ型領域）上にトンネル酸化膜１２（酸化シリコン膜）を例えば熱酸化法により形成し、トラップ層１４（窒化シリコン膜）を例えばＣＶＤ法により形成する。トラップ層１４上にフォトレジスト４０を塗布し、通常の露光技術を用い約１００ｎｍの幅を有する開口部を形成する。図４（ｂ）において、フォトレジスト４０をマスクに、半導体基板１０内に、例えば砒素を注入エネルギが６０ｋｅＶ、注入ドーズ量が１．０×１０^１３ｃｍ^−２の条件で注入し、その後熱処理することにより、Ｎ型の第１の低濃度拡散領域２４を形成する。

次に、図４（ｃ）において、同じフォトレジスト４０をマスクに、半導体基板１０内に、例えば砒素を注入エネルギが４０ｋｅＶ、注入ドーズ量が１．１×１０^１５ｃｍ^−２の条件で注入し熱処理することにより、第１の低濃度拡散領域２４上に高濃度拡散領域２２を形成する。このとき、フォトレジスト４０はイオン注入のイオン照射により削れ、開口部が３０〜４０ｎｍ広くなる。よって、高濃度拡散領域２２の幅は、第１の低濃度拡散領域２４より広くなる。さらに、同じフォトレジスト４０をマスクに、例えばボロンを注入エネルギが３０ｋｅＶ、注入ドーズ量が３．０×１０^１３ｃｍ^−２、イオンの入射角度を半導体基板の垂線から１５°の条件で、注入（ポケット注入）し、その後熱処理する。これにより高濃度拡散領域２２の両側にポケット注入領域２８を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４およびポケット注入領域２８を含みソース領域およびドレイン領域を兼ねるビットライン３０ｂが形成される。

フォトレジスト４０を除去し、トップ酸化膜１６(酸化シリコン膜)を例えばＣＶＤ法で形成する。これにより、半導体基板１０上にトンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６からなるＯＮＯ膜１８を形成する。多結晶シリコン膜を形成し、所定領域を通常の露光技術およびエッチング技術により除去する。これにより、ＯＮＯ膜１８上にゲート電極を兼ねるワードライン３２を形成する。その後、通常の技術を用い層間絶縁膜３４の形成、配線層３６の形成、保護膜３８の形成を行うことにより、図３のフラッシュメモリが完成する。

このフラッシュメモリは、半導体基板１０上にＯＮＯ膜１８が設けられ、ＯＮＯ膜１８上にゲート電極を兼ねるワードライン３２を設けている。ビットライン３０ｂ間の半導体基板１０がチャネルとして機能し、チャネルとワードライン３２の間のＯＮＯ膜１８に電荷を蓄積し、不揮発性メモリとして機能する。電荷蓄積領域は、ソース領域とドレイン領域を入れ替えることにより、ワードライン３２下のビットライン３０ａ間に２箇所形成することができる。すなわち、ワードライン３２下でビットライン３０ｂ間のＯＮＯ膜１８中に２箇所の電荷蓄積領域を有する。

実施例１は、半導体基板１０と、半導体基板１０内に形成された高濃度拡散領域２２と、高濃度拡散領域２２の下に設けられ高濃度拡散領域２２より不純物濃度の低い第１の低濃度拡散領域２４とを有している。さらに、ソース領域およびドレイン領域を兼ねるビットライン３０ｂは高濃度拡散領域２２と前記第１の低濃度拡散領域２４を含んでいる。このように、縦方向のＬＤＤ構造を採用し、高濃度拡散領域２２下に第１の低濃度拡散領域２４を設けたことにより、高濃度拡散領域２２の底部６０のジャンクションプロファイルを緩和することができる。これにより、ビットライン３０ｂ間に高電圧を印加した場合も、底部６０が高電界となることがない。よって、底部６０間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。以上より、高濃度拡散領域２２を高エネルギ、高ドーズのイオン注入で形成することができ、低抵抗なビットライン３０ｂの形成が可能となる。また、ビットライ３０ｂの間隔を短くすることができる。よって、メモリセルを微細化することができる。

さらに、高濃度拡散領域２２の両側にポケット注入を行ったポケット注入領域２８を有し、ビットライン３０ｂはポケット注入領域２８を含んでいる。ポケット注入領域２８を有し書き込み特性を向上させた場合は前述のように、ジャンクション電流が顕著となる。しかし、第１の低濃度拡散領域２４を設けることにより、ポケット注入領域２８を有する場合であっても、ジャンクション電流を抑制し、ソース・ドレイン耐圧を向上させることができる。以上によりメモリセルを微細化することが可能となる。

また、第１の低濃度拡散領域２４の幅は高濃度拡散領域２２より狭い。これにより、ポケット注入による書き込み特性向上の効果を維持しつつ、高濃度拡散領域２２の底部からのジャンクション電流を抑制することができる。

図４（ｃ）のように、マスク層として使用したフォトレジスト４０はイオン注入により前記マスク層の有する開口が拡がっている。これは以下の理由による。高濃度拡散領域２２を形成するためのイオン注入は、例えば、１．１×１０^１５ｃｍ^−３以上の非常に大きいドーズ量で行う。そのため、イオン注入工程のイオン照射によりフォトレジスト４０が削れ、フォトレジスト４０の有する開口が拡がる。

一方、低濃度拡散領域２４を形成するためのイオン注入は、例えば１×１０^１３ｃｍ^−３程度であり、フォトレジスト４０はほとんど削れず、開口はほとんど拡がらない。そこで、まず、第１の低濃度拡散領域２４を形成するためのイオン注入を行う。その後、次に高濃度拡散領域２２を形成するためのイオン注入を行う。これにより、第１の低濃度拡散領域２４の幅に対し、高濃度拡散領域２２の幅を広くすることができる。

さらに、ポケット注入のドース量が３．０×１０^１３ｃｍ^−３程度であることに加え、注入イオンであるボロンは砒素と比べイオン半径が小さいため、多くドーズしても、フォトレジスト４０の削れは小さい。よって、ポケット注入は、高濃度拡散領域２２の形成後に行うことが好ましい。ポケット注入を先に行うと、高濃度拡散領域２２の形成時に、ポケット注入領域にまで砒素が注入されてしまうためである。

このように、同じフォトレジスト４０を用い、第１の低濃度拡散領域２４、高濃度拡散領域２２およびポケット注入領域２８を形成できる。よって、従来技術に対し、第１の低濃度拡散領域２４を形成するためのイオン注入の工程を追加するのみで第１の低濃度拡散領域２４を形成することができる。

実施例２は絶縁膜をマスク層として用い、イオン注入を行う例である。図５は実施例２の製造方法を示すビットラインの幅方向のワードライン上の断面図である。図５（ａ）において、実施例１と同様に、半導体基板１０上に、トンネル酸化膜１２およびトラップ層１４を形成する。トラップ層１４上にマスク層４２として例えば酸化シリコン膜をＣＶＤ法を用い形成する。フォトレジスト４４を塗布し、通常の露光技術を用い約１００ｎｍの幅を有する開口部を形成する。フォトレジスト４４をマスクにマスク層４２をエッチングする。

図５（ｂ）において、フォトレジスト４４を除去する。マスク層４２をマスクに、例えば砒素を注入エネルギが４０ｋｅＶ、注入ドーズ量が１．１×１０^１５ｃｍ^−２の条件で注入し、その後熱処理することにより、高濃度拡散領域２２を形成する。

次に、図５（ｃ）において、同じマスク層４２をマスクに、例えば砒素を注入エネルギが６０ｋｅＶ、注入ドーズ量が１．０×１０^１３ｃｍ^−２の条件で注入し、その後熱処理する。これにより、高濃度拡散領域２２の下に第１の低濃度拡散領域２４を形成する。さらに、同じマスク層４２をマスクに、例えばボロンを注入エネルギが３０ｋｅＶ、注入ドーズ量が３．０×１０^１３ｃｍ^−２、イオンの入射角度を半導体基板の垂線から１５°の条件で、注入（ポケット注入）し、その後熱処理する。これにより高濃度拡散領域２２の領域の両側にポケット注入領域２８を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４およびポケット注入領域２８を含むソース領域およびドレイン領域を兼ねるビットライン３０ｂが形成される。

図５（ｄ）において、マスク層４２を除去する。その後、実施例１と同様に、ワードライン３２、層間絶縁膜３４、配線層３６、保護膜３８の形成を行うことにより、実施例２に係るフラッシュメモリが完成する。

実施例２においては、実施例１と同様に、縦方向のＬＤＤ構造を採用し、高濃度拡散領域２２下に第１の低濃度拡散領域２４を設けた。これにより、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。これにより、メモリセルを微細化することが可能となる。さらにポケット注入領域２８を有する場合においても、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。

マスク層４２として酸化シリコン膜を使用したが、イオン注入により、マスク層４２の開口部が拡がらない材料であれば良い。例えば、マスク層４２として絶縁膜や金属を用いることができる。マスク層４２は除去時に、トラップ層１４との選択性が得られる材料とすることが好ましい。例えば、実施例２のように酸化シリコン膜を使用することにより、トラップ層１４である窒化シリコン膜との選択性を得ることができる。

実施例２では、絶縁膜のマスク層４２を使用することにより、高濃度拡散領域２２の幅と第１の低濃度拡散領域２４の幅を概同じとすることができる。これにより、高濃度拡散領域２２底部全面に渡り第１の低濃度拡散領域２４を形成することができる。よって、ジャンクション電流が流れることをより効果的に抑制できる。

書き込み特性の改善を優先させる場合は、実施例１のように、低濃度拡散領域２４の幅を高濃度拡散領域２２より狭くすることで、ポケット注入の効果がより維持され書き込み特性を改善できる。一方、ジャンクション電流の抑制を優先させる場合は、実施例２のように低濃度拡散領域２４と高濃度拡散領域２２を概同じ幅とすることで、ジャンクション電流をより抑制することができる。

実施例３は絶縁膜をマスク層として用い側壁を形成し、イオン注入を行う例である。図６および図７は実施例３の製造方法を示すビットラインの幅方向のワードライン上の断面図である。図６（ａ）において、実施例２と同様に、半導体基板１０上に、トンネル酸化膜１２およびトラップ層１４を形成する。トラップ層１４上にマスク層４２として例えば酸化シリコン膜を例えばＣＶＤ法を用い形成する。フォトレジスト４４を塗布し、通常の露光技術を用い約１００ｎｍの幅を有する開口部を形成する。フォトレジスト４４をマスクにマスク層４２をエッチングする。

図６（ｂ）において、実施例２と同様に、フォトレジスト４４を除去し、マスク層４２をマスクに、高濃度拡散領域２２を形成する。図６（ｃ）において、同じマスク層４２をマスクに、実施例２と同様に、高濃度拡散領域２２の領域の両側にポケット注入領域２８を形成する。

図６（ｄ）において、マスク層４２上に、例えば膜厚２０ｎｍを有する酸化シリコン膜を形成する。図７（ａ）において、全面をエッチングすることにより、マスク層４２の両側に側壁４６を形成する。側壁の幅は約２０ｎｍとなる。

次に、図７（ｂ）において、マスク層４２および側壁４６をマスクに、例えば砒素を注入エネルギが６０ｋｅＶ、注入ドーズ量が１．０×１０^１３ｃｍ^−２の条件で注入し、その後熱処理する。これにより、高濃度拡散領域２２の下に、高濃度拡散領域２２より不純物濃度の低い第１の低濃度拡散領域２４を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４およびポケット注入領域２８を含みソース領域およびドレイン領域を兼ねるビットライン３０ｂが形成される。

図７（ｃ）において、マスク層４０および側壁４６を除去する。トラップ層１４上にトップ酸化膜１６を形成し、ＯＮＯ膜１８が形成される。その後、実施例１と同様に、ワードライン３２、層間絶縁膜３４、配線層３６、保護膜３８の形成を行うことにより、実施例３に係るフラッシュメモリが完成する。

実施例３においては、実施例１と同様に、縦方向のＬＤＤ構造を採用し、高濃度拡散領域２２下に第１の低濃度拡散領域２４を設けた。これにより、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。これにより、メモリセルを微細化することが可能となる。さらにポケット注入領域２８を有する場合においても、底部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧を向上させることができる。

また、マスク層４２として酸化シリコン膜を使用することにより、高温の側壁形成工程を経て、マスク層４２の両側に側壁４６を形成することができる。マスク層４２は酸化シリコン膜以外であっても、側壁４６の形成時の熱処理に耐える材料であれば良い。例えば、絶縁膜や金属を用いることができる。また、マスク層４２および側壁４６は除去時に、トラップ層１４との選択性が得られる材料とすることが好ましい。例えば、実施例３のように酸化シリコン膜を使用することにより、トラップ層１４である窒化シリコン膜との選択性を得ることができる。

実施例３では、高濃度拡散領域２２をマスク層４２をマスクにイオン注入で形成し、マスク層４２の側部に側壁４６を形成し、マスク層４２および側壁４６をマスクに第１の低濃度拡散領域２４をイオン注入で形成した。これにより、実施例１と同様、第１の低濃度拡散領域２４の幅は高濃度拡散領域２２より狭くすることができる。よって、ポケット注入の効果を維持しつつ、高濃度拡散領域２２の底部からのジャンクション電流を抑制することができる。

実施例１では、マスク層であるフォトレジスト４０の開口部の幅は、高濃度拡散領域２２形成のためのイオン注入により広がり、その幅により高濃度拡散領域２２の幅が決まっていた。この場合、フォトレジスト４０の広がりは揺らぎがあり、高濃度拡散領域２２の幅は揺らいでしまう。これにより、トランジスタの電気的特性が揺らいでしまう。また、フォトレジスト４０の広がり量は、注入条件によるため、高濃度拡散領域２２と第１の低濃度拡散領域２４のシフト量を任意に決めることは困難である。

一方、実施例３では、高濃度拡散領域２２はマスク層４２をマスクにイオン注入し、その幅は制御良く形成することができる。また、側壁４６を用いることにより、第１の低濃度拡散領域２４の幅を、精度良く形成することができる。これにより、高濃度拡散領域２２および第１の低濃度拡散領域２４ともその幅を精度良く形成できる。これにより、トランジスタの特性の揺らぎを抑制することができる。また、側壁４６の幅を任意に決めることにより、高濃度拡散領域２２と第１の低濃度拡散領域２４のシフト量を任意に決めることができる。これにより、所望のトランジスタの設計が可能となる。

以上のように、製造工程の削減を優先させる場合は、実施例１を適用することが好ましい。一方、トランジスタ特性の揺らぎの抑制や、設計性向上を優先させる場合は、実施例３を適用することが好ましい。

実施例４は、フォトレジストマスクを用い、高濃度拡散領域の両側に第２の低濃度拡散領域を形成する例である。図８は実施例４の製造方法を示すビットラインの幅方向のワードライン上の断面図である。図８（ａ）において、実施例１の図４（ａ）から図４（ｃ）を行った後、例えばアッシングを行い、マスク層４０であるフォトレジストの開口部の幅を例えば１５ｎｍ広くする。フォトレジスト４０（マスク層）をマスクに、例えばリンを注入エネルギが２５ｋｅＶ、注入ドーズ量が1.0×１０^１４ｃｍ^−２の条件で注入し、その後熱処理する。これにより、高濃度拡散領域２２の両側、ポケット注入領域２８上に、高濃度拡散領域２２より不純物濃度の低いＮ型の第２の低濃度拡散領域２６を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４、第２の低濃度拡散領域２６およびポケット注入領域２８を含みソース領域およびドレイン領域を兼ねるビットライン３０ｃが形成される。

図８（ｂ）において、フォトレジスト４０を除去する。トラップ層１４上にトップ酸化膜１６を形成し、ＯＮＯ膜１８が形成される。その後、実施例１と同様に、ワードライン３２、層間絶縁膜３４、配線層３６、保護膜３８の形成を行うことにより、実施例４に係るフラッシュメモリが完成する。

実施例４では、実施例１と同様な縦方向のＬＤＤ構造に加え横方向のＬＤＤ構造を採用し、高濃度拡散領域の２２両側に第２の低濃度拡散領域２６を設けた。これにより、高濃度拡散領域２２の側部のジャンクションプロファイルを緩和することができる。これにより、ビットライン３０ｃ間に高電圧を印加しても、この側部が高電界となることがない。よって、高濃度拡散領域２２の底部間のジャンクション電流を抑制するのに加え、側部間のジャンクション電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。

さらに、第１の低濃度拡散領域２４の幅は高濃度拡散領域２２より狭くすることができる。これにより、ポケット注入の効果を維持しつつ、高濃度拡散領域２２の底部からのジャンクション電流を抑制することができる。

さらに、同じフォトレジスト４０を用い、第１の低濃度拡散領域２４、高濃度拡散領域２２、ポケット注入領域２８および第２の低濃度拡散領域２６を形成できる。よって、実施例１に、フォトレジスト４０の開口部を拡げるための工程と、第２の低濃度拡散領域２４を形成するためのイオン注入工程の追加のみで第２の低濃度拡散領域２４を形成することができる。このように、製造工程の増加を少なくすることができる。

実施例５は、絶縁膜マスクを用い、高濃度拡散領域の両側に第２の低濃度拡散領域を形成する例である。図９は実施例５の製造方法を示すビットラインの幅方向のワードライン上の断面図である。

図９（ａ）において、実施例１と同様に、半導体基板１０上に、トンネル酸化膜１２およびトラップ層１４を形成する。トラップ層１４上にマスク層５０として例えば酸化シリコン膜をＣＶＤ法を用い形成する。通常の露光技術およびエッチング技術を用いマスク層５０に、１３０ｎｍの幅を有する開口部を形成する。マスク層５０をマスクに、例えばリンを注入エネルギが２５ｋｅＶ、注入ドーズ量が１．０×１０^１４ｃｍ^−２の条件で注入し、その後熱処理することにより、第２の低濃度拡散領域２６を形成する。

次に、図９（ｂ）において、マスク層５０の両側に例えば酸化シリコン膜の幅１５ｎｍの側壁５２を形成する。マスク層５０および側壁５２をマスクに、例えば砒素を注入エネルギが４０ｋｅＶ、注入ドーズ量が１．１×１０^１５ｃｍ^−２の条件で注入し、その後熱処理する。これにより、第２の低濃度拡散領域２６に間に高濃度拡散領域２２を形成する。さらに、マスク層５０および側壁５２をマスクに、例えばボロンを注入エネルギが３０ｋｅＶ、注入ドーズ量が３．０×１０^１４ｃｍ^−２、イオンの入射角度を半導体基板の垂線から１５°の条件で、注入（ポケット注入）し、その後熱処理する。これにより高濃度拡散領域２２の領域の両側、第２の低濃度拡散領域２６の下にポケット注入領域２８を形成する。

図９（ｃ）において、マスク層５０および側壁５２をマスクに、例えば砒素を注入エネルギが６０ｋｅＶ、注入ドーズ量が１．０×１０^１３ｃｍ^−２の条件で注入し、その後熱処理する。これにより、高濃度拡散領域２２の下に第１の低濃度拡散領域２４を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４、第２の低濃度拡散領域２６およびポケット注入領域２８を含みソース領域およびドレイン領域を兼ねるビットライン３０ｃが形成される。

図９（ｄ）において、マスク層５０および側壁５２を除去する。その後、実施例１と同様に、ワードライン３２、層間絶縁膜３４、配線層３６、保護膜３８の形成を行うことにより、実施例５に係るフラッシュメモリが完成する。

実施例５では、実施例４と同様に、縦方向のＬＤＤ構造に加え、横方向のＬＤＤ構造として高濃度拡散領域２２両側に第２の低濃度拡散領域２６を設けた。これにより、高濃度拡散領域２２の底部間のジャンクションリーク電流に加え、側部間のジャンクションリーク電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。

さらに、絶縁膜や金属のマスク層５０および側壁５２を使用しイオン注入することにより、高濃度拡散領域２２の幅を、第１の低濃度拡散領域２４と概同じ幅とすることができた。これにより、高濃度拡散領域２２底部に渡り第１の低濃度拡散領域２４を形成することができる。よって、ジャンクション電流が流れることをより効果的に抑制できる。

さらに、第２の低濃度拡散領域２６を絶縁膜または金属のマスク層５０をマスクに形成することにより、第２の低濃度拡散領域２６の幅を精度良く形成できる。さらに、マスク層５０の両側に側壁５２を設け、高濃度拡散領域２２および第１の低濃度拡散領域２４を形成している、これにより、高濃度拡散領域２２および第１の低濃度拡散領域２４もその幅を精度良く形成できる。これにより、トランジスタの特性の揺らぎを抑制し、所望のトランジスタの設計が可能となる。

実施例６は、絶縁膜マスクを用い、高濃度拡散領域の両側に第２の低濃度拡散領域を形成する例である。図１０は実施例６の製造方法を示すビットラインの幅方向のワードライン上の断面図である。図１０（ａ）において、実施例５の図９（ａ）および（ｂ）を行った後、側壁５２の両側に、例えば酸化シリコン膜の膜厚が２０ｎｍの側壁５４を形成する。マスク層５０、側壁５２および側壁５４をマスクにイオン注入し、その後熱処理を行う。これにより第１の低濃度拡散領域２４を形成する。以上により、高濃度拡散領域２２、第１の低濃度拡散領域２４、第２の低濃度拡散領域２６およびポケット注入領域２８を含みソース領域およびドレイン領域を兼ねるビットライン３０ｃを形成する。

図１０（ｂ）において、マスク層５０、側壁５２および側壁５４を除去する。その後、実施例１と同様に、ワードライン３２、層間絶縁膜３４、配線層３６、保護膜３８の形成を行うことにより、実施例６に係るフラッシュメモリが完成する。

実施例６では、実施例４および実施例５と同様に、縦方向のＬＤＤ構造に加え、横方向のＬＤＤ構造として高濃度拡散領域２２両側に第２の低濃度拡散領域２６を設けた。これにより、高濃度拡散領域２２の底部間のジャンクションリーク電流に加え、側部間のジャンックションリーク電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。

高濃度拡散領域２０をマスク層５０および側壁５２をマスクにイオン注入で形成し、さらに側壁５２の両側に側壁５４を設け、これマスクに第１の低濃度拡散領域２４をイオン注入で形成した。これにより、実施例１と同様、第１の低濃度拡散領域２４の幅は高濃度拡散領域２２より狭くすることができる。これにより、ポケット注入の効果を維持しつつ、高濃度拡散領域２２の底部からのジャンクションリーク電流を抑制することができる。

さらに、第２の低濃度拡散領域２６を絶縁膜または金属のマスク層５０をマスクに形成することにより、第２の低濃度拡散領域２６の幅を精度良く形成できる。さらに、マスク層５０の両側に側壁５２を設け、高濃度拡散領域２２を形成している、これにより、高濃度拡散領域２２の幅を精度良く形成できる。さらに、側壁５２の両側に側壁５４を設け、第１の低濃度拡散領域２４を形成している、これにより、第１の低濃度拡散領域２４の幅を精度良く形成できる。これらにより、トランジスタの特性の揺らぎを抑制し、所望のトランジスタの設計が可能となる。

実施例４から６においては、第２の低濃度拡散領域２６により、ジャンクション電流を抑制でき、ソース・ドレイン耐圧をより向上させることができる。しかし、高濃度拡散領域２２の側部の不純物濃度プロファイルは緩和され、ソース領域とドレイン領域間に電圧を印加したときの電界も緩和される。よって、高エネルギとなった電子をＯＮＯ膜１８中のトラップ層１４に注入させる書き込み動作には不利となる。一方、実施例１から３においては、高濃度拡散領域２２側部の不純物濃度プロファイルは急峻であり、良好な書き込み特性が得られる。

このように、ソース・ドレイン耐圧の向上を優先させる場合は、実施例１から３を適用することが好ましい。一方、書き込み特性の向上を優先させる場合は、実施例４から６を適用することが好ましい。

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、実施例１から６のフラッシュメモリは、半導体基板１０上にＯＮＯ膜１８が設けられ、ＯＮＯ膜１８上にゲート電極を含むワードライン３２を設けており、ワードライン３２下でビットライン３０ｂ、３０ｃ間のＯＮＯ膜１８中に２箇所の電荷蓄積領域を有している。このような構成でなくとも、本発明のビットラインの構造であって、ソース領域およびドレイン領域を兼ね、半導体基板内に形成されたビットラインを有する半導体装置であれば、本発明の効果を奏することができる。

Claims (5)

1. 半導体基板上にマスク層を形成する工程と、
   前記マスク層をマスクに前記半導体基板にイオン注入することにより、前記半導体基板内に、ソース領域およびドレイン領域を兼ねるビットラインに含まれる高濃度拡散領域を形成する工程と、
   前記高濃度拡散領域の下に、前記ビットラインに含まれ、前記高濃度拡散領域より不純物濃度の低い第１の低濃度拡散領域を形成する工程とを備え、
   前記マスク層はイオン注入により前記マスク層の有する開口が拡がるマスク層であり、
   前記高濃度拡散領域を形成する工程は、前記第１の低濃度拡散領域を形成する工程の後に行なわれる、半導体装置の製造方法。
2. 前記マスク層はフォトレジストである請求項１記載の半導体装置の製造方法。
3. 前記マスク層をマスクにイオン注入し、前記高濃度拡散領域の両側に、前記ビットラインに含まれるポケット注入領域を形成する工程を備える、請求項１または２に記載の半導体装置の製造方法。
4. 前記高濃度拡散領域の両側に、前記高濃度拡散領域より不純物濃度が低く、前記ビットラインに含まれる第２の低濃度拡散領域を形成する工程を備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体基板上にＯＮＯ膜を形成する工程と、
   前記ＯＮＯ膜上にゲート電極を兼ねるワードラインを形成する工程と、を具備する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。

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