JP2001094076A

JP2001094076A - 半導体集積回路装置とその製造方法

Info

Publication number: JP2001094076A
Application number: JP26607499A
Authority: JP
Inventors: Koji Hashimoto; 広司橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06
Anticipated expiration: 2019-09-20
Also published as: JP3762584B2

Abstract

(57)【要約】【課題】ロジック半導体装置と不揮発性半導体装置と
を混載した半導体集積回路において、ロジック半導体装
置中の拡散領域に、自己整合工程によりシリサイド層
を、不揮発性半導体装置の拡散領域にはシリサイド層が
形成されないように、形成する。【解決手段】不揮発性半導体装置をＯＮＯ構造の不揮
発性半導体装置とし、ＯＮＯ構造の不揮発性半導体装置
の蓄積ゲート構造を、ワード線に対して交叉する方向
に、連続して延在するように形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置とロジック半導体装置を有する混載半導体集積回路
装置およびその製造方法に関し、特に不揮発メモリセル
とシリサイド形成されたロジックトランジスタとを同一
基板上に有する半導体集積回路装置およびその製造方法
に関する。

【０００２】不揮発性半導体記憶装置にはＥＰＲＯＭや
フラッシュＥＰＲＯＭなどがあり、ロジック半導体装置
にはＭＰＵ，ＭＣＵなどがあるが、従来より、不揮発性
半導体記憶装置とロジック半導体装置とは、それぞれ異
なったプロセスにより、別々に製造するのが通例であっ
た。これに対し、近年では、かかる不揮発性半導体記憶
装置とロジック半導体装置とを、同一の基板上に併設す
る混載半導体集積回路装置の研究開発が急速に進んでい
る。

【０００３】一般に高速動作を要求されるロジック半導
体装置では、微細化と配線遅延の軽減のため、シリサイ
ドパターンの採用、およびポリサイド構造の採用が進ん
でいる。そこで、このようなロジック半導体装置に不揮
発性半導体記憶装置を併設した混載半導体集積回路装置
では、製造工程を共通化するために不揮発性半導体記憶
装置においてもシリサイドパターンの形成が必要とな
る。しかし、不揮発性半導体記憶装置のメモリセルトラ
ンジスタは一般に半導体基板上に第１ゲート絶縁膜（ト
ンネル絶縁膜）、フローティングゲート電極、第２ゲー
ト絶縁膜、コントロールゲート電極を積層した多層ゲー
ト電極構造を有しており、複雑な製造工程で製造され
る。

【０００４】

【従来の技術】以下、従来技術による、不揮発性半導体
記憶装置とロジック半導体装置について、簡単に説明す
る。図１および図２（Ａ），（Ｂ）は、従来のＮＯＲ型
フラッシュメモリの構成を示す。ただし、図１は前記フ
ラッシュメモリの平面図を、図２（Ａ）および（Ｂ）
は、図１中のラインＡ−Ａ’およびＢ−Ｂ’に沿った断
面図を示す。

【０００５】最初に図２（Ａ）を参照するに、従来のＮ
ＯＲ型フラッシュメモリはｐ型Ｓｉ基板２１上の素子分
離絶縁膜２２Ａにより画成された活性領域上に形成され
ており、前記活性領域上には、前記Ｓｉ基板２１の表面
に形成されたトンネル酸化膜２２Ｂと、前記トンネル酸
化膜２２Ｂ上に形成されたポリシリコンフローティング
ゲート電極２３と、前記ポリシリコンフローティングゲ
ート電極２３を覆う絶縁膜２４と、前記絶縁膜２４上に
形成されたポリシリコン膜２５と、前記ポリシリコン膜
２５上に形成されたＷＳｉ膜２６と、前記ＷＳｉ膜２６
上に形成されたポリシリコン膜２７と、前記ポリシリコ
ン膜２７上に形成されたＳｉＯ膜２８とよりなる積層構
造が形成される。このうち、前記ポリシリコン膜２５，
ＷＳｉ膜２６およびポリシリコン膜２７は制御電極を形
成する。

【０００６】前記積層構造は、図２（Ｂ）の断面図に示
すようにパターニングされて積層ゲート電極構造Ｇ１を
形成するが、前記積層ゲート電極構造Ｇ１は前記Ｓｉ基
板２１上において図１の平面図に示すように平行に延在
し、複数のワード線ＷＬを形成する。さらに、図１の平
面図に示すように前記素子分離絶縁膜２２Ａは、前記Ｓ
ｉ基板２１上を前記ワード線ＷＬの延在方向に略直交す
る方向に相互に平行に延在する帯状のパターンを形成
し、図２（Ａ）の断面図よりわかるように、前記ワード
線ＷＬは、前記素子分離絶縁膜２２Ａとの交差部におい
て前記素子分離絶縁膜２２Ａを覆って延在する。

【０００７】図２（Ｂ）の断面図に示すように、前記Ｓ
ｉ基板２１中にはｎ型拡散領域２１Ａおよび２１Ｂが前
記積層ゲート電極構造Ｇ１の両側に、前記積層ゲート電
極構造Ｇを自己整合マスクとして形成され、さらに前記
積層ゲート電極構造Ｇ１の両側には側壁酸化膜２９が形
成される。かかる側壁酸化膜２９は、前記Ｓｉ基板２１
上に前記積層ゲート電極構造Ｇ１を覆うようにＳｉＯ2
膜を堆積し、これをＲＩＥ法によりエッチバックするこ
とで形成される。さらに前記拡散領域２１Ａをレジスト
パターンで保護しながら実行することにより、前記一対
の積層ゲート電極構造Ｇ１の、互いに対向する側壁酸化
膜２９の間の部分において前記素子分離絶縁膜２４もエ
ッチバックされ、その結果図１に示す共通ソースライン
２１Ｃに対応して、Ｓｉ基板２１が露出される。そこ
で、かかるＳｉ基板２１の露出部にｎ型不純物元素を高
濃度イオン注入することにより、前記ソースライン２１
Ｃに対応して導電性領域が形成される。

【０００８】これに対し、図３は典型的な従来のロジッ
ク半導体装置の構成を示す。図３を参照するに、ロジッ
ク半導体装置は例えばｐ型のＳｉ基板３１上の素子分離
絶縁膜３２Ａにより画成された活性領域上に形成されて
おり、前記活性領域上には、前記Ｓｉ基板３１の表面に
形成されたゲート酸化膜３２Ｂと、前記ゲート酸化膜３
２Ｂ上に形成されたポリシリコンゲート電極３３と、前
記ポリシリコンゲート電極３３上に形成されたＷＳｉ膜
３４とを含み、前記ゲート酸化膜３２，前記ポリシリコ
ンゲート電極３３，およびＷＳｉ膜３４はゲート電極構
造Ｇ２を形成する。

【０００９】さらに、前記Ｓｉ基板３１中には前記ゲー
ト電極構造Ｇ２の両側に、ｎ^-型拡散領域３１Ａおよび
３１Ｂが、前記ゲート電極構造Ｇ２を自己整合マスクに
形成されており、さらに前記ゲート電極構造Ｇ２の両側
壁面上には側壁酸化膜３５が形成される。さらに、前記
Ｓｉ基板３１中には、前記ゲート電極構造Ｇ２および前
記側壁酸化膜３５を自己整合マスクにｎ⁺型拡散領域３
１Ｃおよび３１Ｄが、それぞれ前記ｎ^-型拡散領域３１
Ａおよび３１Ｂと部分的に重複するように形成される。

【００１０】さらに、図３のロジック半導体装置では、
前記拡散領域３１Ｃ，３１Ｄの露出表面上に、低抵抗の
ＴｉＳｉ層３５Ｅおよび３１Ｆが、それぞれ形成され
る。図３のロジック半導体装置を図２（Ａ），（Ｂ）の
ＮＯＲ型フラッシュメモリと共に、共通のＳｉ基板２１
上にモノリシックに形成しようとした場合、前記ポリシ
リコン制御電極２５を構成するポリシリコン膜と前記ポ
リシリコンゲート電極を構成するポリシリコン膜とが同
一の工程で堆積され、また、ＷＳｉ膜２６とＷＳｉ膜３
４も、同時に形成される。また、前記ゲート電極構造Ｇ
１およびＧ２のパターニングも実質的に同時に実行さ
れ、側壁酸化膜２９を形成する工程と側壁酸化膜３５を
形成する工程も、実質的に同時に実行される。また前記
ソースライン２１Ｃを形成する工程と拡散領域３１Ｃ，
３１Ｄを形成する工程が同時に実行される。ただし、前
記ロジック半導体装置において前記拡散領域３１Ａ〜３
１Ｄがｐ型である場合には、これらの拡散領域の形成
は、フラッシュメモリにおいて対応する拡散領域２１
Ａ，２１Ｂの形成工程とは別に行なわれる。

【００１１】

【発明が解決しようとする課題】ところで、高集積化お
よび微細化に対する要求が厳しいフラッシュメモリで
は、一般的にメモリセルトランジスタに層３５Ｅあるい
は３５ＦのようなＴｉＳｉ層が形成されることはなく、
このためモノリシックに形成されるロジック半導体装置
においては、図３のロジック半導体装置のようなＴｉＳ
ｉ層３５Ｅ，３５Ｆは形成されない。また、これらのモ
ノリシックに形成されるロジック半導体装置において、
あえてＴｉＳｉ層３５Ｅ，３５Ｆを形成しようとする追
加の工程が必要になり、製造工程が複雑になってしま
う。一方、ロジック半導体装置においてＴｉＳｉ層３５
Ｅ，３５Ｆを形成しない場合には、コンタクト抵抗が増
大してしまい、所望の高速動作を実現することができな
い。

【００１２】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置を提供することを概括的課題とす
る。本発明のより具体的な課題は、不揮発性メモリとロ
ジック半導体装置とを共通基板上に集積した半導体集積
回路装置において、不揮発性メモリにおいては高い集積
密度を実現し、一方ロジック半導体装置ではシリサイド
層形成により拡散領域のコンタクト抵抗を最小化し、も
って動作速度を最大化することにある。

【００１３】

【課題を解決するための手段】本発明は上記の課題を、
請求項１に記載したように、第１および第２の領域を画
成された基板と、前記基板上の前記第１の領域に形成さ
れたロジック半導体装置と、前記基板上の前記第２の領
域に形成された不揮発性半導体装置とよりなる半導体集
積回路装置において、前記ロジック半導体装置は、前記
第１の領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１の領域中、前記ゲート電極の両側に形
成された一対の拡散領域と、前記一対の拡散領域の表面
にそれぞれ形成されたシリサイド層とよりなり、前記不
揮発性半導体装置は、前記第２の領域を第１の方向に延
在する蓄積ゲート構造と、前記第２の領域を、前記第１
の方向とは異なる第２の方向に、前記蓄積ゲート構造と
の交差部において前記蓄積ゲート構造を覆うように互い
に平行に延在する複数のワード線と、前記第２の領域中
を、前記ゲート構造の両側縁部に沿って延在する第１お
よび第２の拡散領域とよりなり、前記蓄積ゲート構造
は、前記交差部において前記基板表面上に形成された第
１の酸化膜と、前記第１の酸化膜上に形成された窒化膜
と、前記窒化膜上に形成された第２の酸化膜とを含み、
一のワード線とこれに隣接するワード線との間におい
て、前記第２の領域を連続して覆うことを特徴とする半
導体集積回路装置により解決する。

【００１４】本発明はまた、上記の課題を請求項２に記
載したように、前記蓄積ゲート構造は、前記一のワード
線とこれに隣接するワード線との間を覆う部分が、少な
くとも前記第１の酸化膜を含むことを特徴とする請求項
１記載の半導体集積回路装置により解決する。本発明は
また、上記の課題を請求項３に記載したように、前記ゲ
ート電極および前記ワード線の表面には、前記シリサイ
ド層と実質的に同一組成のシリサイド層が形成されてい
ることを特徴とする請求項１または２記載の半導体集積
回路装置により解決する。

【００１５】本発明はまた上記の課題を、請求項４に記
載したように、前記ゲート電極の表面には前記シリサイ
ド層と実質的に同一組成のシリサイド層が形成され、前
記ワード線の表面には前記シリサイド層とは異なった組
成の別のシリサイド層が形成されていることを特徴とす
る請求項１または２記載の半導体集積回路装置により解
決する。

【００１６】本発明はまた上記の課題を、請求項５に記
載したように、前記基板はＳＯＩ基板であることを特徴
とする請求項１〜４のうち、いずれか一項記載の半導体
集積回路装置により解決する。請求項１，２記載の本発
明の特徴によれば、ロジック半導体装置とＯＮＯ構造の
不揮発性半導体記憶装置とを混載した半導体集積回路装
置において、不揮発性半導体記憶装置の蓄積ゲート構造
を、ワード線の延在方向に交叉する方向に連続的に形成
しておくことで、ロジック半導体装置の拡散領域表面に
シリサイド層を自己整合工程で形成する場合に、前記不
揮発性半導体記憶装置において、隣接するワード線の間
の領域にシリサイドが形成される問題が、特別なマスク
工程を使うことなく回避される。

【００１７】請求項３記載の本発明の特徴によれば、前
記ロジック半導体装置とＯＮＯ構造の不揮発性半導体記
憶装置の双方において、シリサイド層を自己整合工程に
より、簡単に形成することが可能になる。請求項４記載
の本発明の特徴によれば、必要に応じてワード線上のシ
リサイド層の組成を、ロジック半導体装置のシリサイド
層の組成に対して異ならせることが可能である。

【００１８】請求項５記載の本発明の特徴によれば、前
記基板に対してＳＯＩ構造を採用することにより、半導
体集積回路装置の動作速度を向上させ、消費電力を低減
させることが可能になる。

【００１９】

【発明の実施の形態】［第１実施例］図４（Ａ）は、本
発明の第１実施例による混載半導体集積回路装置のう
ち、メモリセル領域の構成を示す平面図、図４（Ｂ），
（Ｃ）は図４（Ａ）中、ラインＡ−Ａ’，Ｂ−Ｂ’に沿
った断面図、さらに図５（Ｄ）は図４（Ａ）中、ライン
Ｃ−Ｃ’に沿った断面図を示す。

【００２０】図４（Ａ）〜（Ｃ）および図５（Ｄ）を参
照するに、ｐ型Ｓｉ基板４１中には帯状に、素子分離構
造を形成する複数のＳｉＯ₂パターン４２Ａ，４２Ｂ
が、前記Ｓｉ基板４１の表面に相互に平行に延在し、前
記Ｓｉ基板４１中には前記ＳｉＯ₂パターン４２Ａの表
面に沿ってｎ型拡散領域４１Ａが、また前記ＳｉＯ₂パ
ターン４２Ｂの表面に沿ってｎ型拡散領域４１Ｂが形成
されている。

【００２１】さらに、前記Ｓｉ基板４１上には、互いに
隣り合ったＳｉＯ₂パターン４２Ａと４２Ｂとの間の領
域を覆うように、ＳｉＯ₂膜４３ａ，ＳｉＮ膜４３ｂお
よびＳｉＯ₂膜４３ｃを積層したいわゆるＯＮＯ構造を
有するゲート構造Ｇ３が、前記ＳｉＯ₂パターン４２
Ａ，４２Ｂの延在方向に、連続的に延在するように形成
されている。また、前記Ｓｉ基板４１上には、前記ＯＮ
Ｏゲート構造Ｇ３の延在方向に略直交する方向に延在す
る複数のワード線ＷＬが、相互に平行に形成されてお
り、前記ワード線ＷＬの各々は前記ＯＮＯゲート構造Ｇ
３との交点において、図４（Ｂ），（Ｃ）に示すように
前記ＯＮＯゲート構造Ｇ３を覆う。前記ワード線ＷＬの
各々は、下側のポリシリコンパターン４４ａとその上に
形成されたＷＳｉパターン４４ｂとより構成される。

【００２２】また、図４（Ｃ）には、前記断面Ｂ−Ｂ’
に沿って、拡散領域４１Ａと拡散領域４１Ｂとの間に、
ｐ型のチャネルカット領域４１Ｃが形成されているのが
わかる。さらに図５（Ｄ）は図４（Ａ）中、ラインＣ−
Ｃ’に沿った断面図を示す。図５（Ｄ）を参照するに、
本実施例の混載半導体集積回路装置では、メモリセル領
域において前記ＯＮＯゲート構造Ｇ３が、前記Ｃ−Ｃ’
方向に、連続して延在しているのがわかる。この特徴に
ついては、後で詳細に説明する。

【００２３】図６（Ａ），（Ｂ）および図７は、前記Ｏ
ＮＯゲート構造Ｇ３を使った、いわゆるＯＮＯ構造の不
揮発性半導体記憶装置の原理を説明する図である。この
うち、図６（Ａ）はメモリセルアレイの概略を、また図
６（Ｂ）はその等価回路図を示す。図６（Ａ），（Ｂ）
を参照するに、前記不揮発性半導体記憶装置では、ワー
ド線ＷＬが第１の方向に互いに平行に延在し、ビット線
ＢＬが前記第１の方向に交差する第２の方向に互いに平
行に延在し、メモリセルトランジスタは、各々のビット
線ＢＬと各々のワード線ＷＬとの交点に形成される。図
４（Ａ）〜図５（Ｄ）との対応を見ると、ワード線ＷＬ
がポリシリコンパターン４４ａおよびその上のＷＳｉパ
ターン４４ｂにより形成され、ビット線ＢＬが前記Ｃ−
Ｃ’方向に延在する拡散領域４１Ａ，４１Ｂにより形成
される。また、前記メモリセルトランジスタのチャネル
領域は、各々のＯＮＯゲート構造Ｇ３とワード線ＷＬと
の交点直下、前記拡散領域４１Ａと４１Ｂとの間の部分
に形成される。

【００２４】前記メモリセルトランジスタは、前記ワー
ド線ＷＬに印加された制御電圧により前記チャネル領域
を導通させ、チャネル領域中、ドレイン端近傍において
形成されたたホットエレクトロンを前記ＳｉＮ膜４３ｂ
に注入することで、書き込みを行なう。図７（Ａ）〜
（Ｄ）は、かかるＯＮＯ構造の不揮発半導体記憶装置へ
の情報の書き込みを示す。このうち図７（Ａ）では以下
の表１中の条件１において、前記拡散領域４１Ａに０Ｖ
を、また前記拡散領域４１Ｂに＋５Ｖを印加し、ワード
線ＷＬに１０Ｖの電圧を印加した場合を示す。

【００２５】

【表１】

【００２６】図７（Ａ）を参照するに、このような条件
下では、ドレイン端近傍、すなわち拡散領域４１Ｂの近
傍においてホットエレクトロン発生し、発生したホット
エレクトロンは前記ＳｉＯ₂膜４３ａをトンネリングし
てＳｉＮ膜４３ｂ中に侵入し、保持される。これに対し
図７（Ｂ）では、以下の表１の条件２において、前記拡
散領域４１Ａに＋５Ｖを、また前記拡散領域４１Ｂに０
Ｖを印加し、ワード線ＷＬに１０Ｖの電圧を印加した場
合を示す。

【００２７】図７（Ｂ）を参照するに、このような条件
下では、ドレイン端近傍、すなわち拡散領域４１Ａの近
傍においてホットエレクトロン発生し、発生したホット
エレクトロンは前記ＳｉＯ₂膜４３ａをトンネリングし
てＳｉＮ膜４３ｂ中に侵入し、保持される。さらに、前
記条件１での書き込みと条件２での書き込みを行なうこ
とにより、図７（Ｃ）に示すようにＳｉＮ膜４３ｂ中の
拡散領域４１Ａ近傍および拡散領域４１Ｂ近傍の２個所
に電子が電荷として保持される状態が実現できる。ま
た、図７（Ｄ）に示す、ＳｉＮ膜４３ｂ中に電荷が保持
されない状態を合わせると、このようなＯＮＯ不揮発性
半導体装置は２値の情報を保持することが可能になる。

【００２８】このような不揮発性半導体記憶装置の読み
出しおよび消去は、前記表１の条件３〜７に従って行わ
れる。すなわち、表１の条件３では拡散領域４１Ｂに＋
１Ｖの電圧を、拡散領域４１Ａに０Ｖの電圧を印加し、
さらにワード線ＷＬに＋３Ｖの読み出し電圧を印加した
場合、図７（Ａ）に示すようなドレイン端近傍における
電荷により、チャネルがオンオフされる。この場合図７
（Ｂ）に示すソース端近傍における電荷の有無はチャネ
ルのオンオフに関係しない。また前記表１の条件４は、
前記条件３の逆の場合である。

【００２９】さらに、図７（Ａ）の電荷は、表１の条件
５において、前記ＳｉＯ₂膜４３ａを通って前記拡散領
域４１Ｂに脱出し、書き込み情報の消去がなされる。同
様に、図７（Ｂ）の電荷は、表１の条件６において前記
ＳｉＯ₂膜４３ａを通って前記拡散領域４１Ａに脱出
し、書き込み情報の消去がなされる。さらに、図７
（Ｃ）の電荷は、表１の条件７において、前記拡散領域
４１Ａおよび４１Ｂに脱出し、書き込み情報が消去され
る。

【００３０】図８（Ａ）〜（Ｄ）および図９（Ｅ），
（Ｆ）は、図４（Ａ）〜（Ｃ）の不揮発性半導体記憶装
置とロジック半導体装置とを集積した混載半導体集積回
路装置の製造工程を示す図である。図８（Ａ）を参照す
るに、前記ｐ型Ｓｉ基板４１上にはロジック半導体装置
を形成する領域Ａと不揮発性半導体装置を形成する領域
Ｂとが画成され、さらに前記領域Ａにおいては２００〜
６００ｎｍの深さに形成された素子分離溝４１Ｇを埋め
るように、典型的にはＳｉＯ₂よりなる素子分離絶縁膜
４２Ｃ，４２Ｄが形成されている。

【００３１】さらに、図８（Ｂ）の工程において前記Ｓ
ｉ基板４１上に前記ＭＯＮＯＳゲート積層構造Ｇ３を構
成する積層体が、前記領域Ａおよび領域Ｂを一様に覆う
ように形成される。より具体的には、前記Ｓｉ基板４１
の表面を約９００°Ｃで熱酸化して前記ＳｉＯ₂膜４３
ａが５〜１０ｎｍの厚さに形成され、その上に前記Ｓｉ
Ｎ膜４３ｂをＣＶＤ法により、４〜１５ｎｍの厚さに形
成する。さらに、前記ＳｉＮ膜４３ｂの表面を約１００
０°Ｃで熱酸化して、前記ＳｉＯ₂膜４３ｃを４〜１０
ｎｍの厚さに形成する。

【００３２】図８（Ｂ）の工程では、さらにこのように
して形成されたＯＮＯ積層体上にレジストパターンを形
成し、形成されたレジストパターンをマスクに、Ｂ⁺等
のｐ型不純物を１５〜３０°の角度で約６０ｋｅＶの加
速電圧と２〜５×１０¹³ｃｍ ^-2程度のドーズ量で前記Ｓ
ｉ基板４１中にイオン注入する。さらに、前記レジスト
パターンをマスクに前記ＯＮＯ積層体をドライエッチン
グすることにより前記領域Ｂにおいてゲート積層構造Ｇ
３が形成される。この時、前記ＳｉＯ₂膜４３ａを残し
てもよい。

【００３３】次に、図８（Ｃ）の工程では、前記レジス
トパターンをマスクに、前記Ｓｉ基板４１中にＡｓ⁺等
のｎ型不純物を、４０〜８０ｋｅＶの加速電圧と３〜６
×１０¹⁵ｃｍ^-2のドーズ量でイオン注入し、前記レジス
トパターンを剥離した後、約７００〜１０００°Ｃで熱
酸化することにより、前記隣接するＭＯＮＯＳ積層構造
Ｇ３の間に前記素子分離膜４２Ａ，４２Ｂを、４０〜１
５０ｎｍの厚さに形成する。かかる熱酸化の際に、先に
イオン注入されたＡｓ⁺は拡散し、前記素子分離膜４２
Ａに沿って拡散領域４１Ａ，４１Ｂが形成される。

【００３４】次に、図８（Ｃ）の工程において、前記Ｏ
ＮＯ積層体を前記領域Ａからエッチングにより除去し、
さらに図８（Ｄ）の工程において前記領域Ａにおいて前
記Ｓｉ基板上にゲート絶縁膜４５を約９００°Ｃでの熱
酸化により５〜１８ｎｍの厚さに形成する。さらに、前
記ゲート絶縁膜４５上にポリシリコン電極層４６ａを１
００〜２００ｎｍの厚さに成長し、不純物であるＰを１
×１０¹⁵〜１×１０¹⁶ｃｍ²のドーズ量でイオン注入す
る。次に反射防止膜として作用するＳｉＮ膜４６ｐを５
０〜１５０ｎｍの厚さに順次形成し、これをフォトリソ
グラフィー法によりパターンすることにより、前記領域
Ａにロジック半導体装置のポリシリコンゲート電極を形
成する。

【００３５】その際、前記ポリシリコン電極層４６ａの
堆積と同時に前記領域Ｂにおいてもポリシリコン膜４４
ａの堆積を、同一のポリシリコン層が領域ＡからＢに連
続して延在するように形成する堆積工程により行ない、
さらに前記領域Ｂにおいて前記ポリシリコン膜４４ａ上
に、前記領域Ａにおける前記ＳｉＮ膜４６ｐと同一のＳ
ｉＮ膜４４ｐを反射防止膜として、前記ＳｉＮが前記領
域ＡからＢに連続して延在するように形成する。さら
に、このようにして形成されたＳｉＮ反射防止膜４４ｐ
を使って前記領域Ｂにおいても、前記領域Ａにおけるポ
リシリコン電極層４６ａのパターニングと同時に前記ポ
リシリコン膜４４ａのパターニングを行ない、前記ワー
ド線ＷＬに対応するポリシリコンパターン４４ａを形成
する。

【００３６】図８（Ｄ）の工程では、さらに前記ポリシ
リコンゲート電極パターニング４６ａを自己整合マスク
として使い、前記ロジック半導体装置がｎ型ＭＯＳトラ
ンジスタの場合にはＡｓ⁺を約６０ｋｅＶの加速電圧と
２〜４×１０¹⁵ｃｍ^-2のドーズ量で、またｐ型ＭＯＳト
ランジスタである場合にはＢＦ₂を約４０ｋｅＶの加速
電圧と２〜５×１０¹⁵ｃｍ^-2のドーズ量でイオン注入す
ることにより、前記Ｓｉ基板中に前記ポリシリコンゲー
ト電極４６ａに隣接して拡散領域４１Ｄおよび４１Ｅが
形成される。

【００３７】また図８（Ｄ）の工程では、前記ポリシリ
コンゲート電極４４ａおよびその上のＳｉＮ反射防止膜
４６ｐよりなる構造の両側壁面上に、ＣＶＤＳｉＯ₂膜
の堆積とエッチバックにより、側壁酸化膜４７が形成さ
れる。そこで、図示は省略するが、前記ポリシリコンゲ
ート電極４６ａおよび側壁酸化膜４７を自己整合マスク
にさらにｎ型あるいはｐ型の不純物元素をイオン注入す
ることにより、前記領域Ａにおいて前記ロジック半導体
装置を構成するＭＯＳトランジスタをＬＤＤ構造にす
る。また、前記領域Ｂに約３０ｋｅＶの加速電圧と１〜
５×１０¹³ｃｍ^-2ドーズ量でイオン注入することによ
り、先に図４（Ｃ）で説明したチャネルカット領域４１
Ｃを形成する。

【００３８】本実施例ではさらに、図９（Ｅ）の工程に
おいて前記ＳｉＮ反射防止膜４６ｐおよび４４ｐをそれ
ぞれ前記領域Ａおよび領域Ｂからエッチングにより除去
し、得られた構造上にさらにＣｏ膜とＴｉＮ膜をスパッ
タリングにより、それぞれ８〜１５ｎｍと２０〜４０ｎ
ｍの厚さに形成する。すなわち、図９（Ｅ）の工程にお
いては、形成された前記Ｃｏ膜およびＴｉＮ膜は、いず
れも領域Ａおよび領域Ｂを連続して一様に覆う。さら
に、このようにＣｏ膜およびＴｉＮ膜を堆積された状態
で、得られた構造に対して約５００°Ｃでの熱処理を施
すことにより、前記ポリシリコンゲート電極４６ａ上に
自己整合的にコバルトシリサイド（Ｃｏ_xＳｉ_y）層４
６ｂが、また前記ポリシリコンパターン４４ａ上に自己
整合的に別のコバルトシリサイド層４４ｂが形成され
る。前記ポリシリコンパターン４４ａおよびコバルトシ
リサイド層４４ｂは、前記ワード線ＷＬを形成する。ま
た、かかるＣｏ膜の堆積および熱処理により、前記領域
Ａにおいては拡散領域４１Ｄおよび４１Ｅの表面に、そ
れぞれ薄いコバルトシリサイド領域４１ｄおよび４１ｅ
が形成される。図９（Ｅ）は、このようなコバルトシリ
サイド形成の後、未反応層をエッチバックした状態を示
す。

【００３９】図８（Ｅ）において、図示はしないが、前
記ＳｉＮ反射防止膜４６ｐのみを前記領域Ａからエッチ
ングにより除去し、前記ＳｉＮ反射防止膜４４ｐを前記
領域Ｂに残した状態で、前記コバルトシリサイド形成を
行なうことで、領域Ａの前記ポリシリコンゲート電極４
６ａ上に自己整合的にコバルトシリサイド層４６ｂが形
成される。

【００４０】さらに、図９（Ｆ）の工程において図９
（Ｅ）の構造上にＳｉＯ₂膜４８をＣＶＤ法により５０
〜１５０ｎｍの厚さに形成し、さらにその上にＢＰＳＧ
等よりなる層間絶縁膜４９を４００〜１０００ｎｍの厚
さに堆積する。さらに、図９（Ｆ）の工程において前記
層間絶縁膜４９を形成した後、前記層間絶縁膜４９中に
必要なコンタクトホールを形成し、さらに前記層間絶縁
膜４９上に様々な配線パターンを形成する。

【００４１】本実施例においては、図９（Ｅ）の工程に
おいて、前記ロジック半導体装置の拡散領域４１Ｄ，４
１Ｅ上にコバルトシリサイド領域４１ｄ，４１ｅが形成
されため、コンタクト抵抗が低減され、前記ロジック半
導体装置の動作速度が向上する。一方、前記メモリセル
領域Ｂにおいては、図９（Ｅ）の工程で形成されるコバ
ルトシリサイドは、前記ワード線ＷＬ上に限定される。
これは、図４（Ａ）〜（Ｃ）および図５（Ｄ）に示すよ
うに、本実施例のフラッシュメモリでは、図９（Ｅ）の
Ｃｏ層の堆積工程において露出されるＳｉ領域が、前記
ワードラインを構成するポリシリコンパターン４４ａだ
けであるためである。換言すると、図９（Ｅ）の工程に
おいて前記Ｃｏシリサイド領域４１ｄ，４１ｅ，４４ｂ
および４６ｂを自己整合的に形成した場合、その後から
いずれかの領域において形成されたコバルトシリサイド
層を除去したり、あるいはＣｏ層の堆積に先立ってシリ
サイド層形成が望ましくない部分にマスクパターンを施
す等の工程が不要になる。これは、特に図５（Ｄ）の断
面において、前記ゲート構造Ｇ３が、Ｃ−Ｃ’方向に連
続して延在する構造になっていることに負うところが大
きい。

【００４２】より詳細に説明すると、従来のフラッシュ
メモリでは、隣接するメモリセルトランジスタ相互間の
干渉の可能性を危惧して、図４（Ａ）の平面図におい
て、隣接する一対のワード線ＷＬの間の領域において、
前記ゲート構造をパターニングにより除去することが行
なわれていた。この場合、前記隣接するワード線ＷＬ間
の部分（本発明ではゲート構造Ｇ３により覆われてい
る）においてはＳｉ基板４１の表面が露出するため、こ
のような構造においてＣｏ膜を一様に堆積した場合に
は、前記隣接するワード線ＷＬの間の部分にもシリサイ
ド膜が形成されてしまい、ワード線ＷＬが互いに短絡し
てしまう。従って、従来のフラッシュメモリを、シリサ
イド形成を必要とするロジック半導体装置とモノリシッ
クに集積化しようとすると、前記隣接するワード線ＷＬ
の間のＳｉ基板露出部をマスクパターンで保護するか、
あるいはシリサイド形成後に上記領域からシリサイドを
選択的に除去する工程が必要であったが、これらの工程
を行なった場合には、半導体装置の製造工程が非常に複
雑になってしまう。

【００４３】これに対し、本発明の発明者は、図４
（Ａ）に示すように前記ゲート構造Ｇ３が前記ラインＣ
−Ｃ’の方向に連続して延在している場合でも、危惧さ
れている隣接するトランジスタ相互の干渉は生じないこ
とを確認し、この発見に基づいて、図４（Ａ）に示す構
造を発明したものである。本発明の結果、シリサイド領
域を有する高速ロジック半導体装置と不揮発性半導体装
置とを同一基板上にモノリシックに集積化した混載半導
体集積回路装置を、簡単な工程で安価に製造することが
可能になった。

【００４４】なお、本実施例において、前記Ｃｏ層とＴ
ｉＮ層の代わりにＴｉ層を５０〜１５０ｎｍの厚さに堆
積してもよい。この場合には、前記コバルトシリサイド
の代わりにチタンシリサイドが形成される。なお、本実
施例による混載半導体集積回路装置では、図１０（Ａ）
に示すように、図４（Ａ）のＣ−Ｃ’断面図において、
ワード線ＷＬとこれに隣り合ったワード線ＷＬとの間の
部分において、前記ゲート構造Ｇ３の最上層４３ｃを除
去することも可能である。このような場合でも、隣り合
ったワード線の間の部分においてＳｉ基板４１が露出す
ることはない。また、同様に、図１０（Ｂ）に示すよう
に、隣り合ったワード線ＷＬの間の領域では、前記ゲー
ト構造Ｇ３のうちの上側層４３ｂおよび４３ｃを除去す
ることも可能である。［第２実施例］図１１（Ａ）〜１２（Ｇ）は、本発明の
第２実施例による混載半導体集積回路装置の構成を示
す。ただし、先に説明した部分には同一の参照符号を付
し、説明を省略する。

【００４５】図１１（Ａ）〜（Ｃ）までは、先に説明し
た図８（Ａ）〜（Ｃ）と同一の工程であり、図１１
（Ｄ）の工程において、前記領域Ａのポリシリコンゲー
ト電極４６ａを覆うように、また前記領域Ｂのポリシリ
コンワード線パターン４４ａを覆うように、同一のＷＳ
ｉ層が、前記領域Ａでは上側ゲート電極４６ｂとして、
また前記領域Ｂではワード線パターン４４ｂとして、１
００〜１８０ｎｍの厚さに形成され、その上にＳｉＯＮ
反射防止膜４６ｐが形成される。

【００４６】図１１（Ｄ）の工程では、さらに前記領域
Ａにおいて前記Ｓｉ基板４１中に前記ポリシリコンゲー
ト電極４６ａおよびＷＳｉゲート電極４６ｂをマスク
に、Ａｓ⁺あるいはＢＦ₂ ⁺のイオン注入がなされ、拡
散領域４１Ｄ，４１Ｅが形成される。また、前記領域Ｂ
に約３０ｋｅＶの加速電圧と１〜５×１０¹³ｃｍ^-2のド
ーズ量でイオン注入することにより、先に図４（Ｃ）で
説明したチャネルカット領域４１Ｃを形成する。

【００４７】次に、図１２（Ｅ）の工程において、領域
Ａにおいて、前記ゲート酸化膜４５、ゲート電極４６
ａ，４６ｂ、および反射防止膜４６ｐよりなるゲート電
極構造の側壁面に側壁酸化膜４７が形成され、さらに図
１２（Ｆ）の工程において、前記拡散領域４１Ｄ，４１
Ｅの表面に、先の実施例と同様にしてコバルトシリサイ
ド領域４１ｄ，４１ｅが、自己整合的に形成される。

【００４８】さらに、図１２（Ｇ）の工程で、先の実施
例と同様にして、ＣＶＤ−ＳｉＯ₂膜４８および層間絶
縁膜４９が形成される。本実施例においても、図１３に
示すように前記ゲート構造Ｇ３は図４（Ａ）のＣ−Ｃ’
方向に連続的に延在しており、このため図１２（Ｆ）の
コバルトシリサイド領域形成工程において、隣り合った
ワード線ＷＬの間の部分を特にマスクしなくてもワード
線ＷＬ同士がコバルトシリサイド層を介して短絡するこ
とはない。

【００４９】本実施例においても、図１０（Ａ），
（Ｂ）の変形例と同様に、図１３中、隣り合ったワード
線ＷＬの間の領域においてＳｉＯ₂膜４３ｃあるいはＳ
ｉＮ膜４３ｂを除去することが可能である。［第３実施例］図１４は、本発明の第３実施例による混
載半導体集積回路装置の構成を示す。ただし図１４中、
先に説明した部分には同一の参照符号を付し、説明を省
略する。

【００５０】図１４の混載半導体集積回路装置は、先に
説明した図９（Ｆ）の構成と類似しているが、Ｓｉ基板
４１の代わりにＳｉＯ₂基板４１０上にＳｉ単結晶層４
１１を形成した、いわゆるＳＯＩ構造の基板を使ってい
ることを特徴とする。ＳＯＩ構造を使うことにより、半
導体装置の動作速度が向上し、消費電力が低減する利点
が得られる。

【００５１】本実施例のその他の構成および特徴は先の
実施例の説明から明らかであり、説明を省略する。本発
明は以下の（１）〜（１３）のように要約される。（１）第１および第２の領域を画成された基板と、前
記基板上の前記第１の領域に形成されたロジック半導体
装置と、前記基板上の前記第２の領域に形成された不揮
発性半導体装置とよりなる半導体集積回路装置におい
て、前記ロジック半導体装置は、前記第１の領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記第１
の領域中、前記ゲート電極の両側に形成された一対の拡
散領域と、前記一対の拡散領域の表面にそれぞれ形成さ
れたシリサイド層とよりなり、前記不揮発性半導体装置
は、前記第２の領域を第１の方向に延在する蓄積ゲート
構造と、前記第２の領域を、前記第１の方向とは異なる
第２の方向に、前記蓄積ゲート構造との交差部において
前記蓄積ゲート構造を覆うように互いに平行に延在する
複数のワード線と、前記第２の領域中を、前記ゲート構
造の両側縁部に沿って延在する第１および第２の拡散領
域とよりなり、前記蓄積ゲート構造は、前記交差部にお
いて前記基板表面上に形成された第１の酸化膜と、前記
第１の酸化膜上に形成された窒化膜と、前記窒化膜上に
形成された第２の酸化膜とを含み、一のワード線とこれ
に隣接するワード線との間において、前記第２の領域を
連続して覆うことを特徴とする半導体集積回路装置。

【００５２】（２）前記蓄積ゲート構造は、前記一の
ワード線とこれに隣接するワード線との間を覆う部分
が、少なくとも前記第１の酸化膜を含むことを特徴とす
る（１）記載の半導体集積回路装置。（３）前記ゲート電極および前記ワード線の表面に
は、前記シリサイド層と実質的に同一組成のシリサイド
層が形成されていることを特徴とする（１）または
（２）記載の半導体集積回路装置。

【００５３】（４）前記ゲート電極の表面には前記シ
リサイド層と実質的に同一組成のシリサイド層が形成さ
れ、前記ワード線の表面には前記シリサイド層とは異な
った組成の別のシリサイド層あるいはポリサイド層が形
成されていることを特徴とする（１）または（２）記載
の半導体集積回路装置。（５）前記基板はＳＯＩ基板であることを特徴とする
（１）〜（４）のうち、いずれか一項記載の半導体集積
回路装置。

【００５４】（６）前記不揮発性半導体装置におい
て、電荷のチャージ膜が前記窒化膜によって構成される
ことを特徴とする（１）〜（５）のいずれか一項記載の
半導体集積回路。（７）前記不揮発性半導体装置は、埋め込み型拡散構
造であることを特徴とする（１）〜（６）のいずれか一
項記載の半導体集積回路装置。

【００５５】（８）前記不揮発性半導体装置において
前記第１および前記第２の拡散領域の不純物拡散濃度は
同一に設定されていることを特徴とする（１）〜（７）
のいずれか一項記載の半導体集積回路装置。（９）前記不揮発性半導体装置において、ドレイン領
域とソース領域を有し、書込みおよび消去は、ドレイン
領域側の前記第１の酸化膜界面とソース領域側の前記第
１の酸化膜界面の２個所を有することを特徴とする
（１）〜（８）のいずれか一項記載の半導体集積回路装
置。

【００５６】（１０）前記不揮発性半導体装置におい
て、読み出し方法は、１つのセルに対して、ドレイン領
域側の前記窒化膜とソース領域側の前記窒化膜に書き込
まれたものに対して、Ｆｏｒｗａｒｄ方向とＲｅｖｅｒ
ｓｅ方向の２回行なうことで、１つのセルに情報の組み
合わせから４つの情報記憶および出力が可能になること
を特徴とする（１）〜（９）のいずれか一項記載の半導
体集積回路。

【００５７】（１１）半導体基板上に、ロジック素子
形成用の第１の素子形成領域と、不揮発性半導体メモリ
セル用の第２の素子形成領域を区画する工程と、前記第
１の素子形成領域に選択的に素子分離領域を設け、前記
素子分離領域により画成された活性領域上にゲート絶縁
膜を形成し、さらに前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極の両側に拡散領域を形
成し、前記拡散領域の表面にシリサイド層を形成する工
程と、前記第２の素子形成領域の一部に、第１の酸化膜
と窒化膜と第２の酸化膜とを順次形成する工程と、前記
第２の素子形成領域中に、拡散領域とワード線とを形成
する工程と、前記拡散領域と前記ワード線とを絶縁する
工程と、ワード線とこれに隣接するワード線との間を覆
おう部分が、少なくとも前記第１の酸化膜を含む工程を
備えたことを特徴とする半導体集積回路の製造方法。

【００５８】（１２）前記ゲート電極および前記ワー
ド線の表面には、前記シリサイド層と実質的に同一組成
のシリサイド層を形成することを特徴とする（１１）記
載の半導体集積回路の製造方法。（１３）前記ゲート電極の表面には前記シリサイド層
と実質的に同一組成のシリサイド層を形成し、前記ワー
ド線の表面には前記シリサイド層とは異なった組成の別
のシリサイド層を形成することを特徴とする請求項１１
記載の半導体集積回路装置の製造方法。

【００５９】（１），（２）記載の本発明の特徴によれ
ば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体
記憶装置とを混載した半導体集積回路装置において、不
揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の
延在方向に交叉する方向に連続的に形成しておくこと
で、ロジック半導体装置の拡散領域表面にシリサイド層
を自己整合工程で形成する場合に、前記不揮発性半導体
記憶装置において、隣接するワード線の間の領域にシリ
サイドが形成される問題が、特別なマスク工程を使うこ
となく回避される。

【００６０】（３）記載の本発明の特徴によれば、前記
ロジック半導体装置と不揮発性半導体記憶装置の双方に
おいて、シリサイド層を自己整合工程により、簡単に形
成することが可能になる。（４）記載の本発明の特徴によれば、必要に応じてワー
ド線上のシリサイド層の組成を、ロジック半導体装置の
シリサイド層の組成に対して異ならせることが可能であ
る。

【００６１】（５）記載の本発明の特徴によれば、前記
基板に対してＳＯＩ構造を採用することにより、半導体
集積回路装置の動作速度を向上させ、消費電力を低減さ
せることが可能になる。（６），（７）記載の本発明の特徴によれば、不揮発性
半導体装置において、電荷のチャージ膜を窒化膜によっ
て構成することと、埋め込み型拡散層構造とすることに
より、製造工程をい少なくできる。

【００６２】（８），（９），（１０）記載の本発明の
特徴によれば、不揮発性半導体装置において、ドレイン
領域とソース慮鬱気の不純物拡散のうどを同じに設定
し、書込みおよび消去は、ドレイン領域側の酸化膜界面
とソース領域側の酸化膜界面の２個所を有し、読み出し
方法は、１つのセルに対してドレイン領域側の窒化膜と
ソース領域側の窒化膜に書き込まれたものに対して、Ｆ
ｏｒｗａｒｄ方向とＲｅｖｅｒｓｅ方向の２回行なうこ
とで、１つのセルに情報の組み合わせから４つの情報記
憶および出力が可能となることから、セル面積の縮小化
が可能となる。

【００６３】

【発明の効果】請求項１，２記載の本発明の特徴によれ
ば、ロジック半導体装置とＯＮＯ構造の不揮発性半導体
記憶装置とを混載した半導体集積回路装置において、不
揮発性半導体記憶装置の蓄積ゲート構造を、ワード線の
延在方向に交叉する方向に連続的に形成しておくこと
で、ロジック半導体装置の拡散領域表面にシリサイド層
を自己整合工程で形成する場合に、前記不揮発性半導体
記憶装置において、隣接するワード線の間の領域にシリ
サイドが形成される問題が、特別なマスク工程を使うこ
となく回避される。

【００６４】請求項３記載の本発明の特徴によれば、前
記ロジック半導体装置と不揮発性半導体記憶装置の双方
において、シリサイド層を自己整合工程により、簡単に
形成することが可能になる。請求項４記載の本発明の特
徴によれば、必要に応じてワード線上のシリサイド層の
組成を、ロジック半導体装置のシリサイド層の組成に対
して異ならせることが可能である。

【００６５】請求項５記載の本発明の特徴によれば、前
記基板に対してＳＯＩ構造を採用することにより、半導
体集積回路装置の動作速度を向上させ、消費電力を低減
させることが可能になる。

【図面の簡単な説明】

【図１】従来のフラッシュメモリの構成を示す図（その
１）である。

【図２】（Ａ），（Ｂ）は、従来のフラッシュメモリの
構成を示す図（その２）である。

【図３】従来のロジック半導体装置の構成を示す図であ
る。

【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例による
半導体集積回路装置の一部を示す図（その１）である。

【図５】（Ｄ）は、本発明の第１実施例による半導体集
積回路装置の一部を示す図（その２）である。

【図６】（Ａ），（Ｂ）は、ＯＮＯ構造の不揮発性半導
体記憶装置の構成を説明する図である。

【図７】（Ａ）〜（Ｄ）は、ＯＮＯ構造の不揮発性半導
体記憶装置の原理を説明する図である。

【図８】（Ａ）〜（Ｄ）は、本発明の第１実施例による
半導体集積回路装置の製造工程を説明する図（その１）
である。

【図９】（Ｅ）〜（Ｆ）は、本発明の第１実施例による
半導体集積回路装置の製造工程を説明する図（その２）
である。

【図１０】（Ａ），（Ｂ）は、本発明の第１実施例によ
る半導体集積回路装置の変形例を示す図である。

【図１１】（Ａ）〜（Ｄ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を説明する図（その
１）である。

【図１２】（Ｅ）〜（Ｇ）は、本発明の第２実施例によ
る半導体集積回路装置の製造工程を説明する図（その
２）である。

【図１３】本発明の第２実施例による半導体集積回路装
置の一断面を示す図である。

【図１４】本発明の第３実施例による半導体集積回路装
置の構成を示す図である。

【符号の説明】

２１，３１，４１基板２１Ａ，２１Ｂ，３１Ａ〜３１Ｄ，４１Ａ，４１Ｂ拡
散領域２１Ｃソースライン２２Ａ，３２Ａ，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ素
子分離絶縁膜２２Ｂ，４５ゲート絶縁膜２３フローティングゲート２４絶縁膜２５，２６コントロールゲート２７反射防止膜２８，４８ＳｉＯ₂膜２９，３５側壁絶縁膜３１Ｅ，３１Ｆ，４１ｄ，４１ｅ自己整合シリサイド
層３３，３４ゲート電極４２Ｇ素子分離溝４３ａ，４３ｃＳｉＯ₂膜４３ｂＳｉＮ膜４４ａポリシリコンワード線４４ｂシリサイドワード線４６ａポリシリコンゲート電極４６ｂシリサイドゲート電極４６ｐ反射防止膜（ＳｉＮ膜、ＳｉＯＮ膜）４９層間絶縁膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA13 AB02 AD12 AD70 AG10 AG12 5F083 EP22 EP43 ER04 ER22 JA04 JA35 LA12 LA16 PR03 PR12 PR36 5F101 BA45 BB02 BD02 BD30 BH09 BH14

Claims

【特許請求の範囲】

【請求項１】第１および第２の領域を画成された基板
と、前記基板上の前記第１の領域に形成されたロジック半導
体装置と、前記基板上の前記第２の領域に形成された不揮発性半導
体装置とよりなる半導体集積回路装置において、前記ロジック半導体装置は、前記第１の領域上にゲート
絶縁膜を介して形成されたゲート電極と、前記第１の領
域中、前記ゲート電極の両側に形成された一対の拡散領
域と、前記一対の拡散領域の表面にそれぞれ形成された
シリサイド層とよりなり、前記不揮発性半導体装置は、前記第２の領域を第１の方
向に延在する蓄積ゲート構造と、前記第２の領域を、前
記第１の方向とは異なる第２の方向に、前記蓄積ゲート
構造との交差部において前記蓄積ゲート構造を覆うよう
に互いに平行に延在する複数のワード線と、前記第２の
領域中を、前記ゲート構造の両側縁部に沿って延在する
第１および第２の拡散領域とよりなり、前記蓄積ゲート構造は、前記交差部において前記基板表
面上に形成された第１の酸化膜と、前記第１の酸化膜上
に形成された窒化膜と、前記窒化膜上に形成された第２
の酸化膜とを含み、一のワード線とこれに隣接するワー
ド線との間において、前記第２の領域を連続して覆うこ
とを特徴とする半導体集積回路装置。
【請求項２】前記蓄積ゲート構造は、前記一のワード
線とこれに隣接するワード線との間を覆う部分が、少な
くとも前記第１の酸化膜を含むことを特徴とする請求項
１記載の半導体集積回路装置。
【請求項３】前記ゲート電極および前記ワード線の表
面には、前記シリサイド層と実質的に同一組成のシリサ
イド層が形成されていることを特徴とする請求項１また
は２記載の半導体集積回路装置。
【請求項４】前記ゲート電極の表面には前記シリサイ
ド層と実質的に同一組成のシリサイド層が形成され、前
記ワード線の表面には前記シリサイド層とは異なった組
成の別のシリサイド層あるいはポリサイド層が形成され
ていることを特徴とする請求項１または２記載の半導体
集積回路装置。
【請求項５】前記基板はＳＯＩ基板であることを特徴
とする請求項１〜４のうち、いずれか一項記載の半導体
集積回路装置。