JP3400044B2 - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばマスクＲＯＭ(R
ead Only Memory)等の、読出専用の半導体メモリに関す
るものである。
ead Only Memory)等の、読出専用の半導体メモリに関す
るものである。
【０００２】
【従来の技術】近年、半導体メモリの大容量化の要求が
強くなっていることに伴い、マスクＲＯＭを構成するメ
モリセルの小面積化の検討がなされている。
強くなっていることに伴い、マスクＲＯＭを構成するメ
モリセルの小面積化の検討がなされている。
【０００３】メモリセルの面積を小さくしたマスクＲＯ
Ｍとしては、例えば、特願平３−３３２０７１号におい
て技術開示されたものがある。また、同出願に技術開示
されたマスクＲＯＭのメモリセルを構成するためのトラ
ンジスタとしては、例えば、ＵＳＰ５，１１７，３８９
（Ｆｉｇ１、Ｆｉｇ２ＡおよびＦｉｇ２Ｂ参照）に技術
開示されたものが使用できる。
Ｍとしては、例えば、特願平３−３３２０７１号におい
て技術開示されたものがある。また、同出願に技術開示
されたマスクＲＯＭのメモリセルを構成するためのトラ
ンジスタとしては、例えば、ＵＳＰ５，１１７，３８９
（Ｆｉｇ１、Ｆｉｇ２ＡおよびＦｉｇ２Ｂ参照）に技術
開示されたものが使用できる。
【０００４】図５は、従来のマスクＲＯＭを構成するト
ランジスタの一構成例を示すものであり、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）の
Ｂ−Ｂ断面図である。
ランジスタの一構成例を示すものであり、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）の
Ｂ−Ｂ断面図である。
【０００５】同図に示したように、半導体基板５１に
は、帯状のＮ＋領域５２が複数本、埋め込み形成されて
いる。また、この半導体基板５１上には、例えばＳｉＯ
2 等の絶縁膜５３が形成されている。そして、この絶縁
膜５３上には、各Ｎ＋領域５２と直交するように、例え
ばＷＳｉ等により形成されたワード線５４が複数本設け
られている。
は、帯状のＮ＋領域５２が複数本、埋め込み形成されて
いる。また、この半導体基板５１上には、例えばＳｉＯ
2 等の絶縁膜５３が形成されている。そして、この絶縁
膜５３上には、各Ｎ＋領域５２と直交するように、例え
ばＷＳｉ等により形成されたワード線５４が複数本設け
られている。
【０００６】このような構成によれば、Ｎ＋領域５２を
ソース領域或いはドレイン領域とし、これらの各Ｎ＋領
域５２の間の領域をチャネル領域５５とし、さらに絶縁
膜５３をゲート絶縁膜として、トランジスタを構成する
ことができる。
ソース領域或いはドレイン領域とし、これらの各Ｎ＋領
域５２の間の領域をチャネル領域５５とし、さらに絶縁
膜５３をゲート絶縁膜として、トランジスタを構成する
ことができる。
【０００７】また、このようなトランジスタに対するＲ
ＯＭデータの書き込みは、チャネル領域５５のうち、一
方の論理値に対応するチャネル領域に対してのみボロン
（Ｂ）イオンを注入することによって行われる。すなわ
ち、チャネル領域にボロンイオンが注入されたトランジ
スタとボロンイオンが注入されなかったトランジスタと
は動作電圧が異なるので、この動作電圧の高低を論理値
「０」，「１」に対応させてＲＯＭデータとすることが
可能となる。
ＯＭデータの書き込みは、チャネル領域５５のうち、一
方の論理値に対応するチャネル領域に対してのみボロン
（Ｂ）イオンを注入することによって行われる。すなわ
ち、チャネル領域にボロンイオンが注入されたトランジ
スタとボロンイオンが注入されなかったトランジスタと
は動作電圧が異なるので、この動作電圧の高低を論理値
「０」，「１」に対応させてＲＯＭデータとすることが
可能となる。
【０００８】このようなトランジスタを用いて特願平３
−３３２０７１号に示したようなマスクＲＯＭを構成す
ることにより、かかるマスクＲＯＭの小面積化を図るこ
とができる。
−３３２０７１号に示したようなマスクＲＯＭを構成す
ることにより、かかるマスクＲＯＭの小面積化を図るこ
とができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のマスクＲＯＭには、メモリセルを構成す
るトランジスタの小形化に限界があるため、マスクＲＯ
Ｍ全体としての小形化にも限界があり、十分な小面積化
を図ることができないという欠点があった。
たような従来のマスクＲＯＭには、メモリセルを構成す
るトランジスタの小形化に限界があるため、マスクＲＯ
Ｍ全体としての小形化にも限界があり、十分な小面積化
を図ることができないという欠点があった。
【００１０】図５に示したようなトランジスタでは、ｘ
方向（図５（ａ）参照）の大きさはＮ＋領域５２の幅と
間隔とに制約され、ｙ方向（同図参照）の大きさはワー
ド線（ゲートを兼ねる）５４の幅と間隔とに制約され
る。このため、かかるトランジスタの大きさは、微細加
工技術の進歩によってある程度は微細化できるものの、
限界があった。
方向（図５（ａ）参照）の大きさはＮ＋領域５２の幅と
間隔とに制約され、ｙ方向（同図参照）の大きさはワー
ド線（ゲートを兼ねる）５４の幅と間隔とに制約され
る。このため、かかるトランジスタの大きさは、微細加
工技術の進歩によってある程度は微細化できるものの、
限界があった。
【００１１】従来のマスクＲＯＭでは、図５（ａ）に示
したように、Ｎ＋領域５２の間隔およびワード線５４の
間隔は、それぞれ１０００ｎｍ程度であった。
したように、Ｎ＋領域５２の間隔およびワード線５４の
間隔は、それぞれ１０００ｎｍ程度であった。
【００１２】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、メモリセルを構成するトラン
ジスタを小形化を図ることにより小面積化を実現した半
導体メモリを提供することを目的とする。
みてなされたものであり、メモリセルを構成するトラン
ジスタを小形化を図ることにより小面積化を実現した半
導体メモリを提供することを目的とする。
【００１３】
【課題を解決するための手段】(1) 本発明に係わる半導
体メモリは、半導体基板に形成された溝と、前記半導体
基板の表面に形成された帯状の第１のＮ＋領域と、前記
溝の底面に埋め込み形成された帯状の第２のＮ＋領域
と、前記半導体基板の表面および前記溝の表面に形成さ
れた酸化膜と、前記溝の側面の前記酸化膜上に形成され
たゲート電極と、前記溝と直交し、この溝との交差部に
おいて前記ゲート電極と導通するように、前記半導体基
板上に形成されたワード線と、を備え、前記第２のＮ＋
領域が前記ゲート電極にセルフアラインで形成されてい
ることを特徴とする。 (2) 本発明に係わる半導体メモリの製造方法は、半導体
基板の表面に第１のＮ＋領域および溝を形成する工程
と、前記半導体基板の表面および前記溝の表面に酸化膜
を形成する工程と、前記半導体基板の全面にゲート材料
を堆積させた後でエッチバックを施すことによりゲート
電極を形成する工程と、前記ゲート電極をマスクとして
イオン注入を行うことにより、前記溝の底面に第２のＮ
＋領域を形成する工程と、前記半導体基板の全面に導電
性材料を堆積させた後でエッチングを施すことによりワ
ード線を形成する工程と、を備えたことを特徴とする。
体メモリは、半導体基板に形成された溝と、前記半導体
基板の表面に形成された帯状の第１のＮ＋領域と、前記
溝の底面に埋め込み形成された帯状の第２のＮ＋領域
と、前記半導体基板の表面および前記溝の表面に形成さ
れた酸化膜と、前記溝の側面の前記酸化膜上に形成され
たゲート電極と、前記溝と直交し、この溝との交差部に
おいて前記ゲート電極と導通するように、前記半導体基
板上に形成されたワード線と、を備え、前記第２のＮ＋
領域が前記ゲート電極にセルフアラインで形成されてい
ることを特徴とする。 (2) 本発明に係わる半導体メモリの製造方法は、半導体
基板の表面に第１のＮ＋領域および溝を形成する工程
と、前記半導体基板の表面および前記溝の表面に酸化膜
を形成する工程と、前記半導体基板の全面にゲート材料
を堆積させた後でエッチバックを施すことによりゲート
電極を形成する工程と、前記ゲート電極をマスクとして
イオン注入を行うことにより、前記溝の底面に第２のＮ
＋領域を形成する工程と、前記半導体基板の全面に導電
性材料を堆積させた後でエッチングを施すことによりワ
ード線を形成する工程と、を備えたことを特徴とする。
【００１４】
【作用】(1) 第１の発明によれば、半導体基板に形成さ
れた溝の側面に酸化膜を介してワード線を設け、且つ、
この溝と直交するように帯状のＮ＋領域を設けることに
よって半導体メモリを構成したので、ワード線の幅およ
び間隔を低減させることができ、これにより、半導体メ
モリを構成するトランジスタの小形化を図ることができ
る。 (2) また、第２の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して形成されたワード線とこ
の溝と直交するように形成された帯状のＮ＋領域とを備
えた半導体メモリを実現することができる。 (3) 第３の発明によれば、半導体基板に形成された溝の
側面に酸化膜を介してゲート電極を設け、半導体基板の
表面に第１のＮ＋領域を設けるとともに溝の底面に第２
のＮ＋領域を設け、さらに溝と直交し且つこの溝との交
点においてゲート電極と導通するようにワード線を設け
ることによって半導体メモリを構成したので、Ｎ＋領域
の幅および間隔を低減させることができ、これにより、
半導体メモリを構成するトランジスタの小形化を図るこ
とができる。 (4) また、第４の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して設けられたゲート電極
と、半導体基板の表面に設けられた第１のＮ＋領域と、
溝の底面に設けられた第２のＮ＋領域と、溝と直交し且
つこの溝との交点においてゲート電極と導通するように
設けられたワード線とを備えた半導体メモリを実現する
ことができる。
れた溝の側面に酸化膜を介してワード線を設け、且つ、
この溝と直交するように帯状のＮ＋領域を設けることに
よって半導体メモリを構成したので、ワード線の幅およ
び間隔を低減させることができ、これにより、半導体メ
モリを構成するトランジスタの小形化を図ることができ
る。 (2) また、第２の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して形成されたワード線とこ
の溝と直交するように形成された帯状のＮ＋領域とを備
えた半導体メモリを実現することができる。 (3) 第３の発明によれば、半導体基板に形成された溝の
側面に酸化膜を介してゲート電極を設け、半導体基板の
表面に第１のＮ＋領域を設けるとともに溝の底面に第２
のＮ＋領域を設け、さらに溝と直交し且つこの溝との交
点においてゲート電極と導通するようにワード線を設け
ることによって半導体メモリを構成したので、Ｎ＋領域
の幅および間隔を低減させることができ、これにより、
半導体メモリを構成するトランジスタの小形化を図るこ
とができる。 (4) また、第４の発明によれば、半導体基板内に形成さ
れた溝の側面に酸化膜を介して設けられたゲート電極
と、半導体基板の表面に設けられた第１のＮ＋領域と、
溝の底面に設けられた第２のＮ＋領域と、溝と直交し且
つこの溝との交点においてゲート電極と導通するように
設けられたワード線とを備えた半導体メモリを実現する
ことができる。
【００１５】
【実施例】以下、本発明の実施例について、マスクＲＯ
Ｍに適用した場合を例にとって説明する。
Ｍに適用した場合を例にとって説明する。
【００１６】（実施例１）まず、第１の発明（請求項
１）および第２の発明（請求項２）の一実施例について
説明する。
１）および第２の発明（請求項２）の一実施例について
説明する。
【００１７】図１は本実施例に係わるマスクＲＯＭの概
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【００１８】同図において、ｐ型半導体基板１１には、
複数の溝１２が互いに平行に形成されている。また、半
導体基板１１内には、これらの溝１２と直交するよう
に、深さが例えば２００〜３００ｎｍの、帯状のＮ＋領
域１３が埋め込み形成されている。ここで、溝１２とＮ
＋領域１３の交差部においては、Ｎ＋領域１３は溝１２
の側面および底面に沿って形成されている。半導体基板
１１の表面および溝１２の表面には、例えば膜厚が１６
ｎｍのＳｉＯ2 等により形成された絶縁膜１４が設けら
れている。そして、各溝１２の側面には、この絶縁膜１
４を介して、例えば膜厚が４００ｎｍのＷＳｉ等により
形成されたワード線１５が設けられている。さらに、半
導体基板１１の全表面（溝１２が形成されている領域を
含む）には、膜厚が例えば１０００ｎｍの層間絶縁膜１
６、膜厚が例えば８００ｎｍのアルミニウム膜等からな
る配線層１７およびパッシベーション膜１８が、順次形
成されている。
複数の溝１２が互いに平行に形成されている。また、半
導体基板１１内には、これらの溝１２と直交するよう
に、深さが例えば２００〜３００ｎｍの、帯状のＮ＋領
域１３が埋め込み形成されている。ここで、溝１２とＮ
＋領域１３の交差部においては、Ｎ＋領域１３は溝１２
の側面および底面に沿って形成されている。半導体基板
１１の表面および溝１２の表面には、例えば膜厚が１６
ｎｍのＳｉＯ2 等により形成された絶縁膜１４が設けら
れている。そして、各溝１２の側面には、この絶縁膜１
４を介して、例えば膜厚が４００ｎｍのＷＳｉ等により
形成されたワード線１５が設けられている。さらに、半
導体基板１１の全表面（溝１２が形成されている領域を
含む）には、膜厚が例えば１０００ｎｍの層間絶縁膜１
６、膜厚が例えば８００ｎｍのアルミニウム膜等からな
る配線層１７およびパッシベーション膜１８が、順次形
成されている。
【００１９】このような構成によれば、従来のマスクＲ
ＯＭ（図５参照）と同様、各Ｎ＋領域１３をソース領域
或いはドレイン領域とし、これらの各Ｎ＋領域１３の間
の領域をチャネル領域１９とし、ワード線１５をゲート
電極とし、さらに絶縁膜１４をゲート絶縁膜として、ト
ランジスタを構成することができる。
ＯＭ（図５参照）と同様、各Ｎ＋領域１３をソース領域
或いはドレイン領域とし、これらの各Ｎ＋領域１３の間
の領域をチャネル領域１９とし、ワード線１５をゲート
電極とし、さらに絶縁膜１４をゲート絶縁膜として、ト
ランジスタを構成することができる。
【００２０】次に、図１に示したマスクＲＯＭの製造方
法について、図２（ａ）〜（ｄ）を参照して説明する。 まず、ｐ型半導体基板１１に、反応性イオンエッチン
グ等を用いて溝１２を形成する（図１（ａ）参照）。 次に、通常のフォトエッチングプロセスでパターンを
形成した後イオン注入を行うことにより、半導体基板１
１内に深さが例えば２００〜３００ｎｍの帯状のＮ＋領
域１３を埋め込み形成する。 その後、半導体基板１１の表面および溝１２の表面
に、熱酸化等の方法によって、膜厚が１６ｎｍのＳｉＯ
2 等からなる絶縁膜１４を形成する（同図（ｂ）参
照）。 続いて、スパッタリング法等により、厚さが４００ｎ
ｍの導電性材料（ここではＷＳｉ）１５′を全面に堆積
させる（同図（ｃ）参照）。 そして、例えば反応性イオンエッチング等を用いて導
電性材料１５′のエッチバックを行うことにより、溝１
２の側面にワード線１５を形成する（同図（ｄ）参
照）。 続いて、従来のマスクＲＯＭの場合と同様にして、チ
ャネル領域１９のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン（Ｂ）イオンを注入すること
により、ＲＯＭデータの書き込みを行う。 最後に、層間絶縁膜１６、アルミニウム配線層１７お
よびパッシベーション膜１８を公知の方法で順次形成
し、図１に示したようなマスクＲＯＭを得る。
法について、図２（ａ）〜（ｄ）を参照して説明する。 まず、ｐ型半導体基板１１に、反応性イオンエッチン
グ等を用いて溝１２を形成する（図１（ａ）参照）。 次に、通常のフォトエッチングプロセスでパターンを
形成した後イオン注入を行うことにより、半導体基板１
１内に深さが例えば２００〜３００ｎｍの帯状のＮ＋領
域１３を埋め込み形成する。 その後、半導体基板１１の表面および溝１２の表面
に、熱酸化等の方法によって、膜厚が１６ｎｍのＳｉＯ
2 等からなる絶縁膜１４を形成する（同図（ｂ）参
照）。 続いて、スパッタリング法等により、厚さが４００ｎ
ｍの導電性材料（ここではＷＳｉ）１５′を全面に堆積
させる（同図（ｃ）参照）。 そして、例えば反応性イオンエッチング等を用いて導
電性材料１５′のエッチバックを行うことにより、溝１
２の側面にワード線１５を形成する（同図（ｄ）参
照）。 続いて、従来のマスクＲＯＭの場合と同様にして、チ
ャネル領域１９のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン（Ｂ）イオンを注入すること
により、ＲＯＭデータの書き込みを行う。 最後に、層間絶縁膜１６、アルミニウム配線層１７お
よびパッシベーション膜１８を公知の方法で順次形成
し、図１に示したようなマスクＲＯＭを得る。
【００２１】この結果、図１（ａ）に示したように、ワ
ード線１５の間隔が６００〜７００ｎｍ（従来は約１０
００ｎｍ；図５参照）のマスクＲＯＭを得た。
ード線１５の間隔が６００〜７００ｎｍ（従来は約１０
００ｎｍ；図５参照）のマスクＲＯＭを得た。
【００２２】このように、本実施例のマスクＲＯＭによ
れば、溝１２の側面にワード線１５を形成することとし
たので、ワード線の幅および間隔を低減させることがで
き、したがって、かかるマスクＲＯＭを構成するトラン
ジスタのｙ方向（図１（ａ）参照）のサイズを小さくす
ることができる。これにより、各トランジスタを小形化
を図ることができるので、マスクＲＯＭの面積を小さく
することができる。
れば、溝１２の側面にワード線１５を形成することとし
たので、ワード線の幅および間隔を低減させることがで
き、したがって、かかるマスクＲＯＭを構成するトラン
ジスタのｙ方向（図１（ａ）参照）のサイズを小さくす
ることができる。これにより、各トランジスタを小形化
を図ることができるので、マスクＲＯＭの面積を小さく
することができる。
【００２３】（実施例２）次に、第３の発明（請求項
３）および第４の発明（請求項４）の一実施例について
説明する。
３）および第４の発明（請求項４）の一実施例について
説明する。
【００２４】図３は本実施例に係わるマスクＲＯＭの概
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【００２５】同図において、ｐ型半導体基板２１には、
複数の溝２２が互いに平行に形成されている。また、半
導体基板２１内には、これらの溝２２の両側面に沿っ
て、深さが例えば２００〜３００ｎｍの、帯状の第１の
Ｎ＋領域２３が埋め込み形成されている。さらに、溝２
２の底面には、深さが例えば２００〜３００ｎｍの、帯
状の第２のＮ＋領域２４が埋め込み形成されている。半
導体基板２１の表面および溝２２の表面には、例えば膜
厚が１６ｎｍのＳｉＯ2 等により形成された絶縁膜２５
が設けられている。そして、各溝２２の側面には、この
絶縁膜２５を介して、例えば膜厚が４００ｎｍのＷＳｉ
等により形成されたゲート電極２６が設けられている。
さらに、半導体基板２１の表面には、溝２２と直交し、
この溝２２との交差部においてゲート電極２６と導通す
るワード線２７が設けられている。そして、半導体基板
２１の全表面（溝２２が形成されている領域を含む）に
は、溝２２やワード線２７等を覆うように、膜厚が例え
ば１０００ｎｍの層間絶縁膜２８、膜厚が例えば８００
ｎｍのアルミニウム膜等からなる配線層２９およびパッ
シベーション膜３０が、順次形成されている。
複数の溝２２が互いに平行に形成されている。また、半
導体基板２１内には、これらの溝２２の両側面に沿っ
て、深さが例えば２００〜３００ｎｍの、帯状の第１の
Ｎ＋領域２３が埋め込み形成されている。さらに、溝２
２の底面には、深さが例えば２００〜３００ｎｍの、帯
状の第２のＮ＋領域２４が埋め込み形成されている。半
導体基板２１の表面および溝２２の表面には、例えば膜
厚が１６ｎｍのＳｉＯ2 等により形成された絶縁膜２５
が設けられている。そして、各溝２２の側面には、この
絶縁膜２５を介して、例えば膜厚が４００ｎｍのＷＳｉ
等により形成されたゲート電極２６が設けられている。
さらに、半導体基板２１の表面には、溝２２と直交し、
この溝２２との交差部においてゲート電極２６と導通す
るワード線２７が設けられている。そして、半導体基板
２１の全表面（溝２２が形成されている領域を含む）に
は、溝２２やワード線２７等を覆うように、膜厚が例え
ば１０００ｎｍの層間絶縁膜２８、膜厚が例えば８００
ｎｍのアルミニウム膜等からなる配線層２９およびパッ
シベーション膜３０が、順次形成されている。
【００２６】このような構成によれば、従来のマスクＲ
ＯＭ（図５参照）と同様、第１および第２のＮ＋領域２
３，２４をソース領域或いはドレイン領域とし、これら
の各Ｎ＋領域２３，２４の間の領域をチャネル領域３１
とし、さらに絶縁膜２５をゲート絶縁膜として、トラン
ジスタを構成することができる。
ＯＭ（図５参照）と同様、第１および第２のＮ＋領域２
３，２４をソース領域或いはドレイン領域とし、これら
の各Ｎ＋領域２３，２４の間の領域をチャネル領域３１
とし、さらに絶縁膜２５をゲート絶縁膜として、トラン
ジスタを構成することができる。
【００２７】次に、図３に示したマスクＲＯＭの製造方
法について、図４（ａ）〜（ｅ）を参照して説明する。
法について、図４（ａ）〜（ｅ）を参照して説明する。
【００２８】まず、ｐ型半導体基板２１上に、例えば
マスクパターンを形成した後でイオン注入を行うことに
より、第１のＮ＋領域２３となるべきＮ＋層２３′を形
成する（図４（ａ）参照）。 次に、半導体基板２１に、反応性イオンエッチング等
を用いて溝２２を形成する。これにより、溝２２と同時
に第１のＮ＋領域２３も形成される（図１（ｂ）参
照）。 そして、半導体基板２１の表面および溝２２の表面
に、熱酸化等の方法によって、膜厚が１６ｎｍのＳｉＯ
2 等からなる絶縁膜２５を形成する。 続いて、スパッタリング法等により、厚さが４００ｎ
ｍの導電性材料（ここではＷＳｉ）２６′を全面に堆積
させる（同図（ｃ）参照）。 そして、例えば反応性イオンエッチング等を用いて導
電性材料２６′のエッチバックを行うことにより、溝２
２の側面にゲート電極２６を形成する。 さらに、ゲート電極２６をマスクとしてイオン注入を
行うことにより、溝２２の底面に沿って第２のＮ＋領域
２４を埋め込み形成する。すなわち、第２のＮ＋領域２
４は、ゲート電極２６をマスクとして用いたセルフアラ
インによって形成される。（同図（ｄ）参照） 続いて、従来のマスクＲＯＭの場合と同様にして、チ
ャネル領域２９のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン（Ｂ）イオンを注入すること
により、ＲＯＭデータの書き込みを行う。 次に、半導体基板２１の全面に導電性材料（ここでは
ＷＳｉ）を堆積させた後、この導電性材料層２７′の表
面に通常のフォトエッチングプロセスでパターンを形成
し、さらに、例えば反応性イオンエッチングを施すこと
により、ワード線２７を形成する（同図（ｅ）参照）。 最後に、層間絶縁膜２８、アルミニウム配線層２９お
よびパッシベーション膜３０を公知の方法で順次形成
し、図３に示したようなマスクＲＯＭを得る。
マスクパターンを形成した後でイオン注入を行うことに
より、第１のＮ＋領域２３となるべきＮ＋層２３′を形
成する（図４（ａ）参照）。 次に、半導体基板２１に、反応性イオンエッチング等
を用いて溝２２を形成する。これにより、溝２２と同時
に第１のＮ＋領域２３も形成される（図１（ｂ）参
照）。 そして、半導体基板２１の表面および溝２２の表面
に、熱酸化等の方法によって、膜厚が１６ｎｍのＳｉＯ
2 等からなる絶縁膜２５を形成する。 続いて、スパッタリング法等により、厚さが４００ｎ
ｍの導電性材料（ここではＷＳｉ）２６′を全面に堆積
させる（同図（ｃ）参照）。 そして、例えば反応性イオンエッチング等を用いて導
電性材料２６′のエッチバックを行うことにより、溝２
２の側面にゲート電極２６を形成する。 さらに、ゲート電極２６をマスクとしてイオン注入を
行うことにより、溝２２の底面に沿って第２のＮ＋領域
２４を埋め込み形成する。すなわち、第２のＮ＋領域２
４は、ゲート電極２６をマスクとして用いたセルフアラ
インによって形成される。（同図（ｄ）参照） 続いて、従来のマスクＲＯＭの場合と同様にして、チ
ャネル領域２９のうち、一方の論理値に対応するチャネ
ル領域に対してのみボロン（Ｂ）イオンを注入すること
により、ＲＯＭデータの書き込みを行う。 次に、半導体基板２１の全面に導電性材料（ここでは
ＷＳｉ）を堆積させた後、この導電性材料層２７′の表
面に通常のフォトエッチングプロセスでパターンを形成
し、さらに、例えば反応性イオンエッチングを施すこと
により、ワード線２７を形成する（同図（ｅ）参照）。 最後に、層間絶縁膜２８、アルミニウム配線層２９お
よびパッシベーション膜３０を公知の方法で順次形成
し、図３に示したようなマスクＲＯＭを得る。
【００２９】この結果、図３（ａ）に示したように、Ｎ
＋領域２３，２４の間隔が７００〜８００ｎｍ（従来は
約１０００ｎｍ；図５参照）のマスクＲＯＭを得た。
＋領域２３，２４の間隔が７００〜８００ｎｍ（従来は
約１０００ｎｍ；図５参照）のマスクＲＯＭを得た。
【００３０】このように、本実施例のマスクＲＯＭによ
れば、溝２２の側面にゲート電極２６を形成し、半導体
基板２１の表面に溝２２に沿って形成された第１のＮ＋
領域２３と溝２２の底面に形成された第２のＮ＋領域２
４とをソース領域或いはドレイン領域とすることとした
ので、Ｎ＋領域２３，２４の幅および間隔を低減させる
ことができる。したがって、本実施例によれば、マスク
ＲＯＭを構成するトランジスタのｘ方向（図３（ａ）参
照）のサイズを小さくすることができ、これにより各ト
ランジスタを小形化を図ることができるので、マスクＲ
ＯＭの面積を小さくすることができる。
れば、溝２２の側面にゲート電極２６を形成し、半導体
基板２１の表面に溝２２に沿って形成された第１のＮ＋
領域２３と溝２２の底面に形成された第２のＮ＋領域２
４とをソース領域或いはドレイン領域とすることとした
ので、Ｎ＋領域２３，２４の幅および間隔を低減させる
ことができる。したがって、本実施例によれば、マスク
ＲＯＭを構成するトランジスタのｘ方向（図３（ａ）参
照）のサイズを小さくすることができ、これにより各ト
ランジスタを小形化を図ることができるので、マスクＲ
ＯＭの面積を小さくすることができる。
【００３１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、メモリセルを構成するトランジスタを小形化を図
ることにより小面積化を実現した半導体メモリを提供す
ることができる。
れば、メモリセルを構成するトランジスタを小形化を図
ることにより小面積化を実現した半導体メモリを提供す
ることができる。
【図１】本発明の一実施例に係わる半導体メモリの概略
構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】（ａ）〜（ｄ）ともに、図１に示した半導体メ
モリの製造方法を示す断面工程図である。
モリの製造方法を示す断面工程図である。
【図３】本発明の他の実施例に係わる半導体メモリの概
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
略構成を示すものであり、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図４】（ａ）〜（ｅ）ともに、図３に示した半導体メ
モリの製造方法を示す断面工程図である。
モリの製造方法を示す断面工程図である。
【図５】従来の半導体メモリの一構成例を示すものであ
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図で
ある。
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図で
ある。
１１，２１ ｐ型半導体基板
１２，２２ 溝
１３，２３，２４ Ｎ＋領域
１４，２５ 絶縁膜
１５，２７ ワード線
１６，２８ 層間絶縁膜
１７，２９ 配線層
１８，３０ パッシベーション膜
１９，３１ チャネル領域
２６ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−226071（ＪＰ，Ａ)
特開 平５−110036（ＪＰ，Ａ)
特開 平２−246155（ＪＰ，Ａ)
特開 平１−231365（ＪＰ，Ａ)
特開 昭63−202061（ＪＰ，Ａ)
特開 平５−308135（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 27/112
Claims (2)
- 【請求項１】半導体基板に形成された溝と、 前記半導体基板の表面に形成された帯状の第１のＮ＋領
域と、 前記溝の底面に埋め込み形成された帯状の第２のＮ＋領
域と、 前記半導体基板の表面および前記溝の表面に形成された
酸化膜と、 前記溝の側面の前記酸化膜上に形成されたゲート電極
と、 前記溝と直交し、この溝との交差部において前記ゲート
電極と導通するように、前記半導体基板上に形成された
ワード線と、 を備え、 前記第２のＮ＋領域が前記ゲート電極にセルフアライン
で形成されている、半導体メモリ。 - 【請求項２】半導体基板の表面に第１のＮ＋領域および
溝を形成する工程と、 前記半導体基板の表面および前記溝の表面に酸化膜を形
成する工程と、 前記半導体基板の全面にゲート材料を堆積させた後でエ
ッチバックを施すことによりゲート電極を形成する工程
と、 前記ゲート電極をマスクとしてイオン注入を行うことに
より、前記溝の底面に第２のＮ＋領域を形成する工程
と、 前記半導体基板の全面に導電性材料を堆積させた後でエ
ッチングを施すことによりワード線を形成する工程と、 を備えたことを特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28325893A JP3400044B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28325893A JP3400044B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142610A JPH07142610A (ja) | 1995-06-02 |
| JP3400044B2 true JP3400044B2 (ja) | 2003-04-28 |
Family
ID=17663130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28325893A Expired - Fee Related JP3400044B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400044B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19603810C1 (de) | 1996-02-02 | 1997-08-28 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19609678C2 (de) * | 1996-03-12 | 2003-04-17 | Infineon Technologies Ag | Speicherzellenanordnung mit streifenförmigen, parallel verlaufenden Gräben und vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| KR19980033888A (ko) * | 1996-11-02 | 1998-08-05 | 김영환 | 모스 트랜지스터 및 그의 제조 방법 |
| DE19653107C2 (de) * | 1996-12-19 | 1998-10-08 | Siemens Ag | Verfahren zur Herstellung einer Speicherzellenanordnung |
-
1993
- 1993-11-12 JP JP28325893A patent/JP3400044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142610A (ja) | 1995-06-02 |
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