JP2921653B2 - トレンチ・メモリ構造及びこれの製造方法 - Google Patents
トレンチ・メモリ構造及びこれの製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【産業上の利用分野】本発明は、トレンチ・メモリ構造
及びこれの製造方法に関する。更に具体的にいうなら
ば、本発明は、電気的消去可能プログラマブル読取り専
用メモリ（ＥＥ−ＰＲＯＭ）装置に使用されるタイプの
フローティング・ゲート・メモリ構造及びこれの製造方
法に関する。
及びこれの製造方法に関する。更に具体的にいうなら
ば、本発明は、電気的消去可能プログラマブル読取り専
用メモリ（ＥＥ−ＰＲＯＭ）装置に使用されるタイプの
フローティング・ゲート・メモリ構造及びこれの製造方
法に関する。
【０００２】
【従来の技術】電気的消去可能プログラマブル読取り専
用メモリ（ＥＥ−ＰＲＯＭ）セルは、薄い誘電体を介し
てファウラー・ノルトハイム（Fowler-Nordheim）トン
ネル現象によって実行されるプログラミングおよび消去
と共に、フローティング・ゲート要素および制御ゲート
要素を使用するフラッシュ・メモリ装置である。
用メモリ（ＥＥ−ＰＲＯＭ）セルは、薄い誘電体を介し
てファウラー・ノルトハイム（Fowler-Nordheim）トン
ネル現象によって実行されるプログラミングおよび消去
と共に、フローティング・ゲート要素および制御ゲート
要素を使用するフラッシュ・メモリ装置である。
【０００３】プログラムの消去および読取りの速度、セ
ル・サイズ、動作電圧などのパフォーマンス要因は、Ｅ
ＥＰＲＯＭの設計において重要な考慮事項である。
ル・サイズ、動作電圧などのパフォーマンス要因は、Ｅ
ＥＰＲＯＭの設計において重要な考慮事項である。
【０００４】プログラミングおよび消去のために、チャ
ネルのホット・キャリア注入の代わりにファウラー・ノ
ルトハイム（ＦＮ）トンネル現象を利用すると、電力消
費量が減少し、多数のセルを同時にプログラムできるよ
うになる。
ネルのホット・キャリア注入の代わりにファウラー・ノ
ルトハイム（ＦＮ）トンネル現象を利用すると、電力消
費量が減少し、多数のセルを同時にプログラムできるよ
うになる。
【０００５】ファウラー・ノルトハイム（ＦＮ）トンネ
ル現象によるＥＥＰＲＯＭセルは、１９９１年９月３日
発行の、"METHOD OF MAKING A PLEATED FLOATING GATE
TRENCH EPROM"と題する、エスキベル（Esquivel）他の
米国特許第５０４５４９０号明細書に記載されている。
この発明は、容量性結合を増強したＥＥＰＲＯＭ装置
と、ＥＥＰＲＯＭを製作する方法を教示している。トレ
ンチ付きのメモリ・セルはそれぞれ、制御ゲートとの結
合比を高めるためにひだ状のフローティング・ゲートを
備える。その結果として、所与のプログラミング電圧に
対して、速いプログラミング速度と改善されたセル密度
を得ることができる。トレンチの壁に沿ってビット線を
形成する結果、所与のセル密度でのビット線の抵抗率が
低くなる。
ル現象によるＥＥＰＲＯＭセルは、１９９１年９月３日
発行の、"METHOD OF MAKING A PLEATED FLOATING GATE
TRENCH EPROM"と題する、エスキベル（Esquivel）他の
米国特許第５０４５４９０号明細書に記載されている。
この発明は、容量性結合を増強したＥＥＰＲＯＭ装置
と、ＥＥＰＲＯＭを製作する方法を教示している。トレ
ンチ付きのメモリ・セルはそれぞれ、制御ゲートとの結
合比を高めるためにひだ状のフローティング・ゲートを
備える。その結果として、所与のプログラミング電圧に
対して、速いプログラミング速度と改善されたセル密度
を得ることができる。トレンチの壁に沿ってビット線を
形成する結果、所与のセル密度でのビット線の抵抗率が
低くなる。
【０００６】１９９１年１２月１０日発行の、"VERTICA
L MEMORY CELL ARRAY AND METHOD OF FABRICATION"と題
する、モル（Moru）による米国特許第５０７１７８２号
明細書は、セル面積およびチャネル長を減少させて製作
できる縦型ゲート・メモリ・セル構造を使用した垂直メ
モリ・セルＥＥＰＲＯＭアレイを開示している。垂直メ
モリ・セルのメモリ・アレイは、ドレイン・ビット線を
ソース・グランド線の上にして垂直方向に積層され、そ
の間でチャネル層を画定する、多数の埋込み層の行を含
む。各ビット線行において、選択された構造のトレンチ
が、ドレイン・ビット線とチャネル層を貫通し、少なく
とも部分的にソース・グランド線内に延びるように形成
され、それにより対応するソース領域、ドレイン領域お
よびチャネル領域を各トレンチに隣接して画定する。ア
レイは、無接触、半接触または全接触とすることがで
き、セル面積が増えるかわりにアクセス時間が減少す
る。
L MEMORY CELL ARRAY AND METHOD OF FABRICATION"と題
する、モル（Moru）による米国特許第５０７１７８２号
明細書は、セル面積およびチャネル長を減少させて製作
できる縦型ゲート・メモリ・セル構造を使用した垂直メ
モリ・セルＥＥＰＲＯＭアレイを開示している。垂直メ
モリ・セルのメモリ・アレイは、ドレイン・ビット線を
ソース・グランド線の上にして垂直方向に積層され、そ
の間でチャネル層を画定する、多数の埋込み層の行を含
む。各ビット線行において、選択された構造のトレンチ
が、ドレイン・ビット線とチャネル層を貫通し、少なく
とも部分的にソース・グランド線内に延びるように形成
され、それにより対応するソース領域、ドレイン領域お
よびチャネル領域を各トレンチに隣接して画定する。ア
レイは、無接触、半接触または全接触とすることがで
き、セル面積が増えるかわりにアクセス時間が減少す
る。
【０００７】１９９１年１０月１５日発行の、"METHOD
OF MAKING AN EEPROM WITH INPROVED CAPACITIVE COUPL
ING BETWEEN CONTROL GATE AND FLOATING GATE"と題す
る、ギル（Gill）他の米国特許第５０５７４４６号明細
書は、第１の導体、第２の導体および第３の導体を含
み、改善された容量性結合を備えた集積回路を記載して
いる。第２の導体と第３の導体はそれぞれ隣接して配置
され、絶縁体領域によって分離されている。第１の導体
は第３の導体と接触し、第３の導体の一部分を横切って
延びる。第１と第３の導体は絶縁領域によって分離され
る。第１の導体と第２の導体に印加される電圧は、第３
の導体に容量的に結合される。
OF MAKING AN EEPROM WITH INPROVED CAPACITIVE COUPL
ING BETWEEN CONTROL GATE AND FLOATING GATE"と題す
る、ギル（Gill）他の米国特許第５０５７４４６号明細
書は、第１の導体、第２の導体および第３の導体を含
み、改善された容量性結合を備えた集積回路を記載して
いる。第２の導体と第３の導体はそれぞれ隣接して配置
され、絶縁体領域によって分離されている。第１の導体
は第３の導体と接触し、第３の導体の一部分を横切って
延びる。第１と第３の導体は絶縁領域によって分離され
る。第１の導体と第２の導体に印加される電圧は、第３
の導体に容量的に結合される。
【０００８】１９９１年１０月８日発行の、"DRAM MEMO
RY CELL HAVING A HORIZONTAL SOITRANSFER DEVICE DIS
POSED OVER A BURIED STORAGE NODE AND FABRICATION M
ETHODS THEREFOR"と題する、ベイルシュタイン（Beilst
ein）ジュニア他の米国特許第５０５５８９８号明細書
は、基板と、少なくとも一部分がその基板内に形成さ
れ、その基板から誘電絶縁された複数のトレンチ・キャ
パシタとを含む半導体メモリ・セル、ならびにその製造
方法を開示している。ＳＯＩ（シリコン・オン・インシ
ュレータ）領域は、絶縁体上に横たわるシリコン層を含
む。シリコン層は、複数の能動デバイス領域に区別さ
れ、その各々が１つの導電性領域上に配置される。各能
動デバイス領域は、アクセス・トランジスタのゲート・
ノードを形成するために、上にある第１の電極またはワ
ード線に結合され、アクセス・トランジスタのソース・
ノードを形成するために、第２の電極またはビット線に
結合され、アクセス・トランジスタのドレイン・ノード
を形成するために、下にあるトレンチ・キャパシタに結
合される。ワード線は、対向する１対の電気絶縁性の垂
直な側壁を含み、各アクセス・トランジスタのソース・
ノードとドレイン・ノードはそれぞれ、一方の垂直な側
壁上に配置された電気導体からなる。さらに、このメモ
リ・セルのアレイは、能動デバイス領域を基板に結合し
てフローティング・基板効果を減少または排除する構造
を含む。
RY CELL HAVING A HORIZONTAL SOITRANSFER DEVICE DIS
POSED OVER A BURIED STORAGE NODE AND FABRICATION M
ETHODS THEREFOR"と題する、ベイルシュタイン（Beilst
ein）ジュニア他の米国特許第５０５５８９８号明細書
は、基板と、少なくとも一部分がその基板内に形成さ
れ、その基板から誘電絶縁された複数のトレンチ・キャ
パシタとを含む半導体メモリ・セル、ならびにその製造
方法を開示している。ＳＯＩ（シリコン・オン・インシ
ュレータ）領域は、絶縁体上に横たわるシリコン層を含
む。シリコン層は、複数の能動デバイス領域に区別さ
れ、その各々が１つの導電性領域上に配置される。各能
動デバイス領域は、アクセス・トランジスタのゲート・
ノードを形成するために、上にある第１の電極またはワ
ード線に結合され、アクセス・トランジスタのソース・
ノードを形成するために、第２の電極またはビット線に
結合され、アクセス・トランジスタのドレイン・ノード
を形成するために、下にあるトレンチ・キャパシタに結
合される。ワード線は、対向する１対の電気絶縁性の垂
直な側壁を含み、各アクセス・トランジスタのソース・
ノードとドレイン・ノードはそれぞれ、一方の垂直な側
壁上に配置された電気導体からなる。さらに、このメモ
リ・セルのアレイは、能動デバイス領域を基板に結合し
てフローティング・基板効果を減少または排除する構造
を含む。
【０００９】１９９１年９月１７発行の、"MEMORY CELL
STRUCTURE OF SEMICONDUCTOR MEMORY DEVICE"と題す
る、ヨシダ（Yoshida）他の米国特許第５０４９９５６
号明細書は、ドレイン領域、チャネル領域およびソース
領域が、半導体基板の表面に垂直な方向に形成された、
ＥＰＲＯＭのメモリを開示している。トレンチが提供さ
れ、そのトレンチはドレイン領域とチャネル領域を貫通
してソース領域に達する。フローティング・ゲートと制
御ゲートが、トレンチ内に、半導体基板の表面に垂直な
方向に形成される。
STRUCTURE OF SEMICONDUCTOR MEMORY DEVICE"と題す
る、ヨシダ（Yoshida）他の米国特許第５０４９９５６
号明細書は、ドレイン領域、チャネル領域およびソース
領域が、半導体基板の表面に垂直な方向に形成された、
ＥＰＲＯＭのメモリを開示している。トレンチが提供さ
れ、そのトレンチはドレイン領域とチャネル領域を貫通
してソース領域に達する。フローティング・ゲートと制
御ゲートが、トレンチ内に、半導体基板の表面に垂直な
方向に形成される。
【００１０】１９９１年１２月３１日発行の、"METHOD
OF MAKING STACKED CAPACITOR DRAMCELLS"と題する、キ
ム（Kim）他の米国特許第５０７７２３２号明細書は、
半導体基板内にトレンチを形成する段階を含む、スタッ
ク／トレンチ併用型のキャパシタを製造する方法を教示
している。第１の電極として使われる導体層と、誘電膜
と、第２の電極として使われるもう１つの導体層とを、
トレンチ内に次々に連続的に付着する。次いで、２つの
導体層と間に挟まれた誘電膜をエッチングして、キャパ
シタ・パターンを形成する。キャパシタ・パターンの縁
に沿って絶縁層を形成し、構造全体の上に第３の導体層
を形成する。
OF MAKING STACKED CAPACITOR DRAMCELLS"と題する、キ
ム（Kim）他の米国特許第５０７７２３２号明細書は、
半導体基板内にトレンチを形成する段階を含む、スタッ
ク／トレンチ併用型のキャパシタを製造する方法を教示
している。第１の電極として使われる導体層と、誘電膜
と、第２の電極として使われるもう１つの導体層とを、
トレンチ内に次々に連続的に付着する。次いで、２つの
導体層と間に挟まれた誘電膜をエッチングして、キャパ
シタ・パターンを形成する。キャパシタ・パターンの縁
に沿って絶縁層を形成し、構造全体の上に第３の導体層
を形成する。
【００１１】１９９２年１月２８日発行の、"SEMICONDU
CTOR NONVOLATILE MEMORY"と題する、ナカニシ（Nakani
shi）の特公平０４−２５０７７号明細書は、フラッシ
ュ型のＥＥＰＲＯＭメモリ・セルの半導体基板上に形成
された薄い絶縁膜を開示しており、その膜を通してＰ型
の半導体素子領域が形成されている。Ｎ＋型のソース領
域およびドレイン領域が、その間に同領域を保持するよ
うに膜を貫通して設けられる。さらに、その領域上に、
薄いシリコン酸化物膜のゲート絶縁膜が形成される。そ
の膜を貫通して、多結晶シリコンからなるフローティン
グ・ゲート電極が設けられる。半導体基板としてＳＯＩ
基板が使われるので、各メモリ・セルにおいて半導体素
子形成領域が電気的に独立してフローティングし、これ
により基板電流が阻止される。
CTOR NONVOLATILE MEMORY"と題する、ナカニシ（Nakani
shi）の特公平０４−２５０７７号明細書は、フラッシ
ュ型のＥＥＰＲＯＭメモリ・セルの半導体基板上に形成
された薄い絶縁膜を開示しており、その膜を通してＰ型
の半導体素子領域が形成されている。Ｎ＋型のソース領
域およびドレイン領域が、その間に同領域を保持するよ
うに膜を貫通して設けられる。さらに、その領域上に、
薄いシリコン酸化物膜のゲート絶縁膜が形成される。そ
の膜を貫通して、多結晶シリコンからなるフローティン
グ・ゲート電極が設けられる。半導体基板としてＳＯＩ
基板が使われるので、各メモリ・セルにおいて半導体素
子形成領域が電気的に独立してフローティングし、これ
により基板電流が阻止される。
【００１２】ＦＮトンネル現象によるＥＥＰＲＯＭは、
一般に、制御ゲートとフローティング・ゲートの間の酸
化物を横切る電子を加速するために、高い電圧、したが
って大きな電源電圧または高い結合係数を必要とする。
高い結合係数は、制御ゲートとフローティング・ゲート
の間に配置された酸化物の厚さを減らすか、あるいはフ
ローティング・ゲートとフィールド酸化物の間の重複領
域を増やすことによって達成できる。しかし、制御ゲー
トとフローティング・ゲートの間の酸化物の厚さを減ら
すとＥＥＰＲＯＭセルの記憶時間が減少し、フローティ
ング・ゲートとフィールド酸化物の間の重複領域を増や
すとセル・サイズが大きくなる。最後に、ＦＮトンネル
現象の領域を増やすとプログラム速度および消去速度が
改善できるが、これでもセル・サイズが大きくなる。
一般に、制御ゲートとフローティング・ゲートの間の酸
化物を横切る電子を加速するために、高い電圧、したが
って大きな電源電圧または高い結合係数を必要とする。
高い結合係数は、制御ゲートとフローティング・ゲート
の間に配置された酸化物の厚さを減らすか、あるいはフ
ローティング・ゲートとフィールド酸化物の間の重複領
域を増やすことによって達成できる。しかし、制御ゲー
トとフローティング・ゲートの間の酸化物の厚さを減ら
すとＥＥＰＲＯＭセルの記憶時間が減少し、フローティ
ング・ゲートとフィールド酸化物の間の重複領域を増や
すとセル・サイズが大きくなる。最後に、ＦＮトンネル
現象の領域を増やすとプログラム速度および消去速度が
改善できるが、これでもセル・サイズが大きくなる。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、セル・サイズを大きくせずに、高いプログラム
速度と消去速度を示す改良型のＥＥＰＲＯＭセル構造
と、その製造方法を提供することである。
目的は、セル・サイズを大きくせずに、高いプログラム
速度と消去速度を示す改良型のＥＥＰＲＯＭセル構造
と、その製造方法を提供することである。
【００１４】本発明のもう１つの目的は、セル・サイズ
を大きくせずに、高い結合係数を示し低い動作電圧しか
必要としない改良型のＥＥＰＲＯＭセル構造と、その製
造方法を提供することである。
を大きくせずに、高い結合係数を示し低い動作電圧しか
必要としない改良型のＥＥＰＲＯＭセル構造と、その製
造方法を提供することである。
【００１５】本発明のもう１つの目的は、小さいセル・
サイズと高い密度を示す改良型のＥＥＰＲＯＭセル構造
と、その製造方法を提供することである。
サイズと高い密度を示す改良型のＥＥＰＲＯＭセル構造
と、その製造方法を提供することである。
【００１６】本発明のもう１つの目的は、デュアル・チ
ャネルを備えたセルを有する改良型のＥＥＰＲＯＭセル
構造を提供することである。
ャネルを備えたセルを有する改良型のＥＥＰＲＯＭセル
構造を提供することである。
【００１７】
【課題を解決するための手段】本発明のトレンチ・メモ
リ構造の製造方法は、（工程１）絶縁物層及び該絶縁物
層上に形成されたシリコン層を含むＳＯＩ（シリコン・
オン・インシュレータ）基板のシリコン層上に二酸化シ
リコン層を付着する工程と、（工程２）二酸化シリコン
層上に窒化物層を付着する工程と、（工程３）シリコン
層の表面を部分的に露出するように窒化物層及び二酸化
シリコン層を選択的に除去する工程と、（工程４）露出
されたシリコン層に、４つの垂直壁を有するトレンチを
形成する工程と、（工程５）４つの側壁に酸化物層を成
長させる工程と、（工程６）フローティング・ゲートと
して働く、ドープされた第１多結晶シリコン層を酸化物
層に重ねて形成する工程と、（工程７）第１多結晶シリ
コン層に重ねて絶縁材料層を付着し、そしてトレンチの
４つの垂直壁のうち互いに対向する２つの垂直壁を有す
るシリコン層の２つの部分をそれぞれソース領域及びド
レイン領域として規定し、該ソース領域及びドレイン領
域を結ぶ方向に沿って延びそしてワード線として働く第
２多結晶シリコン層を絶縁材料層に重ねて形成する工程
とを含む。工程４で形成されるトレンチが、工程３にお
ける、シリコン層の表面を部分的に露出する窒化物層及
び二酸化シリコン層をマスクとして使用することにより
形成されることを特徴とする。工程３は、窒化物層上に
フォトレジスト・エッチング・マスクを形成する工程
と、該フォトレジスト・エッチング・マスクを介して、
シリコン層の表面を部分的に露出するように窒化物層及
び二酸化シリコン層を除去する工程とを含むことを特徴
とする。フォトレジスト・エッチング・マスクを除去し
た後に、シリコン層の表面を部分的に露出する窒化物層
及び二酸化シリコン層をマスクとして使用することによ
り工程４のトレンチがシリコン層に形成されることを特
徴とする。
リ構造の製造方法は、（工程１）絶縁物層及び該絶縁物
層上に形成されたシリコン層を含むＳＯＩ（シリコン・
オン・インシュレータ）基板のシリコン層上に二酸化シ
リコン層を付着する工程と、（工程２）二酸化シリコン
層上に窒化物層を付着する工程と、（工程３）シリコン
層の表面を部分的に露出するように窒化物層及び二酸化
シリコン層を選択的に除去する工程と、（工程４）露出
されたシリコン層に、４つの垂直壁を有するトレンチを
形成する工程と、（工程５）４つの側壁に酸化物層を成
長させる工程と、（工程６）フローティング・ゲートと
して働く、ドープされた第１多結晶シリコン層を酸化物
層に重ねて形成する工程と、（工程７）第１多結晶シリ
コン層に重ねて絶縁材料層を付着し、そしてトレンチの
４つの垂直壁のうち互いに対向する２つの垂直壁を有す
るシリコン層の２つの部分をそれぞれソース領域及びド
レイン領域として規定し、該ソース領域及びドレイン領
域を結ぶ方向に沿って延びそしてワード線として働く第
２多結晶シリコン層を絶縁材料層に重ねて形成する工程
とを含む。工程４で形成されるトレンチが、工程３にお
ける、シリコン層の表面を部分的に露出する窒化物層及
び二酸化シリコン層をマスクとして使用することにより
形成されることを特徴とする。工程３は、窒化物層上に
フォトレジスト・エッチング・マスクを形成する工程
と、該フォトレジスト・エッチング・マスクを介して、
シリコン層の表面を部分的に露出するように窒化物層及
び二酸化シリコン層を除去する工程とを含むことを特徴
とする。フォトレジスト・エッチング・マスクを除去し
た後に、シリコン層の表面を部分的に露出する窒化物層
及び二酸化シリコン層をマスクとして使用することによ
り工程４のトレンチがシリコン層に形成されることを特
徴とする。
【００１８】本発明のトレンチ・メモリ構造は、絶縁物
層及び該絶縁物層の上に設けられたシリコン層と、行列
状の複数箇所で絶縁物層の表面を部分的に露出するよう
に、シリコン層に設けられそしてそれぞれが４つの垂直
壁を有する複数個のトレンチと、トレンチの４つの垂直
壁のうち１つの垂直壁を有するシリコン層の１つの部分
のソース領域と、１つの垂直壁に対向する他の垂直壁を
有するシリコン層の他の部分のドレイン領域と、４つの
垂直壁に重ねて設けられた酸化物層と、該酸化物層に重
ねて設けられフローティング・ゲートとして働く、ドー
プされた第１多結晶シリコン層と、該第１多結晶シリコ
ン層に重ねて設けられた絶縁材料層と、ソース領域及び
ドレイン領域を結ぶ方向に沿って延びるように絶縁材料
層に重ねて設けられ、ワード線として働く第２多結晶シ
リコン層とを含む。
層及び該絶縁物層の上に設けられたシリコン層と、行列
状の複数箇所で絶縁物層の表面を部分的に露出するよう
に、シリコン層に設けられそしてそれぞれが４つの垂直
壁を有する複数個のトレンチと、トレンチの４つの垂直
壁のうち１つの垂直壁を有するシリコン層の１つの部分
のソース領域と、１つの垂直壁に対向する他の垂直壁を
有するシリコン層の他の部分のドレイン領域と、４つの
垂直壁に重ねて設けられた酸化物層と、該酸化物層に重
ねて設けられフローティング・ゲートとして働く、ドー
プされた第１多結晶シリコン層と、該第１多結晶シリコ
ン層に重ねて設けられた絶縁材料層と、ソース領域及び
ドレイン領域を結ぶ方向に沿って延びるように絶縁材料
層に重ねて設けられ、ワード線として働く第２多結晶シ
リコン層とを含む。
【００１９】
【実施例】図１を参照すると、ＥＥＰＲＯＭアレイの平
面図が示されている。ＡＡ'、ＢＢ'およびＣＣ'による
断面が、それぞれ図２、３および４に示されている。
面図が示されている。ＡＡ'、ＢＢ'およびＣＣ'による
断面が、それぞれ図２、３および４に示されている。
【００２０】本発明の方法の製造の諸段階を、図５ない
し図１１に関して説明する。図５において、処理は、二
酸化シリコン層１０とシリコン層１２を含むＳＯＩ構造
から始まる。ＳＯＩ構造は、酸素をシリコン層１２に注
入する（Ｓ１ＭＯＸ処理として知られる）か、またはボ
ンドＳＯＩによって作成できる。たとえばＬＰＣＶＤに
よって、層１２の上に、厚さがたとえば１０ｎｍの二酸
化シリコン層１４を付着させ、酸化物層１４の上に、厚
さがたとえば２０ｎｍの窒化物層１６を付着させる。次
に、フォトレジスト層１８を窒化物層１６の上に置く。
フォトレジスト１８を、従来のフォトリソグラフィ露光
と除去処理によってパターン付けし、エッチング・マス
クとして使用する。この構造を、図６に示すように、酸
化物１４と窒化物１６の選択された部分をシリコン層１
２の表面まで除去するようにエッチングする。
し図１１に関して説明する。図５において、処理は、二
酸化シリコン層１０とシリコン層１２を含むＳＯＩ構造
から始まる。ＳＯＩ構造は、酸素をシリコン層１２に注
入する（Ｓ１ＭＯＸ処理として知られる）か、またはボ
ンドＳＯＩによって作成できる。たとえばＬＰＣＶＤに
よって、層１２の上に、厚さがたとえば１０ｎｍの二酸
化シリコン層１４を付着させ、酸化物層１４の上に、厚
さがたとえば２０ｎｍの窒化物層１６を付着させる。次
に、フォトレジスト層１８を窒化物層１６の上に置く。
フォトレジスト１８を、従来のフォトリソグラフィ露光
と除去処理によってパターン付けし、エッチング・マス
クとして使用する。この構造を、図６に示すように、酸
化物１４と窒化物１６の選択された部分をシリコン層１
２の表面まで除去するようにエッチングする。
【００２１】次に、フォトレジスト材料１８を除去し、
残りの窒化物／酸化物層１６、１４をマスクとして使っ
てシリコン層１２をエッチングする。ここで従来技術の
処理では、エッチングされた孔を絶縁性酸化物で充填す
る。その代わりに、本発明では、図７に示すように、そ
の孔の４つのすべての側面にたとえば厚さ７ｎｍの酸化
物２０を成長させてゲート酸化物を形成する。酸化物２
０は、８５０℃の炉内または１０００℃のＲＴＡによっ
て形成できる。トレンチは、図１、図２，図４，図６及
び図１１から明らかなように、行列状の複数の箇所で絶
縁物層即ち二酸化シリコン層１０の表面を部分的に露出
するようにシリコン層１２に設けられている。
残りの窒化物／酸化物層１６、１４をマスクとして使っ
てシリコン層１２をエッチングする。ここで従来技術の
処理では、エッチングされた孔を絶縁性酸化物で充填す
る。その代わりに、本発明では、図７に示すように、そ
の孔の４つのすべての側面にたとえば厚さ７ｎｍの酸化
物２０を成長させてゲート酸化物を形成する。酸化物２
０は、８５０℃の炉内または１０００℃のＲＴＡによっ
て形成できる。トレンチは、図１、図２，図４，図６及
び図１１から明らかなように、行列状の複数の箇所で絶
縁物層即ち二酸化シリコン層１０の表面を部分的に露出
するようにシリコン層１２に設けられている。
【００２２】こうして、セルが絶縁領域に埋め込まれ
る。これは、メモリ・セルとしてもソースとドレインの
間の絶縁としても働く。これは、高い密度を実現する重
要な特徴である。
る。これは、メモリ・セルとしてもソースとドレインの
間の絶縁としても働く。これは、高い密度を実現する重
要な特徴である。
【００２３】厚さがたとえば１５００オングストローム
の薄い多結晶シリコン層２２を、図８に示すように構造
上に付着させ、ドープしてフローティング・ゲートを形
成する。
の薄い多結晶シリコン層２２を、図８に示すように構造
上に付着させ、ドープしてフローティング・ゲートを形
成する。
【００２４】この構造を、図９に示すように窒化物１６
の表面まで研磨し、その構造上に、図１０に示すよう
に、たとえば５ｎｍのＳｉＯ2と１０ｎｍのＳｉ3Ｎ4と
５ｎｍのＳｉＯ2の酸化物／窒化物／酸化物（ＯＮＯ）
層２４を付着させる。孔またはトレンチは、フローティ
ング・ゲート２２と自己整合することに留意されたい。
の表面まで研磨し、その構造上に、図１０に示すよう
に、たとえば５ｎｍのＳｉＯ2と１０ｎｍのＳｉ3Ｎ4と
５ｎｍのＳｉＯ2の酸化物／窒化物／酸化物（ＯＮＯ）
層２４を付着させる。孔またはトレンチは、フローティ
ング・ゲート２２と自己整合することに留意されたい。
【００２５】次に、ＯＮＯ層２４の上に、マスクを使っ
てたとえば厚さ１５００オングストロームの多結晶シリ
コン層２６を付着させて、図２に示したようなワード線
を形成する。当技術分野で周知の通常の電圧源を図２の
構造に接続して、ＥＥＰＲＯＭを形成する。電圧がワー
ド線２６に印加されると、シリコン１２の垂直な側面の
うちチャネルを形成する側面に沿って活性領域が作成さ
れる。
てたとえば厚さ１５００オングストロームの多結晶シリ
コン層２６を付着させて、図２に示したようなワード線
を形成する。当技術分野で周知の通常の電圧源を図２の
構造に接続して、ＥＥＰＲＯＭを形成する。電圧がワー
ド線２６に印加されると、シリコン１２の垂直な側面の
うちチャネルを形成する側面に沿って活性領域が作成さ
れる。
【００２６】図１１は、関連する活性領域を有する１つ
のセル内のチャネル１とチャネル２（すなわち、デュア
ル・チャネル）を示す、図２の一部分の詳細図である。
その重要な特徴は、チャネル１とチャネル２が対称形
で、同じセルに属していることである。その結果、電流
が２倍になる。つまり、両方のチャネルが、従来技術で
は通常絶縁性酸化物で充填され、その結果、チャネルが
１つだけであったトレンチの内側で折り重ねられた同一
のフローティング・ゲート２２によって作成されるの
で、読取り時間（アクセス時間）とプログラム時間が半
分に削減される。
のセル内のチャネル１とチャネル２（すなわち、デュア
ル・チャネル）を示す、図２の一部分の詳細図である。
その重要な特徴は、チャネル１とチャネル２が対称形
で、同じセルに属していることである。その結果、電流
が２倍になる。つまり、両方のチャネルが、従来技術で
は通常絶縁性酸化物で充填され、その結果、チャネルが
１つだけであったトレンチの内側で折り重ねられた同一
のフローティング・ゲート２２によって作成されるの
で、読取り時間（アクセス時間）とプログラム時間が半
分に削減される。
【００２７】次に図３を参照すると、チャネルによって
分離されたシリコン材料１２内に形成されたソース要素
とドレイン要素の配列を示す、断面ＢＢ'による構造の
図が示されている。図４には、シリコン１２内のソース
要素およびドレイン要素（ビット線）と、トレンチ内で
折り重ねられたフローティング・ゲート２２および制御
ゲート２６（ワード線）と、デュアル・チャネルを可能
にするトレンチの壁面上のゲート酸化物絶縁体２０とを
示す断面ＣＣ'が示されている。これら２つの壁（ソー
スとドレイン）上の酸化物は、絶縁体として働く。他の
２つの壁（チャネルに接合）上では、ゲート酸化物とし
て働く。
分離されたシリコン材料１２内に形成されたソース要素
とドレイン要素の配列を示す、断面ＢＢ'による構造の
図が示されている。図４には、シリコン１２内のソース
要素およびドレイン要素（ビット線）と、トレンチ内で
折り重ねられたフローティング・ゲート２２および制御
ゲート２６（ワード線）と、デュアル・チャネルを可能
にするトレンチの壁面上のゲート酸化物絶縁体２０とを
示す断面ＣＣ'が示されている。これら２つの壁（ソー
スとドレイン）上の酸化物は、絶縁体として働く。他の
２つの壁（チャネルに接合）上では、ゲート酸化物とし
て働く。
【００２８】本発明は、図示したように、トレンチの４
つの側面の酸化物によって絶縁を提供し、同時にフロー
ティング・ゲート２２と制御ゲート（ワード線）２６用
の空間も提供する。図１１に示したトランジスタ構造に
おいて、ソース要素とドレイン要素（ビット線）の電圧
差は、チャネル全体を一杯にしないソースからドレイン
への電流の流れ（図平面に垂直）を生じさせる。トラン
ジスタがオンのとき、どちらの活性領域も、フローティ
ング・ゲートが１つのために対称形なのでオンであり、
トレンチの壁面上の酸化物は短絡を防ぐ絶縁体を提供す
る。
つの側面の酸化物によって絶縁を提供し、同時にフロー
ティング・ゲート２２と制御ゲート（ワード線）２６用
の空間も提供する。図１１に示したトランジスタ構造に
おいて、ソース要素とドレイン要素（ビット線）の電圧
差は、チャネル全体を一杯にしないソースからドレイン
への電流の流れ（図平面に垂直）を生じさせる。トラン
ジスタがオンのとき、どちらの活性領域も、フローティ
ング・ゲートが１つのために対称形なのでオンであり、
トレンチの壁面上の酸化物は短絡を防ぐ絶縁体を提供す
る。
【００２９】以上、デュアル・チャネルとトレンチの内
側で折り重ねられたフローティング・ゲートおよび制御
ゲートとを有する、ＥＥＰＲＯＭセルの新しい構造と新
規な製造方法について述べた。その重要な特徴は、セル
がＳＯＩ膜上に作成されるため、フローティング・ゲー
トの底部が酸化物と合わされて高い結合係数を与えるこ
とである。トレンチの内側では、フローティング・ゲー
トが２つの側壁上の導電性チャネルにそれぞれ接合され
る。他の２つの側壁では、フローティング・ゲートがソ
ース要素およびドレイン要素（ビット線）に接合され
る。これらの２つの側壁は、ソース／ドレイン間のＦＮ
トンネル現象の注入領域、およびフローティング・ゲー
トまたはビット線間の絶縁領域として使用できる。
側で折り重ねられたフローティング・ゲートおよび制御
ゲートとを有する、ＥＥＰＲＯＭセルの新しい構造と新
規な製造方法について述べた。その重要な特徴は、セル
がＳＯＩ膜上に作成されるため、フローティング・ゲー
トの底部が酸化物と合わされて高い結合係数を与えるこ
とである。トレンチの内側では、フローティング・ゲー
トが２つの側壁上の導電性チャネルにそれぞれ接合され
る。他の２つの側壁では、フローティング・ゲートがソ
ース要素およびドレイン要素（ビット線）に接合され
る。これらの２つの側壁は、ソース／ドレイン間のＦＮ
トンネル現象の注入領域、およびフローティング・ゲー
トまたはビット線間の絶縁領域として使用できる。
【００３０】ここに提案するセルは、以下の新規な特徴
によって上記の問題を克服する。まず、高いプログラム
／消去速度と高い読取り速度を特徴とする。ＦＮトンネ
ル現象（プログラムと消去）がソースおよびドレインに
接する２つのトレンチ側壁で生じるので、セル・サイズ
を一定にしたままでトレンチの深さを増すことによっ
て、プログラム／読取り／消去の速度を高めることがで
きる。チャネルのホット・キャリア注入がプログラム機
構として使用される場合でも、チャネル領域（デュアル
・チャネル）に接する２つのトレンチ側壁からキャリア
が注入できるので、速度が改善される。
によって上記の問題を克服する。まず、高いプログラム
／消去速度と高い読取り速度を特徴とする。ＦＮトンネ
ル現象（プログラムと消去）がソースおよびドレインに
接する２つのトレンチ側壁で生じるので、セル・サイズ
を一定にしたままでトレンチの深さを増すことによっ
て、プログラム／読取り／消去の速度を高めることがで
きる。チャネルのホット・キャリア注入がプログラム機
構として使用される場合でも、チャネル領域（デュアル
・チャネル）に接する２つのトレンチ側壁からキャリア
が注入できるので、速度が改善される。
【００３１】次に、高い結合係数と低い動作電圧という
特徴がある。フローティング・ゲートの底部が絶縁性酸
化物と接合されるので、サイズが一定の場合、単にトレ
ンチのサイズ（面積）を増すだけで、制御ゲートとフロ
ーティング・ゲートの間の結合係数を増大させることが
できる。結合係数が高くなった結果、電源電圧を低くす
ることができる。
特徴がある。フローティング・ゲートの底部が絶縁性酸
化物と接合されるので、サイズが一定の場合、単にトレ
ンチのサイズ（面積）を増すだけで、制御ゲートとフロ
ーティング・ゲートの間の結合係数を増大させることが
できる。結合係数が高くなった結果、電源電圧を低くす
ることができる。
【００３２】次に、セル・サイズが小さいという特徴が
ある。トレンチ中に制御ゲートとフローティング・ゲー
トを折り重ねることによって、高い密度が達成される。
また、フローティング・ゲートは、機械的および化学的
研磨工程によって画定されるので、トレンチに自己整合
される。さらに、高密度のセルを形成するために、従来
のソース／ドレイン絶縁領域（トレンチ）が代わりに使
用された。本発明は、フローティング・ゲートに記憶さ
れた情報を読み取る間に、フローティング・ゲートが側
壁の両方のチャネル上でオンになるため、約２倍の電流
が検出できるので、アクセス時間が速くなるという特徴
を提供する。これは、アクセス時間が短くなることを意
味する。
ある。トレンチ中に制御ゲートとフローティング・ゲー
トを折り重ねることによって、高い密度が達成される。
また、フローティング・ゲートは、機械的および化学的
研磨工程によって画定されるので、トレンチに自己整合
される。さらに、高密度のセルを形成するために、従来
のソース／ドレイン絶縁領域（トレンチ）が代わりに使
用された。本発明は、フローティング・ゲートに記憶さ
れた情報を読み取る間に、フローティング・ゲートが側
壁の両方のチャネル上でオンになるため、約２倍の電流
が検出できるので、アクセス時間が速くなるという特徴
を提供する。これは、アクセス時間が短くなることを意
味する。
【００３３】上記のＥＥＰＲＯＭ構造は、ＦＮトンネル
現象がプログラムおよび消去に利用されるとき、重要な
利点を提供するが、本発明は、チャネルのホット・キャ
リア注入と共に使用することもできる。
現象がプログラムおよび消去に利用されるとき、重要な
利点を提供するが、本発明は、チャネルのホット・キャ
リア注入と共に使用することもできる。
【００３４】本発明をその好ましい実施例に関して示し
説明したが、本発明の範囲および趣旨から逸脱すること
なく形態および詳細の変更を行えることは当業者には理
解されよう。
説明したが、本発明の範囲および趣旨から逸脱すること
なく形態および詳細の変更を行えることは当業者には理
解されよう。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３６】（１）デュアル・チャネルを有するメモリ
・セルを含むトレンチ・メモリ構造の製造方法であっ
て、ＳＯＩ（シリコン・オン・インシュレータ）基板の
シリコン層の選択部分を除去しトレンチを形成し、前記
除去によって除かれなかった前記シリコン層の残りの部
分が、前記トレンチのいずれかの側面にソース領域およ
びドレイン領域を提供する段階１と、前記シリコン層の
残りの部分の垂直な側面に酸化物を成長させて、ゲート
酸化物領域を提供する段階２と、前記トレンチの上に、
ドープされた多結晶シリコン層を形成して、前記トレン
チ内にフローティング・ゲート領域を提供する段階３
と、前記ドープされた多結晶シリコン層の上に絶縁性材
料層を付着し、前記絶縁性材料層の上に多結晶シリコン
層を付着して、ワード線領域を提供する段階４とを含む
製造方法。 （２）前記段階１が、前記ＳＯＩ基板のシリコン層上に
絶縁性材料層を付着する段階１Ａと、段階１Ａで前記Ｓ
ＩＯ基板上に付着された前記絶縁性材料層の選択部分を
除去する段階１Ｂと、前記ＳＯＩ層の前記選択部分を除
去し、段階１Ｂで前記絶縁性材料層の前記選択部分が除
去された領域に前記トレンチを形成する段階１Ｃとを含
むことを特徴とする、上記（１）に記載のトレンチ・メ
モリ構造の製造方法。 （３）段階１Ａで付着された前記絶縁性材料層が、前記
ＳＯＩ基板上に設けられた二酸化シリコン層と、前記二
酸化シリコン層上に設けられた窒化物層とを含むことを
特徴とする、上記（２）に記載のトレンチ・メモリ構造
の製造方法。 （４）前記段階１Ｂが、前記窒化物層上にフォトレジス
ト・エッチ・マスク・パターンを形成する段階と、前記
パターン付きフォトレジスト・エッチ・マスクを介して
前記窒化物層および二酸化シリコン層の前記選択部分を
エッチング除去する段階とを含むことを特徴とする、上
記（３）に記載のトレンチ・メモリ構造の製造方法。 （５）前記段階１Ｃが、前記パターン付きフォトレジス
ト・エッチ・マスクを除去する段階と、前記窒化物層お
よび二酸化シリコン層の前記残りの部分をエッチ・マス
クとして使って、前記ＳＯＩ基板の前記シリコン層の前
記選択部分をエッチング除去して前記トレンチを形成す
る段階とを含むことを特徴とする、上記（４）に記載の
トレンチ・メモリ構造の製造方法。 （６）デュアル・チャネルを有するメモリ・セルを含む
トレンチ・メモリ構造であって、絶縁性材料からなる基
板と、垂直な壁を有し、前記基板上に離間した位置関係
で配設され、相互間にトレンチ凹部を形成し、ソース領
域およびドレイン領域を提供する、複数の離散シリコン
部分と、前記離散シリコン部分上に配設された絶縁性材
料層と、前記離散シリコン部分の前記垂直な壁上に配設
され、ゲート酸化物領域と前記シリコン・ソース領域お
よびドレイン領域を提供する酸化物材料層と、前記トレ
ンチ凹部内および前記ゲート酸化物領域上に配設され、
フローティング・ゲート領域を形成するドープされた多
結晶シリコン層と、前記ドープされた多結晶フローティ
ング・ゲート領域の上に配設された絶縁性材料層と、前
記フローティング・ゲート領域上の前記絶縁性材料の上
に配設され、ワード線領域を形成する多結晶シリコン材
料層とを備え、前記ゲート酸化物領域の近くの前記離散
シリコン・ソース領域およびドレイン領域の前記垂直な
壁が、前記トレンチ凹部内の前記フローティング・ゲー
ト領域の各側面にチャネル領域を提供することを特徴と
する、トレンチ・メモリ構造。
・セルを含むトレンチ・メモリ構造の製造方法であっ
て、ＳＯＩ（シリコン・オン・インシュレータ）基板の
シリコン層の選択部分を除去しトレンチを形成し、前記
除去によって除かれなかった前記シリコン層の残りの部
分が、前記トレンチのいずれかの側面にソース領域およ
びドレイン領域を提供する段階１と、前記シリコン層の
残りの部分の垂直な側面に酸化物を成長させて、ゲート
酸化物領域を提供する段階２と、前記トレンチの上に、
ドープされた多結晶シリコン層を形成して、前記トレン
チ内にフローティング・ゲート領域を提供する段階３
と、前記ドープされた多結晶シリコン層の上に絶縁性材
料層を付着し、前記絶縁性材料層の上に多結晶シリコン
層を付着して、ワード線領域を提供する段階４とを含む
製造方法。 （２）前記段階１が、前記ＳＯＩ基板のシリコン層上に
絶縁性材料層を付着する段階１Ａと、段階１Ａで前記Ｓ
ＩＯ基板上に付着された前記絶縁性材料層の選択部分を
除去する段階１Ｂと、前記ＳＯＩ層の前記選択部分を除
去し、段階１Ｂで前記絶縁性材料層の前記選択部分が除
去された領域に前記トレンチを形成する段階１Ｃとを含
むことを特徴とする、上記（１）に記載のトレンチ・メ
モリ構造の製造方法。 （３）段階１Ａで付着された前記絶縁性材料層が、前記
ＳＯＩ基板上に設けられた二酸化シリコン層と、前記二
酸化シリコン層上に設けられた窒化物層とを含むことを
特徴とする、上記（２）に記載のトレンチ・メモリ構造
の製造方法。 （４）前記段階１Ｂが、前記窒化物層上にフォトレジス
ト・エッチ・マスク・パターンを形成する段階と、前記
パターン付きフォトレジスト・エッチ・マスクを介して
前記窒化物層および二酸化シリコン層の前記選択部分を
エッチング除去する段階とを含むことを特徴とする、上
記（３）に記載のトレンチ・メモリ構造の製造方法。 （５）前記段階１Ｃが、前記パターン付きフォトレジス
ト・エッチ・マスクを除去する段階と、前記窒化物層お
よび二酸化シリコン層の前記残りの部分をエッチ・マス
クとして使って、前記ＳＯＩ基板の前記シリコン層の前
記選択部分をエッチング除去して前記トレンチを形成す
る段階とを含むことを特徴とする、上記（４）に記載の
トレンチ・メモリ構造の製造方法。 （６）デュアル・チャネルを有するメモリ・セルを含む
トレンチ・メモリ構造であって、絶縁性材料からなる基
板と、垂直な壁を有し、前記基板上に離間した位置関係
で配設され、相互間にトレンチ凹部を形成し、ソース領
域およびドレイン領域を提供する、複数の離散シリコン
部分と、前記離散シリコン部分上に配設された絶縁性材
料層と、前記離散シリコン部分の前記垂直な壁上に配設
され、ゲート酸化物領域と前記シリコン・ソース領域お
よびドレイン領域を提供する酸化物材料層と、前記トレ
ンチ凹部内および前記ゲート酸化物領域上に配設され、
フローティング・ゲート領域を形成するドープされた多
結晶シリコン層と、前記ドープされた多結晶フローティ
ング・ゲート領域の上に配設された絶縁性材料層と、前
記フローティング・ゲート領域上の前記絶縁性材料の上
に配設され、ワード線領域を形成する多結晶シリコン材
料層とを備え、前記ゲート酸化物領域の近くの前記離散
シリコン・ソース領域およびドレイン領域の前記垂直な
壁が、前記トレンチ凹部内の前記フローティング・ゲー
ト領域の各側面にチャネル領域を提供することを特徴と
する、トレンチ・メモリ構造。
【図１】本発明の原理に従ったデュアル・チャネル領域
およびフローティング・ゲートと制御ゲートを有するＥ
ＥＰＲＯＭセル・アレイの概略平面図である。
およびフローティング・ゲートと制御ゲートを有するＥ
ＥＰＲＯＭセル・アレイの概略平面図である。
【図２】図１に示したＥＥＰＲＯＭセル・アレイの第１
の断面による概略側面図である。
の断面による概略側面図である。
【図３】図１に示したＥＥＰＲＯＭセル・アレイの第２
の断面による概略側面図である。
の断面による概略側面図である。
【図４】図１に示したＥＥＰＲＯＭセル・アレイの第３
の断面による概略側面図である。
の断面による概略側面図である。
【図５】製造工程の最初の段階における図１のＥＥＰＲ
ＯＭアレイの概略側面図である。
ＯＭアレイの概略側面図である。
【図６】製造工程の図５の後の段階における図１のＥＥ
ＰＲＯＭアレイの概略側面図である。
ＰＲＯＭアレイの概略側面図である。
【図７】製造工程の図６の後の段階における図１のＥＥ
ＰＲＯＭアレイの概略側面図である。
ＰＲＯＭアレイの概略側面図である。
【図８】製造工程の図７の後の段階における図１のＥＥ
ＰＲＯＭアレイの概略側面図である。
ＰＲＯＭアレイの概略側面図である。
【図９】製造工程の図８の後の段階における図１のＥＥ
ＰＲＯＭアレイの概略側面図である。
ＰＲＯＭアレイの概略側面図である。
【図１０】製造工程の図９の後の段階における図１のＥ
ＥＰＲＯＭアレイの概略側面図である。
ＥＰＲＯＭアレイの概略側面図である。
【図１１】製造工程の図１０の後の段階における図１の
ＥＥＰＲＯＭアレイの概略側面図である。
ＥＥＰＲＯＭアレイの概略側面図である。
１０ 二酸化シリコン層 １２ シリコン層 １４ 二酸化シリコン層 １６ 窒化物層 １８ フォトレジスト層 ２０ ゲート酸化物絶縁体 ２２ 多結晶シリコン層（フローティング・ゲート） ２４ 酸化物／窒化物／酸化物（ＯＮＯ）層 ２６ 多結晶シリコン層（制御ゲート）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベン・ソン・ウー アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ ブレンダー・レ ーン750 (56)参考文献 特開 平１−150364（ＪＰ，Ａ) 特開 平１−140775（ＪＰ，Ａ) 特開 平１−227477（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 27/12 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】トレンチ・メモリ構造の製造方法であっ
て、 （工程１）絶縁物層及び該絶縁物層上に形成されたシリ
コン層を含むＳＯＩ（シリコン・オン・インシュレー
タ）基板の上記シリコン層上に二酸化シリコン層を付着
する工程と、 （工程２）上記二酸化シリコン層上に窒化物層を付着す
る工程と、 （工程３）上記シリコン層の表面を部分的に露出するよ
うに上記窒化物層及び上記二酸化シリコン層を選択的に
除去する工程と、 （工程４）上記露出されたシリコン層に、４つの垂直壁
を有するトレンチを形成する工程と、 （工程５）上記４つの側壁に酸化物層を成長させる工程
と、 （工程６）フローティング・ゲートとして働く、ドープ
された第１多結晶シリコン層を上記酸化物層に重ねて形
成する工程と、 （工程７）上記第１多結晶シリコン層に重ねて絶縁材料
層を付着し、そして上記トレンチの上記４つの垂直壁の
うち互いに対向する２つの垂直壁を有する上記シリコン
層の２つの部分をそれぞれソース領域及びドレイン領域
として規定し、該ソース領域及び上記ドレイン領域を結
ぶ方向に沿って延びそしてワード線として働く第２多結
晶シリコン層を上記絶縁材料層に重ねて形成する工程と
を含む、トレンチ・メモリ構造の製造方法。 - 【請求項２】上記工程４で形成される上記トレンチが、
上記工程３における、上記シリコン層の表面を部分的に
露出する上記窒化物層及び上記二酸化シリコン層をマス
クとして使用することにより形成されることを特徴とす
る請求項１に記載のトレンチ・メモリ構造の製造方法。 - 【請求項３】上記工程３は、上記窒化物層上にフォトレ
ジスト・エッチング・マスクを形成する工程と、該フォ
トレジスト・エッチング・マスクを介して、上記シリコ
ン層の表面を部分的に露出するように上記窒化物層及び
上記二酸化シリコン層を除去する工程とを含むことを特
徴とする請求項１に記載のトレンチ・メモリ構造の製造
方法。 - 【請求項４】上記フォトレジスト・エッチング・マスク
を除去した後に、上記シリコン層の表面を部分的に露出
する上記窒化物層及び上記二酸化シリコン層をマスクと
して使用することにより上記工程４の上記トレンチが上
記シリコン層に形成されることを特徴とする請求項３に
記載のトレンチ・メモリ構造の製造方法。 - 【請求項５】絶縁物層及び該絶縁物層の上に設けられた
シリコン層と、 行列状の複数箇所で上記絶縁物層の表面を部分的に露出
するように、上記シリコン層に設けられそしてそれぞれ
が４つの垂直壁を有する複数個のトレンチと、上記トレ
ンチの４つの垂直壁のうち１つの垂直壁を有する上記シ
リコン層の１つの部分のソース領域と、上記１つの垂直
壁に対向する他の垂直壁を有する上記シリコン層の他の
部分のドレイン領域と、 上記４つの垂直壁に重ねて設けられた酸化物層と、 該酸化物層に重ねて設けられフローティング・ゲートと
して働く、ドープされた第１多結晶シリコン層と、 該第１多結晶シリコン層に重ねて設けられた絶縁材料層
と、 上記ソース領域及び上記ドレイン領域を結ぶ方向に沿っ
て延びるように上記絶縁材料層に重ねて設けられ、ワー
ド線として働く第２多結晶シリコン層とを含むトレンチ
・メモリ構造。
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