JPH07105453B2 - 半導体記憶装置のセル構造 - Google Patents
半導体記憶装置のセル構造Info
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- JPH07105453B2 JPH07105453B2 JP1179145A JP17914589A JPH07105453B2 JP H07105453 B2 JPH07105453 B2 JP H07105453B2 JP 1179145 A JP1179145 A JP 1179145A JP 17914589 A JP17914589 A JP 17914589A JP H07105453 B2 JPH07105453 B2 JP H07105453B2
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に関するもので、とくに、高
集積化した消去可能なプログラマブル読み出し専用半導
体記憶装置のセル構造に使用されるものである。
集積化した消去可能なプログラマブル読み出し専用半導
体記憶装置のセル構造に使用されるものである。
（従来の技術） 従来の消去回路なプログラマブル読み出し専用半導体記
憶装置（以下、EPROMと略記する）は、第４図（ａ）乃
至（ｃ）に示すようなセル構造をもっている。第４図
（ａ）は、セルの平面図を示し、第４図（ｂ）は、第４
図（ａ）のＸ−Ｘ′断面図を示し、第４図（ｃ）は、第
４図（ａ）のＹ−Ｙ′断面図を示している。セルトラン
ジスタは、通常のMOS型トランジスタに類似している
が、そのゲート構造が第２の多結晶シリコン５から成る
制御ゲートとシリコン基板１との間にある浮遊状態の浮
遊ゲートと呼ばれる第１の多結晶シリコン４からなる点
で相違がある。そして、この浮遊状態にある浮遊ゲート
の電子充電状態により、データを記憶し、データ“1"が
電子未充電，“0"が電子充電状態に対応している。
憶装置（以下、EPROMと略記する）は、第４図（ａ）乃
至（ｃ）に示すようなセル構造をもっている。第４図
（ａ）は、セルの平面図を示し、第４図（ｂ）は、第４
図（ａ）のＸ−Ｘ′断面図を示し、第４図（ｃ）は、第
４図（ａ）のＹ−Ｙ′断面図を示している。セルトラン
ジスタは、通常のMOS型トランジスタに類似している
が、そのゲート構造が第２の多結晶シリコン５から成る
制御ゲートとシリコン基板１との間にある浮遊状態の浮
遊ゲートと呼ばれる第１の多結晶シリコン４からなる点
で相違がある。そして、この浮遊状態にある浮遊ゲート
の電子充電状態により、データを記憶し、データ“1"が
電子未充電，“0"が電子充電状態に対応している。
浮遊ゲートの電子未充電状態に対して電子充電状態のセ
ルトランジスタのしきい値電圧Vthは、充電電荷ΔＱの
存在によりΔVth（＝−ΔQ/C2）だけ高くなっている
（第６図）。データの読み出しについて、第５図
（ａ），（ｂ）に示す。たとえば、制御ゲートにVG＝5
V、ドレインにVD＝1.2V印加した時、電流IDが流れればD
ata“1"（第５図（ａ））、流れなければData“0"（第
５図（ｂ））を表わす。浮遊ゲートに電子が未充電のと
きと充電されたときのID−VG特性は、第６図に示す通り
である。
ルトランジスタのしきい値電圧Vthは、充電電荷ΔＱの
存在によりΔVth（＝−ΔQ/C2）だけ高くなっている
（第６図）。データの読み出しについて、第５図
（ａ），（ｂ）に示す。たとえば、制御ゲートにVG＝5
V、ドレインにVD＝1.2V印加した時、電流IDが流れればD
ata“1"（第５図（ａ））、流れなければData“0"（第
５図（ｂ））を表わす。浮遊ゲートに電子が未充電のと
きと充電されたときのID−VG特性は、第６図に示す通り
である。
Data“0"の書込みをするときは、電子未充電の“1"の状
態のセルトランジスタの制御ゲートとドレインに高電圧
（VD10V）を印加する。このとき、ドレイン近傍の空
乏層は高電界（106V/cm以上）となり、Inpactionizatio
nによるホットエレクトロンが発生する。このホットエ
レクトロンが浮遊ゲートの電位（VF）に引かれて浮遊ゲ
ートに注入される。注入が進むと逆に充電電子のクーロ
ン斥力が働き、注入は飽和状態に達する（第７図）。
態のセルトランジスタの制御ゲートとドレインに高電圧
（VD10V）を印加する。このとき、ドレイン近傍の空
乏層は高電界（106V/cm以上）となり、Inpactionizatio
nによるホットエレクトロンが発生する。このホットエ
レクトロンが浮遊ゲートの電位（VF）に引かれて浮遊ゲ
ートに注入される。注入が進むと逆に充電電子のクーロ
ン斥力が働き、注入は飽和状態に達する（第７図）。
このとき、ホットエレクトロンの注入は、 であらわされる。したがって、この式（１）から注入効
率を上げるためには、制御ゲート〜浮遊ゲート間容量C2
又は、浮遊ゲート〜ドレイン間容量C3を増やす必要があ
る。
率を上げるためには、制御ゲート〜浮遊ゲート間容量C2
又は、浮遊ゲート〜ドレイン間容量C3を増やす必要があ
る。
なお、第４図において、３は、浮遊ゲートを構成する第
１のゲート絶縁膜、６は、制御ゲートを構成する第１お
よび第２の多結晶シリコン4,5にはさまれた第２のゲー
ト絶縁膜、および７は、n+拡散層であり、ビット数とし
て使われる。
１のゲート絶縁膜、６は、制御ゲートを構成する第１お
よび第２の多結晶シリコン4,5にはさまれた第２のゲー
ト絶縁膜、および７は、n+拡散層であり、ビット数とし
て使われる。
（発明が解決しようとする課題） 前に述べたように、EPROMにおいてData“0"を書き込む
ときにホットエレクトロンの注入効率を上げるために
は、（１）式から制御ゲート〜浮遊ゲート間容量C2を増
やすか、浮遊ゲート〜ドレイン間容量C3を増やす必要が
ある。従来は、C2を増やすため、第４図（ａ），
（ｂ），（ｃ）に示すように第１の多結晶シリコン４を
フィールド酸化膜上に、活性化領域（ゲート酸化膜３）
上の約２倍〜３倍の面積になるように形成する。そのた
め、C22C1を充たすことができる。しかし、フィール
ド酸化膜２上の第１の多結晶シリコン４が存在する面積
が大きいため高集積化には限界があった。また、C3は、
n+拡散層（ビット線）と浮遊ゲートとのオーバーラップ
で形成されるが、第５図に示す通常のセル構造でC3を大
きくするには、ゲート長を大きくし、n+拡散層、即ち、
ドレイン領域を深くしなければならず、非常に困難の伴
うものであった。
ときにホットエレクトロンの注入効率を上げるために
は、（１）式から制御ゲート〜浮遊ゲート間容量C2を増
やすか、浮遊ゲート〜ドレイン間容量C3を増やす必要が
ある。従来は、C2を増やすため、第４図（ａ），
（ｂ），（ｃ）に示すように第１の多結晶シリコン４を
フィールド酸化膜上に、活性化領域（ゲート酸化膜３）
上の約２倍〜３倍の面積になるように形成する。そのた
め、C22C1を充たすことができる。しかし、フィール
ド酸化膜２上の第１の多結晶シリコン４が存在する面積
が大きいため高集積化には限界があった。また、C3は、
n+拡散層（ビット線）と浮遊ゲートとのオーバーラップ
で形成されるが、第５図に示す通常のセル構造でC3を大
きくするには、ゲート長を大きくし、n+拡散層、即ち、
ドレイン領域を深くしなければならず、非常に困難の伴
うものであった。
本発明は、上記問題に鑑みてなされたものでトレンチ技
術を用いてEPROMを高集積化するとともに、制御ゲート
〜浮遊ゲート間容量および浮遊ゲート〜ドレイン間容量
を増大させて書き込み時のホットキャリア注入効率を上
げようとするものである。
術を用いてEPROMを高集積化するとともに、制御ゲート
〜浮遊ゲート間容量および浮遊ゲート〜ドレイン間容量
を増大させて書き込み時のホットキャリア注入効率を上
げようとするものである。
（課題を解決するための手段） 本発明は、ドレイン領域，チャネル領域を貫通して、ソ
ース領域に達するトレンチをEPROMセルに設け、浮遊ゲ
ートをトレンチ内に形成し、しかも、その１部を半導体
基板より鉛直上方に直線状に突出させ、さらに、制御ゲ
ートを浮遊ゲートの表面に形成したことによりEPROMの
高集積化を可能にしたものである。
ース領域に達するトレンチをEPROMセルに設け、浮遊ゲ
ートをトレンチ内に形成し、しかも、その１部を半導体
基板より鉛直上方に直線状に突出させ、さらに、制御ゲ
ートを浮遊ゲートの表面に形成したことによりEPROMの
高集積化を可能にしたものである。
（作 用） トレンチ構造を採用したことにより、制御ゲート〜浮遊
ゲート間容量及び浮遊ゲート〜ドレイン間容量を効果的
に面積をとらないで増大させることができる。
ゲート間容量及び浮遊ゲート〜ドレイン間容量を効果的
に面積をとらないで増大させることができる。
（実施例） 以下に本発明の一実施例を第１図及び第２図に示す。第
１図は、本発明におけるEPROMのセルパターンであり、
第２図は、第１図のＡ−Ａ′における断面図を示す。
１図は、本発明におけるEPROMのセルパターンであり、
第２図は、第１図のＡ−Ａ′における断面図を示す。
第２図において、シリコン基板１上にセル部のみ選択的
にn+埋込み層（ND１×1020cm-3）12を拡散定数の小さ
なSbをドープして形成し、セルトランジスタのソース領
域とする。n+埋込み層12に膜厚2.5μｍ程度のＰ型のエ
ピタキシャル成長層（NA４×1016cm-3）10を形成し、
たて構造のセルトランジスタのチャネル領域とする。つ
ぎにエピタキシャル成長層10上に幅1.5μｍ、深さ1.0μ
ｍのn+拡散層７を形成し、これをビット線とする。n+拡
散層７上には、トレンチを形成する部分に貫通孔を設け
た絶縁膜11を熱酸化及びCVDなどの技術で堆積させる。
この絶縁膜11は、たとえば酸化シリコン（SiO2）からな
り、トレンチマスクとして利用される。このトレンチマ
スクを用いてビット線上に1.0μｍ×1.0μｍのトレンチ
20を形成する。トレンチ内表面に約150Åのゲート酸化
膜３を形成し、その上に、0.2〜0.3μｍ程度の第１の多
結晶シリコン４をCVDなどにより形成する。これは、浮
遊ゲートに用いられるものであり、シリコン基板１より
（即ち、絶縁膜11より）約１μｍ突出させた構造になっ
ている。浮遊ゲートに用いられる第１の多結晶シリコン
４は、この様に、トレンチ20内部からシリコン基板１及
びその表面の絶縁膜11を越えて鉛直上方に直線状に突出
しており、しかも、トレンチ20内部の表面に多結晶シリ
コンを堆積するように形成され、かつその形状はトレン
チ20内部からシリコン基板１より突出している部分まで
一様なので、この第１の多結晶シリコン４は筒状体にな
っている。
にn+埋込み層（ND１×1020cm-3）12を拡散定数の小さ
なSbをドープして形成し、セルトランジスタのソース領
域とする。n+埋込み層12に膜厚2.5μｍ程度のＰ型のエ
ピタキシャル成長層（NA４×1016cm-3）10を形成し、
たて構造のセルトランジスタのチャネル領域とする。つ
ぎにエピタキシャル成長層10上に幅1.5μｍ、深さ1.0μ
ｍのn+拡散層７を形成し、これをビット線とする。n+拡
散層７上には、トレンチを形成する部分に貫通孔を設け
た絶縁膜11を熱酸化及びCVDなどの技術で堆積させる。
この絶縁膜11は、たとえば酸化シリコン（SiO2）からな
り、トレンチマスクとして利用される。このトレンチマ
スクを用いてビット線上に1.0μｍ×1.0μｍのトレンチ
20を形成する。トレンチ内表面に約150Åのゲート酸化
膜３を形成し、その上に、0.2〜0.3μｍ程度の第１の多
結晶シリコン４をCVDなどにより形成する。これは、浮
遊ゲートに用いられるものであり、シリコン基板１より
（即ち、絶縁膜11より）約１μｍ突出させた構造になっ
ている。浮遊ゲートに用いられる第１の多結晶シリコン
４は、この様に、トレンチ20内部からシリコン基板１及
びその表面の絶縁膜11を越えて鉛直上方に直線状に突出
しており、しかも、トレンチ20内部の表面に多結晶シリ
コンを堆積するように形成され、かつその形状はトレン
チ20内部からシリコン基板１より突出している部分まで
一様なので、この第１の多結晶シリコン４は筒状体にな
っている。
第１の多結晶シリコン４上に、たとえば、二酸化シリコ
ンのような第２のゲート酸化膜６を200〜300Å程度堆積
する。その上に第２の多結晶シリコン５を堆積して制御
ゲートを構成する。制御ゲートは第２図に示すとおり、
突出した浮遊ゲート４を完全に覆っている。即ち、制御
ゲートに用いられる第２の多結晶シリコン５は、第２の
ゲート絶縁膜６を介して第１の多結晶シリコン４のシリ
コン基板１より突出している露出部分、即ち、前記筒状
体の上面、外側の側面（外部側面）及び筒状体内側の側
面（内部側面）等の上に形成される。
ンのような第２のゲート酸化膜６を200〜300Å程度堆積
する。その上に第２の多結晶シリコン５を堆積して制御
ゲートを構成する。制御ゲートは第２図に示すとおり、
突出した浮遊ゲート４を完全に覆っている。即ち、制御
ゲートに用いられる第２の多結晶シリコン５は、第２の
ゲート絶縁膜６を介して第１の多結晶シリコン４のシリ
コン基板１より突出している露出部分、即ち、前記筒状
体の上面、外側の側面（外部側面）及び筒状体内側の側
面（内部側面）等の上に形成される。
また、第３図に示す実施例では、第１の多結晶シリコン
４は、トレンチ内部に完全に埋め込まれており、さら
に、シリコン基板１及びその表面の絶縁膜11を越えて鉛
直上方に直線状に２μｍ程突出している。従って、制御
ゲートに用いられる第２の多結晶シリコン５は、第２の
ゲート絶縁膜６を介して第１の多結晶シリコン４の露出
している突出部の全表面、即ち、その上面や側面（外部
側面）に形成される。
４は、トレンチ内部に完全に埋め込まれており、さら
に、シリコン基板１及びその表面の絶縁膜11を越えて鉛
直上方に直線状に２μｍ程突出している。従って、制御
ゲートに用いられる第２の多結晶シリコン５は、第２の
ゲート絶縁膜６を介して第１の多結晶シリコン４の露出
している突出部の全表面、即ち、その上面や側面（外部
側面）に形成される。
いずれの実施例の場合でも、まず、たて型構造のセルに
することによってセル面積をおよそ半分にすることがで
きたことおよび浮遊ゲート〜ドレイン間容量C3が従来で
は殆んどゼロに近かったのにn+拡散層７を深くするだけ
で増大させることができること、つぎに、浮遊ゲートを
基板より突出させることによって制御ゲート〜浮遊ゲー
ト間容量C2を大きくすることができるようになった。突
出部分の高さは、チャネル領域であるＰ型エピタキシャ
ル層10の厚さの1/2以上にすることができる。
することによってセル面積をおよそ半分にすることがで
きたことおよび浮遊ゲート〜ドレイン間容量C3が従来で
は殆んどゼロに近かったのにn+拡散層７を深くするだけ
で増大させることができること、つぎに、浮遊ゲートを
基板より突出させることによって制御ゲート〜浮遊ゲー
ト間容量C2を大きくすることができるようになった。突
出部分の高さは、チャネル領域であるＰ型エピタキシャ
ル層10の厚さの1/2以上にすることができる。
第２の絶縁膜は、SiO2を用いなくても良く、SiO2/Si3N4
/SiO2又はSiO2/Si3N4でも可能である。
/SiO2又はSiO2/Si3N4でも可能である。
また、前記制御ゲート〜浮遊ゲート間容量C2は、前記突
出部を上下させることが容易に変えることができ、その
ためフォトマスク形成後でも容量調整が可能となった。
出部を上下させることが容易に変えることができ、その
ためフォトマスク形成後でも容量調整が可能となった。
以上説明したように、本発明によれば、セル面積を大幅
に減少させることがでぎたのでEPROMの高集積化が可能
になる。
に減少させることがでぎたのでEPROMの高集積化が可能
になる。
第１図は本発明のEPROMのセル構造の平面図、第２図は
そのＡ−Ａ′断面図、第３図は本発明の他の実施例、第
４図（ａ）乃至（ｃ）は従来構造のEPROMセル、第４図
（ａ）はセルの平面図、第４図（ｂ）は第４図（ａ）の
Ｘ−Ｘ′方向断面図、第４図（ｃ）は第４図（ａ）のＹ
−Ｙ′方向断面図、第５図（ａ）及び（ｂ）は従来構造
のEPROMのデータ読み出し図、第６図は浮遊ゲートに電
子が未充電の状態のときと充電状態のときのID−VG特
性、そして、第７図はホットエレクトロンが浮遊ゲート
に注入されるときの様子を示す図である。 １……半導体基板（シリコン基板）、 ２……フィールド酸化膜、 ３……第１のゲート絶縁膜、 ４……第１の導電体（多結晶シリコン）、 ５……第２の導電体（多結晶シリコン）、 ６……第２のゲート絶縁膜、 ７……n+拡散層（ビット線）、 ８……空乏層、９……チャネル反転領域、 10……Ｐ型半導体エピタキシャル層、 11……絶縁膜、12……n+ソース領域、 20……トレンチ。
そのＡ−Ａ′断面図、第３図は本発明の他の実施例、第
４図（ａ）乃至（ｃ）は従来構造のEPROMセル、第４図
（ａ）はセルの平面図、第４図（ｂ）は第４図（ａ）の
Ｘ−Ｘ′方向断面図、第４図（ｃ）は第４図（ａ）のＹ
−Ｙ′方向断面図、第５図（ａ）及び（ｂ）は従来構造
のEPROMのデータ読み出し図、第６図は浮遊ゲートに電
子が未充電の状態のときと充電状態のときのID−VG特
性、そして、第７図はホットエレクトロンが浮遊ゲート
に注入されるときの様子を示す図である。 １……半導体基板（シリコン基板）、 ２……フィールド酸化膜、 ３……第１のゲート絶縁膜、 ４……第１の導電体（多結晶シリコン）、 ５……第２の導電体（多結晶シリコン）、 ６……第２のゲート絶縁膜、 ７……n+拡散層（ビット線）、 ８……空乏層、９……チャネル反転領域、 10……Ｐ型半導体エピタキシャル層、 11……絶縁膜、12……n+ソース領域、 20……トレンチ。
Claims (2)
- 【請求項１】半導体基板に形成されたドレイン領域及び
チャネル領域を貫通しソース領域に達するトレンチと、 前記トレンチ内表面に形成された第１のゲート絶縁膜
と、 前記第１のゲート絶縁膜に対向し、かつ前記半導体基板
より突出するように形成した第１の導電体からなる浮遊
ゲートと、 前記第１の導電体上に形成した第２のゲート絶縁膜と、 前記第２のゲート絶縁膜に対向するように形成された第
２の導電体からなる制御ゲートとを備え、 前記浮遊ゲートが前記トレンチ内から前記半導体基板表
面を越えて鉛直上方に直線状に突出し、この浮遊ゲート
の前記半導体基板表面より突出した部分の少なくとも外
部側面は、前記第２のゲート絶縁膜を介して前記制御ゲ
ートにより完全に覆われていることを特徴とする半導体
記憶装置のセル構造。 - 【請求項２】前記浮遊ゲートは、内部側面を有し、前記
制御ゲートは、この内部側面の上に前記第２のゲート絶
縁膜を介して形成されていることを特徴とする請求項１
に記載の半導体記憶装置のセル構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179145A JPH07105453B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置のセル構造 |
| US07/549,081 US5049956A (en) | 1989-07-13 | 1990-07-06 | Memory cell structure of semiconductor memory device |
| KR1019900010641A KR930009138B1 (ko) | 1989-07-13 | 1990-07-13 | 반도체기억장치의 셀구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179145A JPH07105453B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置のセル構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344970A JPH0344970A (ja) | 1991-02-26 |
| JPH07105453B2 true JPH07105453B2 (ja) | 1995-11-13 |
Family
ID=16060759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179145A Expired - Fee Related JPH07105453B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置のセル構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5049956A (ja) |
| JP (1) | JPH07105453B2 (ja) |
| KR (1) | KR930009138B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
| US5399516A (en) * | 1992-03-12 | 1995-03-21 | International Business Machines Corporation | Method of making shadow RAM cell having a shallow trench EEPROM |
| US5196722A (en) * | 1992-03-12 | 1993-03-23 | International Business Machines Corporation | Shadow ram cell having a shallow trench eeprom |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
| JP3403877B2 (ja) * | 1995-10-25 | 2003-05-06 | 三菱電機株式会社 | 半導体記憶装置とその製造方法 |
| US6897520B2 (en) * | 1996-05-29 | 2005-05-24 | Madhukar B. Vora | Vertically integrated flash EEPROM for greater density and lower cost |
| JP3123924B2 (ja) * | 1996-06-06 | 2001-01-15 | 三洋電機株式会社 | 不揮発性半導体メモリ |
| KR100239701B1 (ko) * | 1996-10-17 | 2000-01-15 | 김영환 | 불휘발성 메모리 셀의 제조방법 |
| KR100304716B1 (ko) * | 1997-09-10 | 2001-11-02 | 김덕중 | 모스컨트롤다이오드및그제조방법 |
| EP0924767B1 (de) * | 1997-12-22 | 2011-05-11 | Infineon Technologies AG | EEPROM-Anordnung und Verfahren zu deren Herstellung |
| US6118147A (en) * | 1998-07-07 | 2000-09-12 | Advanced Micro Devices, Inc. | Double density non-volatile memory cells |
| US6358790B1 (en) | 1999-01-13 | 2002-03-19 | Agere Systems Guardian Corp. | Method of making a capacitor |
| JP3390704B2 (ja) | 1999-08-26 | 2003-03-31 | 株式会社半導体理工学研究センター | 強誘電体不揮発性メモリ |
| EP1344250A2 (en) * | 2000-12-01 | 2003-09-17 | Infineon Technologies North America Corp. | Memory cell with vertical floating gate transistor |
| TW533551B (en) * | 2002-05-01 | 2003-05-21 | Nanya Technology Corp | Vertical split gate flash memory and its formation method |
| US6894915B2 (en) * | 2002-11-15 | 2005-05-17 | Micron Technology, Inc. | Method to prevent bit line capacitive coupling |
| AU2003279478A1 (en) * | 2002-12-19 | 2004-07-14 | Koninklijke Philips Electronics N.V. | Non-volatile memory cell and method of fabrication |
| CN1326233C (zh) * | 2003-08-22 | 2007-07-11 | 南亚科技股份有限公司 | 多位元垂直存储单元及其制造方法 |
| US7608886B2 (en) * | 2006-01-06 | 2009-10-27 | Macronix International Co., Ltd. | Systems and methods for a high density, compact memory array |
| KR100753153B1 (ko) * | 2006-01-26 | 2007-08-30 | 삼성전자주식회사 | 비휘발성 기억 장치 및 그 제조 방법 |
| JP2008166442A (ja) * | 2006-12-27 | 2008-07-17 | Spansion Llc | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222063A (en) * | 1978-05-30 | 1980-09-09 | American Microsystems | VMOS Floating gate memory with breakdown voltage lowering region |
| JPS60194573A (ja) * | 1984-03-16 | 1985-10-03 | Toshiba Corp | 半導体記憶装置 |
| JPS61256673A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 半導体装置 |
| JPS6276563A (ja) * | 1985-09-28 | 1987-04-08 | Nippon Denso Co Ltd | 不揮発性半導体記憶装置 |
| JP2646563B2 (ja) * | 1987-07-15 | 1997-08-27 | ソニー株式会社 | 不揮発性メモリ装置 |
| JP2735193B2 (ja) * | 1987-08-25 | 1998-04-02 | 株式会社東芝 | 不揮発性半導体装置及びその製造方法 |
| JPH01143362A (ja) * | 1987-11-30 | 1989-06-05 | Sony Corp | 不揮発性メモリ装置 |
| JPH02128478A (ja) * | 1988-11-08 | 1990-05-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-07-13 JP JP1179145A patent/JPH07105453B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-06 US US07/549,081 patent/US5049956A/en not_active Expired - Lifetime
- 1990-07-13 KR KR1019900010641A patent/KR930009138B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344970A (ja) | 1991-02-26 |
| KR910003816A (ko) | 1991-02-28 |
| US5049956A (en) | 1991-09-17 |
| KR930009138B1 (ko) | 1993-09-23 |
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|---|---|---|---|
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