JP2646563B2 - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JP2646563B2 JP2646563B2 JP62176675A JP17667587A JP2646563B2 JP 2646563 B2 JP2646563 B2 JP 2646563B2 JP 62176675 A JP62176675 A JP 62176675A JP 17667587 A JP17667587 A JP 17667587A JP 2646563 B2 JP2646563 B2 JP 2646563B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラム可能なリード・オンリ・メモリ
（PROM）等の不揮発性メモリ装置に関わる。
（PROM）等の不揮発性メモリ装置に関わる。
本発明は、半導体基体に形成された一方向に延在する
溝と、溝の底部に形成された第１導電形のソース領域
と、溝に接して半導体基体表面に形成された第１導電形
のドレイン領域と、ソース領域とドレイン領域間に形成
された第２導電形の半導体層と、溝の側壁に第１ゲート
絶縁層を介して形成されたフローティングゲート電極
と、第２ゲート絶縁層を介してフローティングゲート電
極の一方と重なり部を有して形成されたワード線を兼ね
るコントロールゲート電極と、ドレイン領域にコンタク
トホールを介して接続されワード線に直交するビット線
とからなり、フローティングゲート電極が、溝の一方の
側壁及び他方の側壁にそれぞれ溝の中心線を介して一方
及び他方に分離されて第１及び第２のフローティングゲ
ートとして配置され、ワード線がフローティングゲート
の一方にのみカップリングして配置された第１のワード
線と、フローティングゲートの他方にのみカップリング
して配置された第２のワード線とからなる構造とするこ
とによって、メモリセルの小占有面積化、高密度化を図
る。
溝と、溝の底部に形成された第１導電形のソース領域
と、溝に接して半導体基体表面に形成された第１導電形
のドレイン領域と、ソース領域とドレイン領域間に形成
された第２導電形の半導体層と、溝の側壁に第１ゲート
絶縁層を介して形成されたフローティングゲート電極
と、第２ゲート絶縁層を介してフローティングゲート電
極の一方と重なり部を有して形成されたワード線を兼ね
るコントロールゲート電極と、ドレイン領域にコンタク
トホールを介して接続されワード線に直交するビット線
とからなり、フローティングゲート電極が、溝の一方の
側壁及び他方の側壁にそれぞれ溝の中心線を介して一方
及び他方に分離されて第１及び第２のフローティングゲ
ートとして配置され、ワード線がフローティングゲート
の一方にのみカップリングして配置された第１のワード
線と、フローティングゲートの他方にのみカップリング
して配置された第２のワード線とからなる構造とするこ
とによって、メモリセルの小占有面積化、高密度化を図
る。
PROM例えばEPROMすなわち消去可能なPROMセルはFAMOS
（フローティングゲートアバランシェインジェクション
MOS）構造を有し、第14図にその略線的平面図を示し、
第15図に第14図のＡ−Ａ線上の断面図を示すように、例
えばｎチャンネル型のEPROMにおいてはｐ型の半導体基
体（１）の一主面にｎ型のソース領域（２）及びドレイ
ン領域（３）が所要の間隔を保持して選択的に形成さ
れ、両領域（２）及び（３）間上に第１のゲート絶縁膜
（４）を介して例えば低比抵抗多結晶シリコン層よりな
るフローティングゲート電極（５）が形成され、これ上
に第２のゲート絶縁膜（６）を介して同様に例えば低比
抵抗多結晶シリコン層よりなるコトロールゲート電極
（７）が積層配置されている。（８）は半導体基体表面
のセル領域以外のいわゆるフィールド部に形成された厚
いSiO2酸化膜等よりなる絶縁層を示し、この絶縁層
（８）にドレイン領域（３）上において電極窓（8d）が
突設され、この電極窓（8d）を通じてドレイン領域
（３）にオーミックに例えばAl導電層よりなるドレイン
電極（９）が被着される。Ｄはドレイン端子を、C.Gは
コントロールゲート端子を示す。ソース領域（２）及び
半導体基体（１）の基体領域は接地電位とされる。
（フローティングゲートアバランシェインジェクション
MOS）構造を有し、第14図にその略線的平面図を示し、
第15図に第14図のＡ−Ａ線上の断面図を示すように、例
えばｎチャンネル型のEPROMにおいてはｐ型の半導体基
体（１）の一主面にｎ型のソース領域（２）及びドレイ
ン領域（３）が所要の間隔を保持して選択的に形成さ
れ、両領域（２）及び（３）間上に第１のゲート絶縁膜
（４）を介して例えば低比抵抗多結晶シリコン層よりな
るフローティングゲート電極（５）が形成され、これ上
に第２のゲート絶縁膜（６）を介して同様に例えば低比
抵抗多結晶シリコン層よりなるコトロールゲート電極
（７）が積層配置されている。（８）は半導体基体表面
のセル領域以外のいわゆるフィールド部に形成された厚
いSiO2酸化膜等よりなる絶縁層を示し、この絶縁層
（８）にドレイン領域（３）上において電極窓（8d）が
突設され、この電極窓（8d）を通じてドレイン領域
（３）にオーミックに例えばAl導電層よりなるドレイン
電極（９）が被着される。Ｄはドレイン端子を、C.Gは
コントロールゲート端子を示す。ソース領域（２）及び
半導体基体（１）の基体領域は接地電位とされる。
このような構成によるEPROMセルは、共通の半導体基
体（１）に互いに直交するＸ方向及びＹ方向にそれぞれ
複数個配列され、例えば共通のＸ線上に配列された各セ
ルのドレイン電極（９）を共通に接続してビット線Ｂを
導出し、共通のＹ線上に配列させたコントロールゲート
電極（７）を共通に接続してワード線Ｗを形成する。
体（１）に互いに直交するＸ方向及びＹ方向にそれぞれ
複数個配列され、例えば共通のＸ線上に配列された各セ
ルのドレイン電極（９）を共通に接続してビット線Ｂを
導出し、共通のＹ線上に配列させたコントロールゲート
電極（７）を共通に接続してワード線Ｗを形成する。
このような構成によるEPROMにおいてその選択された
ワード線Ｗ及びビット線Ｂ間に所要の電圧を印加するこ
とによってソース領域（２）及びドレイン領域（３）間
の半導体基体（１）の表面のドレイン領域（３）側に、
ピンチオフ部による電界集中部を形成し、ここにおいて
高電界で加速された電子の一部を第１のゲート絶縁膜
（４）を介してフローティングゲート電極（５）に注入
して此処に電荷の蓄積を行うようにし、この電荷の蓄積
の有無によって“1",“0"の情報のメモリを行うもので
ある。そして、この情報のメモリを消去するには所要の
エネルギーによる励起、例えば紫外線あるいはＸ線によ
る励起を行うことによってフローティングゲート電極
（５）上下面に存在する第１及び第２のゲート絶縁膜
（４）（６）のバリアを越えて半導体基体（１）側ある
いはコントロールゲート電極（７）側に蓄積電荷の散失
を行うようになされる。
ワード線Ｗ及びビット線Ｂ間に所要の電圧を印加するこ
とによってソース領域（２）及びドレイン領域（３）間
の半導体基体（１）の表面のドレイン領域（３）側に、
ピンチオフ部による電界集中部を形成し、ここにおいて
高電界で加速された電子の一部を第１のゲート絶縁膜
（４）を介してフローティングゲート電極（５）に注入
して此処に電荷の蓄積を行うようにし、この電荷の蓄積
の有無によって“1",“0"の情報のメモリを行うもので
ある。そして、この情報のメモリを消去するには所要の
エネルギーによる励起、例えば紫外線あるいはＸ線によ
る励起を行うことによってフローティングゲート電極
（５）上下面に存在する第１及び第２のゲート絶縁膜
（４）（６）のバリアを越えて半導体基体（１）側ある
いはコントロールゲート電極（７）側に蓄積電荷の散失
を行うようになされる。
このようなEPROMにおいては、第15図に示すようにソ
ース領域（２）及びドレイン領域（３）が半導体基体
（１）の面方向に並置された構成を有することによっ
て、１つのセルにおける占有面積が大となること、また
第14図に示すようにゲート電極（５）及び（７）が実質
的にソース及びドレイン間を確実に横切るようにフィー
ルド部上に幅ｄに亘って幅広に形成する必要があるなど
から１つのセルが占める面積が比較的大となり、全体の
メモリセルの高密度化を図り難しいという問題点があ
る。
ース領域（２）及びドレイン領域（３）が半導体基体
（１）の面方向に並置された構成を有することによっ
て、１つのセルにおける占有面積が大となること、また
第14図に示すようにゲート電極（５）及び（７）が実質
的にソース及びドレイン間を確実に横切るようにフィー
ルド部上に幅ｄに亘って幅広に形成する必要があるなど
から１つのセルが占める面積が比較的大となり、全体の
メモリセルの高密度化を図り難しいという問題点があ
る。
本発明は上述したEPROMにおける１つのセルの半導体
基体上における占有面積の縮小化を図り、各セルの配置
の高密度化を図ることができるようにした不揮発性メモ
リ装置を提供する。
基体上における占有面積の縮小化を図り、各セルの配置
の高密度化を図ることができるようにした不揮発性メモ
リ装置を提供する。
本発明においては、半導体基体（21）に形成された一
方向に延在する溝（22）と、溝（22）の底部に形成され
た第１導電形のソース領域（23）と、溝（22）に接して
半導体基体表面に形成された第１導電形のドレイン領域
（24）と、ソース領域（23）とドレイン領域（24）間に
形成された第２導電形の半導体層（21i1,21i2）と、溝
（22）の側壁に第１ゲート絶縁層（31）を介して形成さ
れたフローティングゲート電極（25）と、第２ゲート絶
縁層（32）を介して、フローティングゲート電極（25）
の一方と重なり部を有して形成されたワード線を兼ねる
コントロールゲート電極（26）と、ドレイン領域（24）
にコンタクトホールを介して接続されワード線（26）に
直交するビット線（35）とからなり、フローティングゲ
ート電極（26）が、溝（22）の一方の側壁及び他方の側
壁に、それぞれ溝（22）の中心線を介して一方及び他方
に分離されて第１及び第２のフローティングゲートとし
て配置され、ワード線（26）がフローティングゲートの
一方にのみカップリングして配置された第１のワード線
と、フローティングゲートの他方にのみカップリングし
て配置された第２のワード線からなる構成を有する。
方向に延在する溝（22）と、溝（22）の底部に形成され
た第１導電形のソース領域（23）と、溝（22）に接して
半導体基体表面に形成された第１導電形のドレイン領域
（24）と、ソース領域（23）とドレイン領域（24）間に
形成された第２導電形の半導体層（21i1,21i2）と、溝
（22）の側壁に第１ゲート絶縁層（31）を介して形成さ
れたフローティングゲート電極（25）と、第２ゲート絶
縁層（32）を介して、フローティングゲート電極（25）
の一方と重なり部を有して形成されたワード線を兼ねる
コントロールゲート電極（26）と、ドレイン領域（24）
にコンタクトホールを介して接続されワード線（26）に
直交するビット線（35）とからなり、フローティングゲ
ート電極（26）が、溝（22）の一方の側壁及び他方の側
壁に、それぞれ溝（22）の中心線を介して一方及び他方
に分離されて第１及び第２のフローティングゲートとし
て配置され、ワード線（26）がフローティングゲートの
一方にのみカップリングして配置された第１のワード線
と、フローティングゲートの他方にのみカップリングし
て配置された第２のワード線からなる構成を有する。
上述の構成によれば、半導体基体（21）に設けた溝
（22）内にその深さ方向にソース及びドレイン領域（2
3）及び（24）が配置され、両者間にフローティングゲ
ート電極（25）とワード線を兼ねるコントロールゲート
電極（26）が積層されたゲート部を構成するようにした
ので、この不揮発性メモリ装置がいわば半導体基体の面
方向に交わる厚方向に構成されることによって１つのメ
モリセルの半導体基体に占める面積の縮小化を図り、メ
モリセルの配置密度を向上することが出来る。
（22）内にその深さ方向にソース及びドレイン領域（2
3）及び（24）が配置され、両者間にフローティングゲ
ート電極（25）とワード線を兼ねるコントロールゲート
電極（26）が積層されたゲート部を構成するようにした
ので、この不揮発性メモリ装置がいわば半導体基体の面
方向に交わる厚方向に構成されることによって１つのメ
モリセルの半導体基体に占める面積の縮小化を図り、メ
モリセルの配置密度を向上することが出来る。
しかも、上記ゲート部が溝（22）の一方の側壁及び他
方の側壁に分割して設けられ、１つの溝（22）毎に一対
のワード線が形成されるので、不揮発性メモリ装置とし
ての集積度を向上することができる。
方の側壁に分割して設けられ、１つの溝（22）毎に一対
のワード線が形成されるので、不揮発性メモリ装置とし
ての集積度を向上することができる。
第１図〜第13図を参照して本発明によるPROMの一例を
その製法の一例とともに説明する。この例においてはｎ
チャンネル型のEPROMに本発明を適用した場合である。
その製法の一例とともに説明する。この例においてはｎ
チャンネル型のEPROMに本発明を適用した場合である。
まず、第１図Ａ及びＢに示すように、ｎ型のシリコン
サブストレイト（21A）上にこれとは異なる導電型のｐ
型の半導体層（21B）をエピタキシャル成長した半導体
基体（21）を用意し、その表面すなわち半導体層（21
B）上にマスク層例えば熱酸化によって形成したSiO2絶
縁層（27）を被着し、これにフォトリソグラフィ技術等
によって最終的に得るEPROMセルの不活性領域すなわち
フィールド部に窓（27a）を突設する。
サブストレイト（21A）上にこれとは異なる導電型のｐ
型の半導体層（21B）をエピタキシャル成長した半導体
基体（21）を用意し、その表面すなわち半導体層（21
B）上にマスク層例えば熱酸化によって形成したSiO2絶
縁層（27）を被着し、これにフォトリソグラフィ技術等
によって最終的に得るEPROMセルの不活性領域すなわち
フィールド部に窓（27a）を突設する。
第２図Ａ及びＢに示すように、絶縁層（27）の窓（27
a）を通じて、窓（27a）のパターンに応じたすなわちフ
ィールド部にドライエッチング、ウェットエッチング等
の周知の技術によって半導体基体（21）にその半導体層
（21B）を横切る深さに溝（28）を形成し、この溝（2
8）によって半導体層（21B）をＸ方向及びＹ方向にそれ
ぞれ複数個の島状部（21i）に分割する。
a）を通じて、窓（27a）のパターンに応じたすなわちフ
ィールド部にドライエッチング、ウェットエッチング等
の周知の技術によって半導体基体（21）にその半導体層
（21B）を横切る深さに溝（28）を形成し、この溝（2
8）によって半導体層（21B）をＸ方向及びＹ方向にそれ
ぞれ複数個の島状部（21i）に分割する。
次に第３図Ａ及びＢに示すように溝（28）の内周面を
含んで基板（21）を全面的に例えば熱酸化してSiO2より
なる絶縁層（27）を形成する。次に溝（28）内を埋め込
むように多結晶シリコン層（29）をCVD法等によって被
着形成し、表面をほぼ平坦化する。
含んで基板（21）を全面的に例えば熱酸化してSiO2より
なる絶縁層（27）を形成する。次に溝（28）内を埋め込
むように多結晶シリコン層（29）をCVD法等によって被
着形成し、表面をほぼ平坦化する。
第４図Ａ及びＢに示すように、多結晶シリコン層（2
9）の表面に、例えば熱酸化SiO2層による絶縁層（27）
を形成する。
9）の表面に、例えば熱酸化SiO2層による絶縁層（27）
を形成する。
第５図Ａ及びＢに示すように半導体層（21B）に対し
全面的にｎ型の不純物例えばAsをイオン注入してドレイ
ン領域（24）を形成する。
全面的にｎ型の不純物例えばAsをイオン注入してドレイ
ン領域（24）を形成する。
次に、第６図Ａ及びＢに示すように、この溝（28）に
よって囲まれた島状部（21i）をその中央で、面方向に
横切って所要の幅、及び深さ例えば半導体層（21B）を
横切る深さの、1.0〜1.5μｍの深さをもって溝（以下凹
部という）（22）をドライエッチングあるいはウエット
エッチング等によって掘り込み、各島状部（21i）を２
部分（21i1）及び（21i2）に２分割する。そして例えば
熱酸化によって凹部（22）の内面に第１のSiO2ゲート絶
縁膜（31）を形成し、凹部（22）の底部にイオン注入に
よってｎ型の例えばAsイオンを打ち込んでソース領域
（23）を形成する。
よって囲まれた島状部（21i）をその中央で、面方向に
横切って所要の幅、及び深さ例えば半導体層（21B）を
横切る深さの、1.0〜1.5μｍの深さをもって溝（以下凹
部という）（22）をドライエッチングあるいはウエット
エッチング等によって掘り込み、各島状部（21i）を２
部分（21i1）及び（21i2）に２分割する。そして例えば
熱酸化によって凹部（22）の内面に第１のSiO2ゲート絶
縁膜（31）を形成し、凹部（22）の底部にイオン注入に
よってｎ型の例えばAsイオンを打ち込んでソース領域
（23）を形成する。
第７図Ａ及びＢに示すように、凹部（22）内を含んで
低比抵抗の例えば多結晶シリコン層より成るフローティ
ングゲート電極（25）を先ず全面的に被着形成する。
低比抵抗の例えば多結晶シリコン層より成るフローティ
ングゲート電極（25）を先ず全面的に被着形成する。
第８図Ａ及びＢに示すように、凹部（22）のフローテ
ィングゲート電極（25）を残して他部を除去するパター
ン化を行い、その表面を熱酸化して第２のゲート絶縁膜
（32）を形成する。
ィングゲート電極（25）を残して他部を除去するパター
ン化を行い、その表面を熱酸化して第２のゲート絶縁膜
（32）を形成する。
第９図Ａ及びＢに示すように、例えば低比抵抗多結晶
シリコン層より成るコントロールゲート電極（26）を少
なくとも凹部（22）内の第２のゲート絶縁膜（32）上を
含んで先ず全面的に形成して後、選択的エッチングを行
って凹部（22）の内周面から開口部に至る部分のみを残
して他部をエッチング除去して、この多結晶シリコン層
より成るパターン化されたコントロールゲート電極（2
6）を形成する。
シリコン層より成るコントロールゲート電極（26）を少
なくとも凹部（22）内の第２のゲート絶縁膜（32）上を
含んで先ず全面的に形成して後、選択的エッチングを行
って凹部（22）の内周面から開口部に至る部分のみを残
して他部をエッチング除去して、この多結晶シリコン層
より成るパターン化されたコントロールゲート電極（2
6）を形成する。
第10図Ａ及びＢに示すように、凹部（22）内を埋め込
んで低融点ガラスいわゆるSOG層（33）を被着する。
んで低融点ガラスいわゆるSOG層（33）を被着する。
第11図Ａ及びＢに示すように、ガラス層（33）から選
択的エッチングを行って凹部（22）の中央部に溝（33
a）を形成して少くとも両ゲート電極（26）及び（25）
を、凹部（22）の相対向する側壁すなわち各島状分割部
（21i1）及び（21i2）に関して２分割する。
択的エッチングを行って凹部（22）の中央部に溝（33
a）を形成して少くとも両ゲート電極（26）及び（25）
を、凹部（22）の相対向する側壁すなわち各島状分割部
（21i1）及び（21i2）に関して２分割する。
次に第12図Ａ及びＢに示すように、例えばガラス層
（33）を除去し、凹部（22）内において、分割されたコ
ントロールゲート電極（26）間及びフローティングゲー
ト電極（25）間を覆って凹部（22）を埋め込むように全
面的に例えばSiO2より成る層間絶縁層（34）を被着形成
する。
（33）を除去し、凹部（22）内において、分割されたコ
ントロールゲート電極（26）間及びフローティングゲー
ト電極（25）間を覆って凹部（22）を埋め込むように全
面的に例えばSiO2より成る層間絶縁層（34）を被着形成
する。
第13図Ａ及びＢに示すように、この層間絶縁層（34）
に対して例えばフォトエッチングを行って各ドレイン領
域（24）上に電極窓（34a）を突設し、これら窓（34a）
を通じて、Ｘ方向に配列された共通のドレイン領域（2
4）上にそれぞれオーミックにコンタクトする例えばAl
導電層よりなるドレイン電極（35）をストライプ状に被
着し、それぞれビット線Ｂの導出を行う。また、Ｙ方向
に沿って形成された共通の凹部（22）の両側においてそ
れぞれFAMOSが形成され、それぞれＹ方向に関して共通
に設けられたコントロールゲート電極（26）によってワ
ードラインＷが形成され、Ｘ及びＹ方向に複数のセルが
配列され、それぞれワード線Ｗ、ビット線Ｂが導出され
たPROMが形成される。
に対して例えばフォトエッチングを行って各ドレイン領
域（24）上に電極窓（34a）を突設し、これら窓（34a）
を通じて、Ｘ方向に配列された共通のドレイン領域（2
4）上にそれぞれオーミックにコンタクトする例えばAl
導電層よりなるドレイン電極（35）をストライプ状に被
着し、それぞれビット線Ｂの導出を行う。また、Ｙ方向
に沿って形成された共通の凹部（22）の両側においてそ
れぞれFAMOSが形成され、それぞれＹ方向に関して共通
に設けられたコントロールゲート電極（26）によってワ
ードラインＷが形成され、Ｘ及びＹ方向に複数のセルが
配列され、それぞれワード線Ｗ、ビット線Ｂが導出され
たPROMが形成される。
尚、上述した例においては、ｎチャンネル型構成によ
るPROMについて説明した場合であるが、ｐチャンネル型
PROMに適用することもできる。
るPROMについて説明した場合であるが、ｐチャンネル型
PROMに適用することもできる。
また、上述した例においては１つの凹部（22）につい
て２つの島状分割部（21i1）（21i2）に関してそれぞれ
FAMOSを分離形成する場合を説明したが１つの凹部（2
2）で１つのFAMOSを構成するようにすることもできる。
て２つの島状分割部（21i1）（21i2）に関してそれぞれ
FAMOSを分離形成する場合を説明したが１つの凹部（2
2）で１つのFAMOSを構成するようにすることもできる。
上述したように本発明においては、半導体基体（21）
に溝（22）を設け、その溝（22）の底部と半導体基体表
面とにソース及びドレインを設け、基体（21）の厚さ方
向にメモリセルが配置された構造とすると共に、１つの
溝（22）について２つのメモリセルと２つのワード線を
形成した構造とすることにより、１つのメモリセルの占
有面積の縮小化を図ることができ、各セルの高密度化、
高集積度化が可能となり、メモリ装置の全体の小型化を
図ることができる。
に溝（22）を設け、その溝（22）の底部と半導体基体表
面とにソース及びドレインを設け、基体（21）の厚さ方
向にメモリセルが配置された構造とすると共に、１つの
溝（22）について２つのメモリセルと２つのワード線を
形成した構造とすることにより、１つのメモリセルの占
有面積の縮小化を図ることができ、各セルの高密度化、
高集積度化が可能となり、メモリ装置の全体の小型化を
図ることができる。
第１図〜第13図の各Ａ図は本発明によるPROMの一例の製
法を示す各工程における略線的平面図、同各Ｂ図は各Ａ
図のＢ−Ｂ線上の断面図、第14及び第15図は従来のEPRO
Mの平面図及びそのＡ−Ａ線上の断面図である。 （21）は半導体基体、（23）はソース領域、（24）はド
レイン領域、（22）は凹部、（31）及び（32）は第１及
び第２のゲート絶縁膜、（25）はフローティングゲート
電極、（26）はコントロールゲート電極である。
法を示す各工程における略線的平面図、同各Ｂ図は各Ａ
図のＢ−Ｂ線上の断面図、第14及び第15図は従来のEPRO
Mの平面図及びそのＡ−Ａ線上の断面図である。 （21）は半導体基体、（23）はソース領域、（24）はド
レイン領域、（22）は凹部、（31）及び（32）は第１及
び第２のゲート絶縁膜、（25）はフローティングゲート
電極、（26）はコントロールゲート電極である。
Claims (1)
- 【請求項１】半導体基体に形成された一方向に延在する
溝と、 上記溝の底部に形成された第１導電形のソース領域と、 上記溝に接して上記半導体基体表面に形成された第１導
電形のドレイン領域と、 上記ソース領域と上記ドレイン領域間に形成された第２
導電形の半導体層と、 上記溝の側壁に第１ゲート絶縁層を介して形成されたフ
ローティングゲート電極と、 第２ゲート絶縁層を介して、上記フローティングゲート
電極の一方と重なり部を有して形成され、ワード線を兼
ねるコントロールゲート電極と、 上記ドレイン領域にコンタクトホールを介して接続さ
れ、上記ワード線に直交するビット線とからなり、 上記フローティングゲート電極は、上記溝の一方の側壁
及び他方の側壁に、それぞれ溝の中心線を介して一方及
び他方に分離されて第１及び第２のフローティングゲー
トとして配置され、上記ワード線は、上記フローティン
グゲートの一方にのみカップリングして配置された第１
のワード線と、上記フローティングゲートの他方にのみ
カップリングして配置された第２のワード線とからなる ことを特徴とする不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176675A JP2646563B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176675A JP2646563B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6420668A JPS6420668A (en) | 1989-01-24 |
| JP2646563B2 true JP2646563B2 (ja) | 1997-08-27 |
Family
ID=16017757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62176675A Expired - Fee Related JP2646563B2 (ja) | 1987-07-15 | 1987-07-15 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646563B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105453B2 (ja) * | 1989-07-13 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置のセル構造 |
| JP4615456B2 (ja) * | 1997-04-25 | 2011-01-19 | ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー | 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 |
| JP3425853B2 (ja) * | 1997-08-29 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2006128390A (ja) * | 2004-10-28 | 2006-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256673A (ja) * | 1985-05-08 | 1986-11-14 | Fujitsu Ltd | 半導体装置 |
| JPH07120717B2 (ja) * | 1986-05-19 | 1995-12-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPS63285966A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体装置 |
| JPH0644632B2 (ja) * | 1987-06-29 | 1994-06-08 | 株式会社東芝 | 半導体記憶装置 |
| JP2735193B2 (ja) * | 1987-08-25 | 1998-04-02 | 株式会社東芝 | 不揮発性半導体装置及びその製造方法 |
-
1987
- 1987-07-15 JP JP62176675A patent/JP2646563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420668A (en) | 1989-01-24 |
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