JP4936644B2 - 窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - Google Patents
窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 Download PDFInfo
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Description
従って、これらの問題を解決した不揮発性メモリセルと配列が必要である。
図1A乃至1Eは、基板上に隔離領域を形成する周知のSTI方法を示す。図1Aを参照すると、業界では良く知られている好ましくはP型の半導体基板10(又は、半導体ウェル)の上面図を示す。二酸化シリコン(以下、「酸化物」)の第1層11が、基板10上に酸化又は酸化物堆積(例えば、化学蒸着又はCVD)などの既知の技術により約50−120オングストロームの厚さに形成(例えば、成長又は堆積で)される。酸化物11上には、ポリシリコン12の第2層が形成(例えば、成長又は堆積で)される。後で詳細に説明するように、ポリシリコン12の第2層は、3つのサブ層からなっている。真性ポリシリコンの第1サブ層(100−500オングストロームのオーダーの厚さを持つ)、真性ポリシリコンの第1サブ層上のドープされたポリシリコンの第2サブ層(例えば、Asによりドープされ、30−50オングストロームのオーダーの厚さを持つ)、及びドープされたポリシリコン層上の真性ポリシリコンの第3サブ層(30−50オングストロームのオーダーの厚さを持つ)である。理解されるように、ポリシリコンの第2層12は、犠牲層である。ポリシリコンで形成されていると説明されたが、限定的ではなく、酸化物又は窒化シリコン(以下、「窒化物」)などの絶縁材料を含むどんな材料で形成できる。最後に、窒化物の第3層14が、ポリシリコン層12上に、約1000−2000オングストロームの厚さに好ましくはCVDで形成される。図1Bは、結果として得られた構造の断面図を示す。
図1Eに示された構造はさらに以下に説明するように処理される。図2A乃至2Oは、図1Eに垂直な断面(図1Cに示されるような線2A−2Aに沿った)の能動領域22の構造の断面図を示す。図2Aは、メモリセル配列部分を線2A−2Aに沿って切断した図1Eの構造の断面図である。図3Aは、周辺部分の断面図である。
図4に示されるメモリセル60の動作を以下に説明する。
メモリセル60は、ソース/ドレイン40(a,b)に0ボルトを加え、そして制御ゲート54に高電圧、例えば、12ボルトを加えることにより消去される。同じ電圧が両ソース/ドレイン40(a,b)に加えられるため、チャンネル領域70内に電荷は流れない。さらに、制御ゲート54が浮遊ゲート36(a,b)と高度に容量的に結合しているため、浮遊ゲート36(a,b)から電子は制御ゲート54に加えられた正電圧により引かれて、ファラー・ノルデハイム・トンネリング機構を介して、電子が浮遊ゲート36(a,b)から取り出されて、先端62からトンネリング酸化層52を介して制御ゲート54へトンネルされる。この消去のためのポリ・ツー・ポリ・トンネリング機構は特許文献1に説明されている。本特許文献1を参照によりここに組み込む。
しかし、制御ゲート54と浮遊ゲート36との間の容量的結合はSTI50の高さにより変化できるため、浮遊ゲート36がソース/ドレイン領域40(a,b)に高く容量的に結合することができることに注意する。この場合、消去のため、ゼロ・ボルトが制御ゲート54に加えられて、+12ボルト等の正の高電圧がソース/ドレイン40(a,b)に加えられる。そして、電子が先端64から酸化層11を介してソース/ドレイン40へトンネルする。
メモリセル60のプログラミングは、2つの機構の内の1つ:第1浮遊ゲート36aがプログラムされるか又は第2浮遊ゲート36bがプログラムされるかいずれか、で行うことができる。最初に、第1浮遊ゲート36aのプログラミング、すなわち、第1浮遊ゲート36a上の電子の蓄積を説明する。第1ソース領域40aが、10乃至15ボルトの間の正電圧に維持される。制御ゲート54が、2乃至3ボルトの間の正電圧に維持される。第2ソース領域40bが、0ボルトに維持される。制御ゲート54が第2浮遊ゲート40bに強く容量的に結合しているため、制御ゲート54上の2−3ボルトの正電圧は、たとえ、第2浮遊ゲート36bがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域70の第3部分、すなわち、第2浮遊ゲート36bがその上にある第2ソース/ドレイン領域40bに隣接した部分、を導通するのに十分である。制御ゲート54の2−3ボルトの正電圧は、チャンネル領域の第2部分、すなわち、第1部分と第3部分との間のチャンネル領域70の部分、を導通するのに十分である。第1ソース領域40a上の10−15ボルトの間の正電圧はチャンネル領域70中の電子を引き付けるのに十分である。従って、電子が第2ソース領域40bから第1ソース領域40aへチャンネル領域70中を流れる。しかし、チャンネル領域70が第1浮遊ゲート36aの先端66aに接近するチャンネル領域70の接合部で、電子は第1浮遊ゲート36aに容量的に結合されている第1ソース領域40aの正の高電圧により発生される電圧の突然の増加を経験する。これにより電子は第1浮遊ゲート36aに注入されるホット・チャンネルになる。プログラミングのためのホット・チャンネル電子注入のこの機構は、特許文献1に記載されている。
メモリセル60の読出しは、2つの機構の1つ:第1浮遊ゲート36aの状態を読み出すか又は第2浮遊ゲート36bの状態を読み出すかのいずれか、で実行することができる。最初に、第2浮遊ゲート36b上に電子が蓄積されているかどうか、第2浮遊ゲート36bの状態を読み出す動作について説明する。第1ソース/ドレイン領域40aは、2乃至3.5ボルトの正電圧に維持される。これは、チャンネル領域70の第1部分を越えて延びるデプレション領域を作るのに十分である。制御ゲート54は、1乃至2ボルトの間の正電圧に維持される。第2ソース/ドレイン領域40bは、0ボルトに維持される。制御ゲート54上の1−2ボルトの間の正電圧は、チャンネル領域70の第2部分を導通するのに十分である。第2浮遊ゲート36bがプログラムされているか又はいないかに依存して、電子が第2ソース/ドレイン領域40bから第1ソース/ドレイン領域40bへチャンネル領域70中を流れる。もし、第2浮遊ゲート36bがプログラムされていると、第2浮遊ゲート36bが上にあるチャンネル領域70の第3部分を導通しない。この場合、電子の流れは生じない。しかし、もし、第2浮遊ゲート36bが消去されていると、電子が第2ソース/ドレイン領域40bから、チャンネル領域70の第3部分を通り、チャンネル領域70の第2部分を通り(制御ゲート54がそれを導通しているため)、第1ソース/ドレイン領域40aに加えられている正電圧により生じたデプレション領域の外側境界まで流れる。従って、第1ソース領域40aにて検知される電流の存在/不存在又は電流量が、第2浮遊ゲート36bのプログラミング状態を決定する。
メモリセル60の配列の動作を以下に説明する。図5に概略的にメモリセルの配列が示されている。図5に示すように、メモリセル60の配列は、複数の列:60a(1−k),60b(1−k)及び60c(1−k)と行:60(a−n)1、60(a−n)2及び60(a−n)3に配置された複数のメモリセル60を持つ。メモリセル60に接続された制御ゲート54はまた、同じ列の他のメモリセル60に接続されている。メモリセル60に接続された第1及び第2ソース領域40はまた、同じ行内の他のメモリセル60に接続されている。
消去動作において、共通の制御ゲート線54により接続された同じ列内のメモリセル60は同時に消去される。従って、例えば、もし、列60b(1−n)内のメモリセル60を消去したい場合、制御ゲート線54bが、8乃至12ボルトの間に維持される。選択されない制御ゲート線54a及び54cは、0ボルトに維持される。全てのソース/ドレイン領域線、40a、40b及び40cもまた、0ボルトに維持される。このようにして、全てのメモリセル60b(1−n)が同時に消去されるが、全ての他の列内のメモリセル60の全ての端子は接地電圧にあるため、他の列内のメモリセル60に関して、消去妨害は発生しない。
メモリセル60b2の第2浮遊ゲート36bがプログラムされると仮定する。従って、上述の説明に基づいて、さまざまな線に加えられる電圧は次の通りである。制御ゲート線54bは2乃至3ボルトの正電圧、その他の全ての選択されない制御ゲート線54は0ボルトにされる。ソース/ドレイン線40bは0ボルトに維持される。ソース/ドレイン線40aなど、ソース/ドレイン線40bに隣接した全ての選択されないソース/ドレイン線40は0ボルトに維持される(ソース/ドレイン40bの反対側)。選択されたソース/ドレイン線40cは、10乃至15ボルトの間の正電圧に維持される。ソース/ドレイン線40dなど、ソース/ドレイン線40bに隣接する全ての選択されないソース/ドレイン線40は、3乃至4ボルトの間の電圧に維持される(ソース/ドレイン40aの反対側)。選択されないメモリセルへの「妨害」は次の通りである。
メモリセル60b2の第2浮遊ゲート36bが読み出されると仮定する。よって、前述の説明に従って、以下の様に電圧がさまざまな線に加えられる。ソース/ドレイン線40bに2乃至3.5ボルトの間の正電圧、制御ゲート線54bに1乃至2ボルトの間の正電圧、ソース/ドレイン線40cに0ボルトの電圧が加えられる。
20 溝
30 溝
36a 第1浮遊ゲート
36b 第2浮遊ゲート
40a 第1ソース/ドレイン
40b 第2ソース/ドレイン
54 制御ゲート
60 メモリセル
62、64、66 先端
70 チャンネル領域
Claims (16)
- 第1導電型の単結晶の半導体材料中に不揮発性メモリセルを製造する方法であって、
前記材料中に前記第1導電型とは異なる第2導電型の第1領域及び第2領域を形成し、前記第1領域及び第2領域を接続して電荷を伝導するチャンネル領域を形成し、前記チャンネル領域は第1部分及び第2部分を有し、前記チャンネル領域の前記第1部分は第1領域に隣接し、前記チャンネル領域の前記第2部分は前記第1部分と第2領域との間にあり、
前記チャンネル領域上に誘電体を形成し、
前記誘電体上に、真性ポリシリコンの第1層と、該第1層の上にあるドープされたポリシリコンの層と、該ドープされたポリシリコンの層の上にある真性ポリシリコンの第2層と、を含む複合ポリシリコンの層を形成し、
前記複合ポリシリコンをエッチングすることにより該複合ポリシリコンに、前記チャンネル領域の前記第1部分から離間した第1窪みを形成し、
前記第1窪み中に第1浮遊ゲートを形成し、
前記チャンネル領域の前記第2部分から離間し、前記第1浮遊ゲートと容量的に結合したゲート電極を形成する、
各ステップを含む方法。 - 前記チャンネル領域の前記第2部分から離間した第2窪みを前記複合ポリシリコンに形成し、
前記第2窪み中に第2浮遊ゲートを形成し、
前記ゲート電極を形成するための前記ステップが、前記第2浮遊ゲートと容量的に結合した前記ゲート電極を形成することをさらに含む請求項1に記載の方法。 - 前記複合ポリシリコンの上に窒化シリコンの層が形成される請求項1に記載の方法。
- 各々が側壁と底壁を持ち互いに離間した第1及び第2溝を前記半導体材料内に形成し、 前記材料内に第1領域及び第2領域を形成する前記ステップが、前記第1溝及び前記第2溝の前記側壁に隣接した前記第1領域及び第2領域をそれぞれ形成することをさらに含む請求項1に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、実質的に三角形状である請求項1に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、ポリシリコンから作られている請求項5に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、窒化シリコンから作られている請求項5に記載の方法。
- 第1導電型の単結晶の半導体材料中に不揮発性メモリセルの配列を製造する方法であって、不揮発性メモリセルの前記配列は前記半導体材料中に複数の行及び列に配置された複数の不揮発性メモリセルを有し、
前記半導体基板上に前記列方向に延びて互いに実質的に平行な離間した隔離領域を形成して、隣り合う隔離領域の各対の間に能動領域を形成し、前記半導体基板は表面を有し、 各能動領域中に複数のメモリセルを形成し、各メモリセルの形成は、
前記材料中に前記第1導電型とは異なる第2導電型の第1領域及び第2領域を形成し、前記第1領域及び第2領域を接続して電荷を伝導するチャンネル領域を形成し、前記チャンネル領域は第1部分及び第2部分を有し、前記チャンネル領域の前記第1部分は第1領域に隣接し、前記チャンネル領域の前記第2部分は前記第1部分と第2領域との間にあり、
前記チャンネル領域上に誘電体を形成し、
前記誘電体上に、真性ポリシリコンの第1層と、該第1層の上にあるドープされたポリシリコンの層と、該ドープされたポリシリコンの層の上にある真性ポリシリコンの第2層と、を含む複合ポリシリコンの層を形成し、
前記複合ポリシリコンをエッチングすることにより該複合ポリシリコンに、前記チャンネル領域の前記第1部分から離間した第1窪みを形成し、
前記第1窪み中に第1浮遊ゲートを形成し、
前記チャンネル領域の前記第2部分から離間し、前記第1浮遊ゲートと容量的に結合したゲート電極を形成する、
各ステップを含む方法。 - 前記チャンネル領域の前記第2部分から離間した第2窪みを前記複合ポリシリコンに形成し、
前記第2窪み中に第2浮遊ゲートを形成し、
前記ゲート電極を形成するための前記ステップが、前記第2浮遊ゲートと容量的に結合した前記ゲート電極を形成することをさらに含む請求項8に記載の方法。 - 前記複合ポリシリコンの上に窒化シリコンの層が形成される請求項8に記載の方法。
- 各々が側壁と底壁を持ち互いに離間した第1及び第2溝を前記半導体材料内に形成し、 前記材料内に第1領域及び第2領域を形成する前記ステップが、前記第1溝及び前記第2溝の前記側壁に隣接した前記第1領域及び第2領域をそれぞれ形成することをさらに含む請求項8に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、実質的に三角形状である請求項8に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、ポリシリコンから作られている請求項8に記載の方法。
- 前記第1及び第2浮遊ゲートの各々が、窒化シリコンから作られている請求項8に記載の方法。
- 前記第1領域及び前記第2領域を形成する前記ステップが、複数の列を横断して前記行方向へ前記第1領域及び前記第2領域を連続的に形成し、隣接する行のメモリセルが共通の第1領域を共有する請求項10に記載の方法。
- 前記ゲート電極を形成する前記ステップが、複数メモリセルを横断して前記列方向へ前記ゲート電極を連続的に形成する請求項10に記載の方法。
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DE102005004596B4 (de) * | 2005-02-01 | 2011-09-15 | Austriamicrosystems Ag | Verfahren zur Herstellung von verrundeten Polysiliziumelektroden auf Halbleiterbauelementen |
US7355236B2 (en) * | 2005-12-22 | 2008-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile floating gate memory cells with polysilicon storage dots and fabrication methods thereof |
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US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
US6103573A (en) * | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
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US6426896B1 (en) * | 2000-05-22 | 2002-07-30 | Actrans System Inc. | Flash memory cell with contactless bit line, and process of fabrication |
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US20020163031A1 (en) * | 2001-05-02 | 2002-11-07 | Chien-Hung Liu | Dual-bit flash memory built from a discontinuous floating gate |
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