JP2004312019A - 窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - Google Patents

窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 Download PDF

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Abstract

【課題】 高密度な双方向性読出し／プログラム不揮発性メモリセル及び配列を提供する。
【解決手段】 不揮発性メモリセル（６０）は半導体基板（１０）中に形成された、ソース／ドレイン領域（４０ａ、４０ｂ）と、第１部分、第２部分及び第３部分からなるチャンネル領域（７０）と、ゲート電極（５４）と、電荷を蓄積するための導電性又は非導電性の浮遊ゲート（３６ａ、３６ｂ）とを持つ。浮遊ゲートは窪み中に形成された３つの先端（６２、６４、６６）を持つほぼ三角形状を有する。ゲート電極は浮遊ゲートと容量的に結合している。
【選択図】 図４

Description

本発明は、電荷を貯蔵するため窪み中に形成された浮遊ゲートを使用する不揮発性メモリセルに関する。より詳細には、本発明は、２つの浮遊ゲートが形成されて単一セル内に複数ビットを双方向的に記憶し読み出すことが可能なこのような不揮発性メモリセル及びこのようなセルの配列及び製造方法に関する。
記憶のために浮遊ゲートを使用した単方向性読出し／プログラム不揮発性メモリセルは、業界で良く知られている。例えば、特許文献１を参照。典型的に、これらのタイプのメモリセルの各々は、１つのビットを記憶するために導電性浮遊ゲートを使用する。すなわち、浮遊ゲートが電荷を貯蔵するか又はしないかのいずれかである。浮遊ゲート上に貯蔵された電荷はトランジスタのチャンネル中の電荷の流れを制御する。このような不揮発性メモリセルの記憶容量を増大する要望のために、このようなメモリセルの浮遊ゲートにセルの異なる状態を決定する異なる量のいくつかの電荷を貯蔵するようにプログラムし、これにより単一セル中に複数ビットを記憶させる。セルを複数レベル状態の１つにプログラムし、そしてこのような状態を読み出す場合の問題は、１つの状態を他から区別するため浮遊ゲート上に貯蔵される電荷量を大変注意深く制御しなければならないことである。さらに、従来技術の単方向性読出し／プログラム不揮発性メモリセルにおいては、浮遊ゲートはマスキング・ステップ等を含むリソグラフイック・プロセスにより製造されていて、「大きい」構造となる。
２０００年にＩＥＥＥから発行された、ゼット・クリボカビック等の論文「非常に良い電界記憶を持つ量子井戸メモリ装置（ＱＷＭＤ）」には、量子井戸として浮遊ゲートを使用する装置が開示されている。しかし、これは離間した領域と、これらの間に電荷を伝導するためのチャンネルを持つ不揮発性メモリセルとは大変異なる。
単一セル中に複数のビットを記憶できる双方向性読出し／プログラム不揮発性メモリセルも業界で良く知られている。例えば、特許文献２を参照。典型的に、これらのタイプのメモリセルは、電荷を捕まえるため、二酸化シリコンなどの２つの絶縁層の間にある窒化シリコンなどの異なる絶縁性トラッピング材料を使用する。トランジスタのチャンネル中の電荷の流れを制御するために電荷がソース／ドレインの近くで捕まえられる。セルはソース／ドレイン領域の１つの近くで捕まえられた電荷の状態を決定するために１つの方向に読み出され、そして、ソース／ドレイン領域の他の近くで捕まえられた電荷の状態を決定するために反対方向に読み出される。したがって、これらのセルは双方向的に読み出され及びプログラムされる。
米国特許第５，０２９，１３０号公報 米国特許第６，０１１，７２５号公報
これらのタイプのセルの問題は、消去のため、プログラミング電荷を「中性化」するために最初にプログラミング電荷が捕まえられた正確に同じ場所のトラッピング材料中に反対導電性の電荷又は正孔が注入又は「プログラム」されなければならないことである。プログラミング電荷と消去電荷とが非導電性トラッピング材料中に注入されるため、電荷は導電性材料のようには移動しない。従って、もし、消去電荷をプログラミング電荷の場所に注入する際に誤りがあると、消去電荷はプログラミング電荷を中性化せず、そしてセルは完全には消去されない。さらに、消去電荷を注入するために、セルは双方向的に消去されなければならず、よって、１つのセルを消去するのに要する時間が増大する。
従って、これらの問題を解決した不揮発性メモリセルと配列が必要である。
本発明においては、不揮発性メモリセルが、第１導電性型の単結晶シリコンなどの実質的に単結晶の半導体材料を含む。各々が第１導電型とは異なる第２導電型の第１領域及び第２領域が互いに離間して半導体材料中に形成される。第１部分及び第２部分を有するチャンネル領域が電荷を流すために第１及び第２領域を接続する。誘電体がチャンネル領域上にある。浮遊ゲートが、チャンネル領域の第１部分から離間して誘電体上にある。チャンネル領域の第１部分は第１領域の隣接していて、浮遊ゲートは概略的に三角形状を持つ。ゲート電極が、浮遊ゲートと容量的に結合していて、チャンネル領域の第２部分から離間している。チャンネルの第２部分は第１部分と第２領域との間にある。
また、本発明は、各々が概略的に三角形状を持つ２つの浮遊ゲートを有する不揮発性メモリセル、前述した不揮発性メモリセルの配列、及び不揮発性メモリセル及び配列の製造方法にも関する。
本発明の方法は、本発明のメモリセル配列を製造する処理ステップを示す図１Ａ乃至１Ｅ及び図２Ａ乃至２Ｏ及び本発明のメモリセル配列の周辺部分を製造する処理ステップを示す図３Ａ乃至３Ｏに説明されている。方法は、業界で良く知られている好ましくはＰ型の半導体基板１０から出発する。以下に説明される層の厚さは設計規則とプロセス技術生成に依存する。ここで説明されるのは０．１ミクロン・プロセスのものである。しかし、当業者には理解されるように本発明はどんな特定のプロセス技術生成に限定されず、以下に説明されるどんなプロセス・パラメータのどんな特定の値に限定されない。
隔離領域形成
図１Ａ乃至１Ｅは、基板上に隔離領域を形成する周知のＳＴＩ方法を示す。図１Ａを参照すると、業界では良く知られている好ましくはＰ型の半導体基板１０（又は、半導体ウェル）の上面図を示す。二酸化シリコン（以下、「酸化物」）の第１層１１が、基板１０上に酸化又は酸化物堆積（例えば、化学蒸着又はＣＶＤ）などの既知の技術により約５０−１２０オングストロームの厚さに形成（例えば、成長又は堆積で）される。酸化物１１上には、ポリシリコン１２の第２層が形成（例えば、成長又は堆積で）される。後で詳細に説明するように、ポリシリコン１２の第２層は、３つのサブ層からなっている。真性ポリシリコンの第１サブ層（１００−５００オングストロームのオーダーの厚さを持つ）、真性ポリシリコンの第１サブ層上のドープされたポリシリコンの第２サブ層（例えば、Ａｓによりドープされ、３０−５０オングストロームのオーダーの厚さを持つ）、及びドープされたポリシリコン層上の真性ポリシリコンの第３サブ層（３０−５０オングストロームのオーダーの厚さを持つ）である。理解されるように、ポリシリコンの第２層１２は、犠牲層である。ポリシリコンで形成されていると説明されたが、限定的ではなく、酸化物又は窒化シリコン（以下、「窒化物」）などの絶縁材料を含むどんな材料で形成できる。最後に、窒化物の第３層１４が、ポリシリコン層１２上に、約１０００−２０００オングストロームの厚さに好ましくはＣＶＤで形成される。図１Ｂは、結果として得られた構造の断面図を示す。
一旦、第１、第２及び第３層１１／１２／１４が形成されると、適当なフォト・レジスト材料１６が窒化層１４上に塗布されて、図１Ｃに示すようにＹ又は列方向に延びる中央領域（ストライプ１８）からフォト・レジスト材料を選択的に除去するマスキング・ステップが実行される。フォト・レジスト材料１６が除去された場所では、露出された窒化層１４、ポリシリコン層１２及び酸化層１１が構造中に溝２０を形成するために標準のエッチング技術（すなわち、異方性窒化物及び酸化物エッチ・プロセス）を使用してストライプ１８にてエッチ除去される。隣接ストライプ１８間の距離Ｗは、使用されるプロセスの最小のリソグラフイック特徴と同程度に小さくできる。そして、シリコン・エッチ・プロセスが図１Ｄに示すように、約５００−４０００オングストロームの深さまでシリコン基板１０中に溝２０を掘り下げるのに使用される。フォト・レジスト１６が除去されない場所では、窒化層１４、ポリシリコン層１２及び酸化層１１が維持される。結果として得られる構造が図１Ｄに示され、隔離された領域２４によりインターレースされた能動領域２２が画定される。
この構造は残留フォト・レジスト１６を除去するためにさらに処理される。そして、二酸化シリコンなどの隔離材料が厚い酸化層の堆積により溝２０内に形成され、その後に、図１Ｅに示すように溝２０内の酸化物ブロック２６を除いて酸化層を除去するために（窒化層１４をエッチ・ストップとして使用して）化学機械研磨又はＣＭＰエッチが続く。
図１Ａ乃至１Ｅは、基板のメモリセル配列領域を示す。ここには、メモリセルの列が隔離領域２４により分離された能動領域２２内に形成される。また、基板１０は、メモリセル配列領域中に形成されたメモリセルを動作するのに使用される制御回路が形成される少なくとも１つの周辺領域を含むことに注意する。好ましくは、隔離ブロック２６が周辺領域にも上述した同じＳＴＩプロセス中に形成される。
メモリセル配列形成
図１Ｅに示された構造はさらに以下に説明するように処理される。図２Ａ乃至２Ｏは、図１Ｅに垂直な断面（図１Ｃに示されるような線２Ａ−２Ａに沿った）の能動領域２２の構造の断面図を示す。図２Ａは、メモリセル配列部分を線２Ａ−２Ａに沿って切断した図１Ｅの構造の断面図である。図３Ａは、周辺部分の断面図である。
そして、フォト・レジスト１６が周辺部分上を含む全てに塗布される。マスキング・ステップが実行されて、フォト・レジスト１６のＸ方向に延びたストライプが除去される。フォト・レジスト中に開口３０が形成される。フォト・レジストをマスクとして用い、ポリシリコン１２をエッチ・ストップとして用い、窒化物１４の異方性エッチが行われる。この後に、酸化物１１をエッチ・ストップとして用い、ポリシリコン１２の異方性エッチが続く。図２Ｂに結果として得られた構造が示されている。図２Ｂに示された開口３０は、ＳＴＩ酸化物２６が開口３０に隣接しているため、Ｘ方向（紙の内又は外へ）に連続していないことに注意する。図３Ｂに示すように、フォト・レジスト１６により保護された周辺部分はこのプロセスにより影響を受けない。
次に、ポリシリコン１２のウェット・エッチが行われる。周辺はフォト・レジスト１６によりまだ保護されているため、ポリシコンのウェット・エッチによる変化はない。セル部分では、ドープされたポリシリコン・サブ層がドープされていない又は真性ポリシリコン・サブ層よりも早くエッチされるために、ポリシリコン１２のウェット・エッチはポリシリコン１２の「横方向」エッチングを生ずる。これは、ドープされたポリシリコンとドープされていない又は真性ポリシリコンとの間のエッチ速度の差に起因する。さらに、このエッチング・プロセスは本質的に自己制限的である。このプロセスによりポリシリコンがエッチされることによる横方向長さは、エッチャントの拡散速度により制限される。次に、酸化層１１のウェット・エッチが行われる。図２Ｃに結果として得られた構造が示される。図３Ｃに示されるように周辺部分は変化しない。
図２Ｃに示される構造の酸化プロセスが実行される。これは露出されたポリシリコン１２を酸化して、層３２を形成する。さらに、好ましくは、ＨＯＴＣＶＤプロセスにより約２００−２５０オングストロームの層を形成して、酸化物３４の層を堆積する。結果として得られる構造が、図２Ｄに示される。図３Ｄに示すように、周辺部分は変化しない。
そして、ドープされたポリシリコン３６が構造上に、例えば、ＣＶＤにより、１００−２５０オングストロームのオーダーの厚さで堆積される。ポリシリコン３６は、前のウェット・エッチにより作られた「窪み」を充填する。そして、この後に酸化層３４をエッチ・ストップとして使用した、異方性エッチが続く。図２Ｅに結果として得られる構造が示される。図３Ｅに示すように、周辺部分は影響を受けない。代替的に、ポリシリコンの代りに、窒化物などの電荷を捕まえることのできる材料が、ウェット・エッチにより作られた「窪み」を充填するために使用できる。窒化物を使用したメモリセルの動作は、特許文献２に開示されているものと同様である。
次に、酸化物の層３４が異方性エッチにより除去されて、下にある基板１０を露出する。また、酸化層３４の除去は、ＳＴＩ２６内の酸化物の一部を除去する。そして、基板１０は、基板１０内のＳＴＩ２６の深さである約５００−４０００オングストロームの深さまで異方性エッチされる。そして、ＳＴＩ内の酸化物２６の異方性エッチが基板１０をエッチ・ストップとして使用して実行される。図２Ｆに示すように、Ｘ方向に連続した溝３０が結果として得られる。さらに、溝３０を囲むソース／ドレイン領域４０（ａ，ｂ）を形成する注入が行われる。従って、ソース／ドレイン領域４０（ａ，ｂ）がＸ方向へ連続して延びる。さらに、ソース／ドレイン領域４０（ａ，ｂ）は、溝３０の一方側に能動装置のためのソース／ドレイン領域を形成し、溝３０の他の側にその能動装置のソース／ドレイン領域を形成する。従って、装置の隣接する行は、共通のソース／ドレイン領域を共有する。図２Ｆに結果として構造が示されている。図３Ｆに示すように、周辺部分は変化しない。
フォト・レジスト層１６が除去され、そして、全構造上に再度塗布される。図３Ｇに示すように、周辺部分に開口４２が作られる。フォト・レジスト１６により保護されたセル部分は図２Ｇに示すように変化しない。周辺部分において、ポリシリコン層１２をエッチ・ストップとして使用して、窒化層１４の異方性エッチが行われる。その後、酸化層１１に達するまで、ポリシリコン層１２が異方性エッチされる。結果として得られた構造が図３Ｇに示される。
周辺部分の露出された酸化層１１は、基板１０に到達するまで、異方性エッチされる。そして、基板１０は、ＳＴＩ溝４２を形成するために周辺でエッチされる。そして、フォト・レジスト層１６は除去される。ＳＴＩ酸化物４４が溝４２中に堆積され、そしてＳＴＩ酸化物５０が溝３０中に堆積される。通常のＣＭＰプロセスが、窒化層１４と平面をなすように、ＳＴＩ３０及び４２中の酸化物の平面表面を研磨するために使用される。図２Ｈ及び３Ｈに、結果として得られる構造が示されている。
セル部分が、再び、フォト・レジスト層１６を使用してマスクされる。図２Ｉに結果として得られる構造が示される。周辺部分に関しては、論理ゲート装置を形成するための窒化層１４の除去、マスキング及びポリシリコン層１２のエッチングなどの、論理回路を形成するための通常のプロセスを行うことができる。図３Ｉに結果して得られる構造が、概略的に示されている。
そして、セル部分からフォト・レジスト１６が除去される。ＳＴＩ酸化物５０及びＳＴＩ酸化物４４は、所望の高さに異方性エッチできる。後で詳細に説明するように、基板１０の平面上のＳＴＩ５０の高さは、装置の動作の容量性結合に影響を与える。図２Ｊ及び３Ｊに結果として得られる構造を示す。
そして、窒化物の層１４が除去される。ポリシリコンの層１２が、酸化層１１をエッチ・ストップとして使用して、反応性イオン・エッチングにより異方性的に除去される。前に形成された、窪み中に堆積されたポリシリコン３６は、酸化物３２の層により覆われているため、概略的に三角形状のポリシリコン３６は、ＲＩＥポリシリコン除去プロセスには影響されない。ポリシリコン３６は、メモリセルの浮遊ゲートを形成する。図２Ｋ及び３Ｋに、結果として得られる構造が示される。
次に、フォト・レジスト１６が再び塗布されて、装置の周辺部分を覆う。装置のセル部分は、メモリセルのチャンネルのＶｔｈを調節するために、イオン注入ステップを受ける（複数のイオン注入ステップを含む）。図２Ｌ及び３Ｌに、結果として得られる構造が示される。
次に、フォト・レジスト１６が周辺部分から除去され、そしてセル部分のみを覆うために再び塗布される。装置の周辺部分は、周辺論理装置のチャンネルのＶｔｈを調節するために、イオン注入ステップを受ける（複数のイオン注入ステップを含む）。図２Ｍ及び３Ｍに、結果として得られる構造が示される。
次に、フォト・レジスト１６が除去される。ウェット・エッチが浮遊ゲート３６を覆う酸化層３２を除去するために適用される。浮遊ゲート３６上に高電圧ゲート誘電体が形成される。これは、浮遊ゲート３６を再酸化して、そして構造にＨＴＯ（高温度酸化物）５２の層を覆うことで作ることができる。図２Ｎ及び３Ｎに、結果として得られる構造が示されている。
最後に、制御ゲートを形成するために、ポリシリコンの層５４が塗布されて、そしてドープされて、エッチされる。図２Ｏ及び３Ｏに、結果として得られる構造が示されている。
図４に、本発明のメモリセル６０の断面図の例が示されている。図４に示すように、セル６０は、もし基板がＰタイプであるならば、各々が例えばＮタイプである第１及び第２ソース／ドレイン４０ａ及び４０ｂをそれぞれ含む。チャンネル領域７０は、第１ソース／ドレイン４０ａと第２ソース／ドレイン４０ｂとを接続する。チャンネル領域７０は、３つの部分を含む。第１ソース／ドレイン４０ａに直接隣接する第１部分、第２ソース／ドレイン４０ｂに直接隣接する第３部分、及び、第１部分と第３部分との間の第２部分である。第１浮遊ゲート３６ａが、チャンネル領域７０から絶縁されて、第１部分上にある。第２浮遊ゲート３６ｂが、チャンネル領域７０から絶縁されて、第３部分上にある。制御ゲート５４が、第１及び第２浮遊ゲート３６ａ及び３６ｂと容量的に結合していて、チャンネル領域７０の第２部分から絶縁されている。制御ゲートは、概略的にＹ又は列方向に走っている。浮遊ゲート３６ａ及び３６ｂの各々は、窪み中に形成されて、「先端」６２、６４及び６６を持つ概略的に三角形状を有する。前述したように、浮遊ゲート３６（ａ，ｂ）は、ポリシリコンに加えて、窒化物などのトラッピング材料により作成できる。従って、ここ及び請求項において使用される「浮遊ゲート」という言葉は、上述したように「窪み」中に材料が形成できるならば、導電性又は非導電性にかかわらず、どんな電荷蓄積要素を意味する。
前述したように、ＳＴＩ５０の「高さ」が、制御ゲート５４と浮遊ゲート３６の間の容量的結合を制御する。もし、ＳＴＩ５０が「より高い」と、制御ゲート５４は浮遊ゲート３６からさらに離間して、それらの間により少ない容量的結合を生ずる。もし、ＳＴＩ５０が図４に示すように、基板１０の平面レベルに有るか又は近いと、制御ゲート５４と浮遊ゲート３６との間の容量的結合は最大に近くなる。
メモリセル動作
図４に示されるメモリセル６０の動作を以下に説明する。
消去
メモリセル６０は、ソース／ドレイン４０（ａ，ｂ）に０ボルトを加え、そして制御ゲート５４に高電圧、例えば、１２ボルトを加えることにより消去される。同じ電圧が両ソース／ドレイン４０（ａ，ｂ）に加えられるため、チャンネル領域７０内に電荷は流れない。さらに、制御ゲート５４が浮遊ゲート３６（ａ，ｂ）と高度に容量的に結合しているため、浮遊ゲート３６（ａ，ｂ）から電子は制御ゲート５４に加えられた正電圧により引かれて、ファラー・ノルデハイム・トンネリング機構を介して、電子が浮遊ゲート３６（ａ，ｂ）から取り出されて、先端６２からトンネリング酸化層５２を介して制御ゲート５４へトンネルされる。この消去のためのポリ・ツー・ポリ・トンネリング機構は特許文献１に説明されている。本特許文献１を参照によりここに組み込む。
しかし、制御ゲート５４と浮遊ゲート３６との間の容量的結合はＳＴＩ５０の高さにより変化できるため、浮遊ゲート３６がソース／ドレイン領域４０（ａ，ｂ）に高く容量的に結合することができることに注意する。この場合、消去のため、ゼロ・ボルトが制御ゲート５４に加えられて、＋１２ボルト等の正の高電圧がソース／ドレイン４０（ａ，ｂ）に加えられる。そして、電子が先端６４から酸化層１１を介してソース／ドレイン４０へトンネルする。
プログラミング
メモリセル６０のプログラミングは、２つの機構の内の１つ：第１浮遊ゲート３６ａがプログラムされるか又は第２浮遊ゲート３６ｂがプログラムされるかいずれか、で行うことができる。最初に、第１浮遊ゲート３６ａのプログラミング、すなわち、第１浮遊ゲート３６ａ上の電子の蓄積を説明する。第１ソース領域４０ａが、１０乃至１５ボルトの間の正電圧に維持される。制御ゲート５４が、２乃至３ボルトの間の正電圧に維持される。第２ソース領域４０ｂが、０ボルトに維持される。制御ゲート５４が第２浮遊ゲート４０ｂに強く容量的に結合しているため、制御ゲート５４上の２−３ボルトの正電圧は、たとえ、第２浮遊ゲート３６ｂがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域７０の第３部分、すなわち、第２浮遊ゲート３６ｂがその上にある第２ソース／ドレイン領域４０ｂに隣接した部分、を導通するのに十分である。制御ゲート５４の２−３ボルトの正電圧は、チャンネル領域の第２部分、すなわち、第１部分と第３部分との間のチャンネル領域７０の部分、を導通するのに十分である。第１ソース領域４０ａ上の１０−１５ボルトの間の正電圧はチャンネル領域７０中の電子を引き付けるのに十分である。従って、電子が第２ソース領域４０ｂから第１ソース領域４０ａへチャンネル領域７０中を流れる。しかし、チャンネル領域７０が第１浮遊ゲート３６ａの先端６６ａに接近するチャンネル領域７０の接合部で、電子は第１浮遊ゲート３６ａに容量的に結合されている第１ソース領域４０ａの正の高電圧により発生される電圧の突然の増加を経験する。これにより電子は第１浮遊ゲート３６ａに注入されるホット・チャンネルになる。プログラミングのためのホット・チャンネル電子注入のこの機構は、特許文献１に記載されている。
第２浮遊ゲート３６ｂをプログラムするには、第１ソース領域４０ａに加えられる電圧が、第２ソース領域４０ｂに加えられる電圧と反転される。
読出し
メモリセル６０の読出しは、２つの機構の１つ：第１浮遊ゲート３６ａの状態を読み出すか又は第２浮遊ゲート３６ｂの状態を読み出すかのいずれか、で実行することができる。最初に、第２浮遊ゲート３６ｂ上に電子が蓄積されているかどうか、第２浮遊ゲート３６ｂの状態を読み出す動作について説明する。第１ソース／ドレイン領域４０ａは、２乃至３．５ボルトの正電圧に維持される。これは、チャンネル領域７０の第１部分を越えて延びるデプレション領域を作るのに十分である。制御ゲート５４は、１乃至２ボルトの間の正電圧に維持される。第２ソース／ドレイン領域４０ｂは、０ボルトに維持される。制御ゲート５４上の１−２ボルトの間の正電圧は、チャンネル領域７０の第２部分を導通するのに十分である。第２浮遊ゲート３６ｂがプログラムされているか又はいないかに依存して、電子が第２ソース／ドレイン領域４０ｂから第１ソース／ドレイン領域４０ｂへチャンネル領域７０中を流れる。もし、第２浮遊ゲート３６ｂがプログラムされていると、第２浮遊ゲート３６ｂが上にあるチャンネル領域７０の第３部分を導通しない。この場合、電子の流れは生じない。しかし、もし、第２浮遊ゲート３６ｂが消去されていると、電子が第２ソース／ドレイン領域４０ｂから、チャンネル領域７０の第３部分を通り、チャンネル領域７０の第２部分を通り（制御ゲート５４がそれを導通しているため）、第１ソース／ドレイン領域４０ａに加えられている正電圧により生じたデプレション領域の外側境界まで流れる。従って、第１ソース領域４０ａにて検知される電流の存在／不存在又は電流量が、第２浮遊ゲート３６ｂのプログラミング状態を決定する。
第１浮遊ゲート３６ａを読み出すには、第１ソース／ドレイン領域４０ａに加えられる電圧が、第２ソース／ドレイン領域４０ｂに加えられる電圧と反転される。
メモリセル配列の動作
メモリセル６０の配列の動作を以下に説明する。図５に概略的にメモリセルの配列が示されている。図５に示すように、メモリセル６０の配列は、複数の列：６０ａ（１−ｋ），６０ｂ（１−ｋ）及び６０ｃ（１−ｋ）と行：６０（ａ−ｎ）１、６０（ａ−ｎ）２及び６０（ａ−ｎ）３に配置された複数のメモリセル６０を持つ。メモリセル６０に接続された制御ゲート５４はまた、同じ列の他のメモリセル６０に接続されている。メモリセル６０に接続された第１及び第２ソース領域４０はまた、同じ行内の他のメモリセル６０に接続されている。
消去
消去動作において、共通の制御ゲート線５４により接続された同じ列内のメモリセル６０は同時に消去される。従って、例えば、もし、列６０ｂ（１−ｎ）内のメモリセル６０を消去したい場合、制御ゲート線５４ｂが、８乃至１２ボルトの間に維持される。選択されない制御ゲート線５４ａ及び５４ｃは、０ボルトに維持される。全てのソース／ドレイン領域線、４０ａ、４０ｂ及び４０ｃもまた、０ボルトに維持される。このようにして、全てのメモリセル６０ｂ（１−ｎ）が同時に消去されるが、全ての他の列内のメモリセル６０の全ての端子は接地電圧にあるため、他の列内のメモリセル６０に関して、消去妨害は発生しない。
プログラム
メモリセル６０ｂ２の第２浮遊ゲート３６ｂがプログラムされると仮定する。従って、上述の説明に基づいて、さまざまな線に加えられる電圧は次の通りである。制御ゲート線５４ｂは２乃至３ボルトの正電圧、その他の全ての選択されない制御ゲート線５４は０ボルトにされる。ソース／ドレイン線４０ｂは０ボルトに維持される。ソース／ドレイン線４０ａなど、ソース／ドレイン線４０ｂに隣接した全ての選択されないソース／ドレイン線４０は０ボルトに維持される（ソース／ドレイン４０ｂの反対側）。選択されたソース／ドレイン線４０ｃは、１０乃至１５ボルトの間の正電圧に維持される。ソース／ドレイン線４０ｄなど、ソース／ドレイン線４０ｂに隣接する全ての選択されないソース／ドレイン線４０は、３乃至４ボルトの間の電圧に維持される（ソース／ドレイン４０ａの反対側）。選択されないメモリセルへの「妨害」は次の通りである。
選択されていない列中のメモリセル６０について、制御ゲート５４へ０ボルトを加えることは、チャンネル領域の第２部分（制御ゲート５４が直接に制御する部分）は導通しないため、これらのメモリセル１５ｃ（１−ｎ）及び１５ａ（１−ｎ）のチャンネル領域７０はいずれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあって選択されていない行にあるメモリセル６０ｂ１について、ソース／ドレイン線４０ａ及び４０ｂへ０ボルトを加えることは、チャンネル領域７０が導通しないことを意味する。同じ選択された列内にあって選択されていない行にあるメモリセル６０ｂ３について、ソース／ドレイン線４０ｄへ制御ゲート５４ｂに加えられる電圧よりも高い３−４ボルトを加えることは、チャンネル領域が導通しないことを意味する。同様にして、選択された列内にあって選択されていない行にある全てのメモリセル６０について、メモリセル６０へのソース／ドレイン線に加えられる電圧が同じ電圧であるため、メモリセル６０のチャンネル領域７０は導通しない。
第１浮遊ゲート３６ａのプログラミングについては、ソース／ドレイン線４０ｂ及び４０ｃに加えられた電圧が反転される。これに加えて、その他の選択されていない行線には次の電圧が加えられる。ソース／ドレイン線４０ｄなど、ソース／ドレイン線４０ｃと同じ側の全ての選択されていないソース／ドレイン線に対しては、０ボルトが加えられる。ソース／ドレイン線４０ａなど、ソース／ドレイン線４０ｂと同じ側の全ての選択されていないソース／ドレイン線に対しては、３−４ボルトが加えられる。
読出し
メモリセル６０ｂ２の第２浮遊ゲート３６ｂが読み出されると仮定する。よって、前述の説明に従って、以下の様に電圧がさまざまな線に加えられる。ソース／ドレイン線４０ｂに２乃至３．５ボルトの間の正電圧、制御ゲート線５４ｂに１乃至２ボルトの間の正電圧、ソース／ドレイン線４０ｃに０ボルトの電圧が加えられる。
選択されていない制御ゲート線５４に加えられる電圧は、接地電圧又は０ボルトである。ソース／ドレイン線４０ａなど、ソース／ドレイン線４０ｂと同じ側の選択されていないソース／ドレイン線４０上の電圧は、２乃至３．５ボルトである。ソース／ドレイン線４０ｄなど、ソース／ドレイン線４０ｃと同じ側の選択されていないソース／ドレイン線４０上の電圧は、０ボルトである。選択されていないメモリセル６０への「妨害」は次の通りである。
選択されていない列中のメモリセル６０について、制御ゲート線５４へ０ボルトを加えることは、メモリセル６０ｃ（１−ｋ）及び６０ａ（１−ｋ）のチャンネル領域７０がどれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあるが選択されていない行にあるメモリセル６０ｂ３については、線４０ｄへソース／ドレイン４０ｃへ加えられるのと同じ電圧の０ボルトを加えることは、メモリセル６０ｂ３のチャンネル領域７０の部分が導通しないことを意味する。従って、メモリセル６０ｂ３への妨害はほとんど又は全く生じない。同様にして、同じ選択された列内にあり、ソース／ドレイン４０ｂの他の側の選択されていない行にあるメモリセル６０については、同じ電圧が各選択されていないメモリセル６０、例えば、メモリセル６０ｂ１、へのソース／ドレイン線４０の両方に加えられて、チャンネル領域７０の部分が導通しないため、妨害はない。
第１浮遊ゲート３６ａの読出しのためには、ソース／ドレイン領域線４０ａに加えられる電圧を、ソース／ドレイン領域線４０ｂに加えられる電圧と反転する。これに加えて、ソース／ドレイン線４０ｂと同じ側のソース／ドレイン領域４０の全ての線に加えられる電圧は、ソース／ドレイン線４０ｃと同じ側に加えられる電圧と反転される。
以上の説明により、新規で高密度の不揮発性メモリセル、配列及び製造方法が開示された。好ましい実施の形態では、メモリセル内の２つの浮遊ゲートの各々に単一ビットが記憶されることが説明されたが、単一のメモリセル内の各々の浮遊ゲート上に複数ビットを記憶して、よって、記憶密度をさらに増加することも本発明の精神の範囲内にある。
隔離領域を形成するため本発明の方法の第１ステップに使用される半導体基板の上面図。 本発明の最初の処理ステップを示す線１Ｂ−１Ｂに沿って切断した構造の断面図。 隔離領域が画定された図１Ｂの構造の処理の次のステップを示す構造の上面図。 構造中に形成された隔離トレンチを示す線１Ｄ−１Ｄに沿って切断した図１Ｃの構造の断面図。 図１Ｄの構造の隔離トレンチ中の隔離ブロック材料の形成を示す断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａ（図１Ｃ）に沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列のセル部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａ（図１Ｃ）に沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列の周辺部分の形成の半導体構造処理ステップの順序を示す図１Ｅの半導体構造を線２Ａ−２Ａに沿って切断した断面図。 本発明のメモリセルの断面図。 本発明のメモリセル配列の概略的な回路図。
符号の説明
１０ 半導体基板
２０ 溝
３０ 溝
３６ａ 第１浮遊ゲート
３６ｂ 第２浮遊ゲート
４０ａ 第１ソース／ドレイン
４０ｂ 第２ソース／ドレイン
５４ 制御ゲート
６０ メモリセル
６２、６４、６６ 先端
７０ チャンネル領域

Claims (43)

  1. 不揮発性メモリセルであって、
    第１導電型の実質的に単結晶の半導体材料と、
    前記材料内の前記第１導電型とは異なる第２導電型の第１領域と、
    前記第１領域と離間した前記材料内の前記第２導電型の第２領域と、
    電荷の伝導のために前記第１及び第２領域を接続する第１部分、及び第２部分を有するチャンネル領域と、
    前記チャンネル領域上の誘電体と、
    ほぼ三角形状を有し、前記第１領域に隣接した前記チャンネル領域の前記第１部分から離間した、前記誘電体上の第１浮遊ゲートと、
    前記第１部分と前記第２領域との間の前記チャンネル領域の前記第２部分から離間し且つ前記第１浮遊ゲートに容量的に結合したゲート電極と、
    を含むメモリセル。
  2. 前記実質的に単結晶の半導体材料が、単結晶シリコンである請求項１に記載のメモリセル。
  3. 前記第１浮遊ゲートが、窪み中に形成された請求項２に記載のメモリセル。
  4. 前記第１浮遊ゲートが、ポリシリコンから作られている請求項３に記載のメモリセル。
  5. 前記第１浮遊ゲートが、窒化シリコンから作られている請求項３に記載のメモリセル。
  6. 前記チャンネル領域が第３部分を有し、前記第２部分が前記第２領域に隣接し、前記第３部分が前記第１部分と前記第２部分の間にあり、前記メモリセルがさらに、
    ほぼ三角形状を有し、前記チャンネル領域の前記第２部分から離間した、前記誘電体上の第２浮遊ゲートを含む請求項３に記載のメモリセル。
  7. 前記第２浮遊ゲートが、窪み中に形成された請求項６に記載のメモリセル。
  8. 側壁と底壁とを持つ第１溝をさらに備え、前記第１領域が前記第１溝の前記側壁と底壁に沿い且つ前記第１浮遊ゲートに容量的に結合している請求項７に記載のメモリセル。
  9. 側壁と底壁とを持つ第２溝をさらに備え、前記第２領域が前記第２溝の前記側壁と底壁に沿い且つ前記第２浮遊ゲートに容量的に結合している請求項８に記載のメモリセル。
  10. 前記第２浮遊ゲートが、ポリシリコンから作られている請求項９に記載のメモリセル。
  11. 前記第２浮遊ゲートが、窒化シリコンから作られている請求項９に記載のメモリセル。
  12. 複数ビットを記憶するための不揮発性メモリセルであって、
    第１導電型の実質的に単結晶の半導体材料と、
    前記材料内の側壁と底壁とを持つ第１溝と、
    前記第１溝の前記側壁と前記底壁に沿った前記材料内の前記第１導電型とは異なる第２導電型の第１領域と、
    前記第１領域と離間した前記材料内の前記第２導電型の第２領域と、
    電荷の伝導のために前記第１及び第２領域を接続する第１部分、第２部分、及び第３部分を有するチャンネル領域と、
    前記チャンネル領域上の誘電体と、
    前記複数のビットの少なくとも１つを記憶するため、前記第１領域に隣接した前記チャンネル領域の前記第１部分から離間した、前記誘電体上の第１浮遊ゲートと、
    前記第１領域は前記第１浮遊ゲートと容量的に結合し、
    前記複数のビットの少なくとも別を記憶するため、前記第２領域に隣接した前記チャンネル領域の前記第２部分から離間した、前記誘電体上の第２浮遊ゲートと、
    前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間し且つ前記第１浮遊ゲート及び前記第２浮遊ゲートに容量的に結合したゲート電極と、
    を含むメモリセル。
  13. 前記実質的に単結晶の半導体材料が、単結晶シリコンである請求項１２に記載のメモリセル。
  14. 前記第１浮遊ゲートが、実質的に三角形状である請求項１３に記載のメモリセル。
  15. 前記第２浮遊ゲートが、実質的に三角形状である請求項１４に記載のメモリセル。
  16. 前記ゲート電極が、実質的に前記チャンネル領域と平行な請求項１２に記載のメモリセル。
  17. 側壁と底壁とを持つ第１溝をさらに備え、前記第１領域が前記第１溝の前記側壁と底壁に沿い且つ前記第１浮遊ゲートに容量的に結合している請求項１２に記載のメモリセル。
  18. 側壁と底壁とを持つ第２溝をさらに備え、前記第２領域が前記第２溝の前記側壁と底壁に沿い且つ前記第２浮遊ゲートに容量的に結合している請求項１２に記載のメモリセル。
  19. 複数の行及び列に配置された不揮発性メモリセルの配列であって、
    第１導電型の実質的に単結晶半導体材料の基板と、
    前記半導体材料の基板内に複数の行及び列に配置されて、各々が複数ビットを記憶する複数の不揮発性メモリセルとを含み、前記メモリセルの各々が
    前記材料内の前記第１導電型とは異なる第２導電型の第１領域と、
    前記第１領域と離間した前記材料内の前記第２導電型の第２領域と、
    電荷の伝導のために前記第１及び第２領域を接続する第１部分、第２部分、及び第３部分を有するチャンネル領域と、
    前記チャンネル領域上の誘電体と、
    前記複数のビットの少なくとも１つを記憶するため、前記第１領域に隣接した前記チャンネル領域の前記第１部分から離間した、前記誘電体上の第１浮遊ゲートと、
    前記複数のビットの少なくとも別を記憶するため、前記第２領域に隣接した前記チャンネル領域の前記第２部分から離間した、前記誘電体上の第２浮遊ゲートと、
    前記第１部分と前記第２部分との間の前記チャンネル領域の前記第３部分から離間し且つ前記第１浮遊ゲート及び前記第２浮遊ゲートに容量的に結合したゲート電極とを含み、
    同じ行内の前記メモリセルは、前記ゲート電極を共有し、
    同じ列内の前記メモリセルは、前記第１領域を共有し、そして前記第２領域を共有し、
    隣接する列内の前記メモリセルは、前記第１領域を共有する配列。
  20. 前記実質的に単結晶の半導体材料が、単結晶シリコンである請求項１９に記載の配列。
  21. 前記第１浮遊ゲートが、ほぼ三角形状である請求項２０に記載の配列。
  22. 前記第２浮遊ゲートが、ほぼ三角形状である請求項２１に記載の配列。
  23. 前記ゲート電極が、実質的に前記チャンネル領域と平行な請求項２２に記載の配列。
  24. 側壁と底壁とを持つ第１溝をさらに備え、前記第１領域が前記第１溝の前記側壁と底壁に沿い且つ前記第１浮遊ゲートに容量的に結合している請求項２３に記載の配列。
  25. 側壁と底壁とを持つ第２溝をさらに備え、前記第２領域が前記第２溝の前記側壁と底壁に沿い且つ前記第２浮遊ゲートに容量的に結合している請求項２４に記載の配列。
  26. 第１導電型の実質的に単結晶の半導体材料中に不揮発性メモリセルを製造する方法であって、
    前記材料中に前記第１導電型とは異なる第２導電型の第１領域及び第２領域を形成し、前記第１領域及び第２領域を接続して電荷を伝導するチャンネル領域を形成し、前記チャンネル領域は第１部分及び第２部分を有し、前記チャンネル領域の前記第１部分は第１領域に隣接し、前記チャンネル領域の前記第２部分は前記第１部分と第２領域との間にあり、
    前記チャンネル領域上に誘電体を形成し、
    前記誘電体上に犠牲層を形成し、
    前記チャンネル領域の前記第１部分から離間した第１窪みを前記犠牲層に形成し、
    前記第１窪み中に第１浮遊ゲートを形成し、
    前記チャンネル領域の前記第２部分から離間し、前記第１浮遊ゲートと容量的に結合したゲート電極を形成する、
    各ステップを含む方法。
  27. 前記チャンネル領域の前記第２部分から離間した第２窪みを前記犠牲層に形成し、
    前記第２窪み中に第２浮遊ゲートを形成し、
    前記ゲート電極を形成するための前記ステップが、前記第２浮遊ゲートと容量的に結合した前記ゲート電極を形成することをさらに含む請求項２６に記載の方法。
  28. 前記犠牲層が、真性ポリシリコンの第１層と、真性ポリシリコンの前記第１層上のドープされたポリシリコンの層と、ドープされたポリシリコンの前記層上の真性ポリシリコンの第２層とを含む請求項２６に記載の方法。
  29. 前記犠牲層が、窒化シリコンである請求項２６に記載の方法。
  30. 各々が側壁と底壁を持ち互いに離間した第１及び第２溝を前記半導体材料内に形成し、
    前記材料内に第１領域及び第２領域を形成する前記ステップが、前記第１溝及び前記第２溝の前記側壁に隣接した前記第１領域及び第２領域をそれぞれ形成することをさらに含む請求項２６に記載の方法。
  31. 前記第１及び第２浮遊ゲートの各々が、実質的に三角形状である請求項２８に記載の方法。
  32. 前記第１及び第２浮遊ゲートの各々が、ポリシリコンから作られている請求項３１に記載の方法。
  33. 前記第１及び第２浮遊ゲートの各々が、窒化シリコンから作られている請求項３１に記載の方法。
  34. 第１導電型の実質的に単結晶の半導体材料中に不揮発性メモリセルの配列を製造する方法であって、不揮発性メモリセルの前記配列は前記半導体材料中に複数の行及び列に配置された複数の不揮発性メモリセルを有し、
    前記半導体基板上に前記列方向に延びて互いに実質的に平行な離間した隔離領域を形成して、隣り合う隔離領域の各対の間に能動領域を形成し、前記半導体基板は表面を有し、
    各能動領域中に複数のメモリセルを形成し、各メモリセルの形成は、
    前記材料中に前記第１導電型とは異なる第２導電型の第１領域及び第２領域を形成し、前記第１領域及び第２領域を接続して電荷を伝導するチャンネル領域を形成し、前記チャンネル領域は第１部分及び第２部分を有し、前記チャンネル領域の前記第１部分は第１領域に隣接し、前記チャンネル領域の前記第２部分は前記第１部分と第２領域との間にあり、
    前記チャンネル領域上に誘電体を形成し、
    前記誘電体上に犠牲層を形成し、
    前記チャンネル領域の前記第１部分から離間した第１窪みを前記犠牲層に形成し、
    前記第１窪み中に第１浮遊ゲートを形成し、
    前記チャンネル領域の前記第２部分から離間し、前記第１浮遊ゲートと容量的に結合したゲート電極を形成する、
    各ステップを含む方法。
  35. 前記チャンネル領域の前記第２部分から離間した第２窪みを前記犠牲層に形成し、
    前記第２窪み中に第２浮遊ゲートを形成し、
    前記ゲート電極を形成するための前記ステップが、前記第２浮遊ゲートと容量的に結合した前記ゲート電極を形成することをさらに含む請求項３４に記載の方法。
  36. 前記犠牲層が、真性ポリシリコンの第１層と、真性ポリシリコンの前記第１層上のドープされたポリシリコンの層と、ドープされたポリシリコンの前記層上の真性ポリシリコンの第２層とを含む請求項３４に記載の方法。
  37. 前記犠牲層が、窒化シリコンである請求項３４に記載の方法。
  38. 各々が側壁と底壁を持ち互いに離間した第１及び第２溝を前記半導体材料内に形成し、
    前記材料内に第１領域及び第２領域を形成する前記ステップが、前記第１溝及び前記第２溝の前記側壁に隣接した前記第１領域及び第２領域をそれぞれ形成することをさらに含む請求項３４に記載の方法。
  39. 前記第１及び第２浮遊ゲートの各々が、実質的に三角形状である請求項３６に記載の方法。
  40. 前記第１及び第２浮遊ゲートの各々が、ポリシリコンから作られている請求項３４に記載の方法。
  41. 前記第１及び第２浮遊ゲートの各々が、窒化シリコンから作られている請求項３４に記載の方法。
  42. 前記第１領域及び前記第２領域を形成する前記ステップが、複数の列を横断して前記行方向へ前記第１領域及び前記第２領域を連続的に形成し、隣接する行のメモリセルが共通の第１領域を共有する請求項３７に記載の方法。
  43. 前記ゲート電極を形成する前記ステップが、複数メモリセルを横断して前記列方向へ前記ゲート電極を連続的に形成する請求項３７に記載の方法。
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