JP2001127179A - 半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - Google Patents
半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 複数のフローティングゲートメモリセルから
なる半導体メモリアレイを半導体基板に形成するための
自己整合方法を提供する。 【解決手段】 実質的に互いに平行な複数の間隔を置い
た分離領域を半導体基板に形成する。隣接する分離領域
間に設けられる活性領域および分離領域は、互いに平行
に列方向に延びる。行方向に間隔を置いて窒化シリコン
帯を形成し、隣接する窒化シリコン帯間にソースライン
プラグを形成する。このソースラインプラグは、活性領
域内の第１領域と分離領域とに接触する。窒化シリコン
帯、さらに窒化シリコン帯下方の材料も異方性エッチン
グにより除去する。ソースラインプラグに平行に行方向
に、フローティングゲートに隣接して、制御ゲートとな
るポリシリコンスペーサを形成する。隣接する制御ゲー
ト間に第２領域を形成する。ビットラインを形成して第
２領域に接続する。
なる半導体メモリアレイを半導体基板に形成するための
自己整合方法を提供する。 【解決手段】 実質的に互いに平行な複数の間隔を置い
た分離領域を半導体基板に形成する。隣接する分離領域
間に設けられる活性領域および分離領域は、互いに平行
に列方向に延びる。行方向に間隔を置いて窒化シリコン
帯を形成し、隣接する窒化シリコン帯間にソースライン
プラグを形成する。このソースラインプラグは、活性領
域内の第１領域と分離領域とに接触する。窒化シリコン
帯、さらに窒化シリコン帯下方の材料も異方性エッチン
グにより除去する。ソースラインプラグに平行に行方向
に、フローティングゲートに隣接して、制御ゲートとな
るポリシリコンスペーサを形成する。隣接する制御ゲー
ト間に第２領域を形成する。ビットラインを形成して第
２領域に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、自己整合を用いて
製造可能な不揮発性ランダムアクセスメモリセルとフロ
ーティングゲートメモリセルの半導体メモリアレイ、及
び、これらの製造方法に関する。さらに詳しくは、３重
に自己整合を用いる分割ゲート型不揮発性ランダムアク
セスメモリ（ＮＶＲＡＭ）セルに関する。
製造可能な不揮発性ランダムアクセスメモリセルとフロ
ーティングゲートメモリセルの半導体メモリアレイ、及
び、これらの製造方法に関する。さらに詳しくは、３重
に自己整合を用いる分割ゲート型不揮発性ランダムアク
セスメモリ（ＮＶＲＡＭ）セルに関する。
【０００２】
【従来の技術】フローティングゲートを用いて電荷を蓄
積する不揮発性半導体メモリセル、そのメモリセルを半
導体基板に形成したメモリアレイは、従来から良く知ら
れている。フローティングゲートメモリセルには、代表
的に分割ゲート型、積重ねゲート型、これらの組合せ型
がある。
積する不揮発性半導体メモリセル、そのメモリセルを半
導体基板に形成したメモリアレイは、従来から良く知ら
れている。フローティングゲートメモリセルには、代表
的に分割ゲート型、積重ねゲート型、これらの組合せ型
がある。
【０００３】フローティングゲートメモリセルアレイの
製造における問題点の１つは、ソース、ドレイン、制御
ゲート、フローティングゲート等、様々な要素の整合で
ある。半導体の集積度が増し、最大サイズ要素に対する
リソグラフサイズが縮小するにつれ、精密整合はますま
す重要となる。各要素の整合は、半導体製品の生産性に
も影響する。
製造における問題点の１つは、ソース、ドレイン、制御
ゲート、フローティングゲート等、様々な要素の整合で
ある。半導体の集積度が増し、最大サイズ要素に対する
リソグラフサイズが縮小するにつれ、精密整合はますま
す重要となる。各要素の整合は、半導体製品の生産性に
も影響する。
【０００４】
【発明が解決しようとする課題】自己整合は、本技術分
野で良く知られている。自己整合とは、１つ以上の材料
を使用する工程において、各構成要素が互いに自動的に
整合するようにその工程を処理することを言う。
野で良く知られている。自己整合とは、１つ以上の材料
を使用する工程において、各構成要素が互いに自動的に
整合するようにその工程を処理することを言う。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、自己整合技術を用い、
フローティングゲートメモリセルの半導体メモリアレイ
を製造する方法を提供することにある。
あり、その目的とするところは、自己整合技術を用い、
フローティングゲートメモリセルの半導体メモリアレイ
を製造する方法を提供することにある。
【０００６】本発明の目的は、自己整合技術を用いて製
造可能な、フローティングゲートメモリセルの半導体メ
モリアレイを提供することにある。
造可能な、フローティングゲートメモリセルの半導体メ
モリアレイを提供することにある。
【０００７】本発明の目的は、自己整合技術を用いて製
造可能な、不揮発性ランダムアクセスメモリセルを提供
することにある。
造可能な、不揮発性ランダムアクセスメモリセルを提供
することにある。
【０００８】本発明の目的は、自己整合技術を用いて製
造可能な、不揮発性メモリセル等のアレイを有する半導
体装置を提供することにある。
造可能な、不揮発性メモリセル等のアレイを有する半導
体装置を提供することにある。
【０００９】
【課題を解決するための手段】従来の製造方法の問題点
にかんがみ、本発明は、フローティングゲートメモリセ
ルからなる半導体メモリアレイの製造方法について開示
する。
にかんがみ、本発明は、フローティングゲートメモリセ
ルからなる半導体メモリアレイの製造方法について開示
する。
【００１０】また、本発明は、各々が鋭い先端と第１側
部と上部と第２側部とを有する複数のポリシリコンフロ
ーティングゲートを含んだ不揮発性ＲＡＭセルについて
開示する。フローティングゲートの鋭い先端は、上部と
第２側部との接合部に形成する。各フローティングゲー
トの上部の一部と第１側部とに絶縁体スペーサを形成す
る。隣接するフローティングゲート間に、自己整合コン
タクト（例えばポリシリコンソースラインコンタクトプ
ラグ）を形成する。各フローティングゲートの上部の他
の部分と鋭い先端と第２側部とに誘電材料を形成する。
絶縁体スペーサの一側と誘電材料上に、ポリシリコンワ
ードラインスペーサを形成する。
部と上部と第２側部とを有する複数のポリシリコンフロ
ーティングゲートを含んだ不揮発性ＲＡＭセルについて
開示する。フローティングゲートの鋭い先端は、上部と
第２側部との接合部に形成する。各フローティングゲー
トの上部の一部と第１側部とに絶縁体スペーサを形成す
る。隣接するフローティングゲート間に、自己整合コン
タクト（例えばポリシリコンソースラインコンタクトプ
ラグ）を形成する。各フローティングゲートの上部の他
の部分と鋭い先端と第２側部とに誘電材料を形成する。
絶縁体スペーサの一側と誘電材料上に、ポリシリコンワ
ードラインスペーサを形成する。
【００１１】上記目的を達成するため、本発明は、分割
ゲート型フローティングゲートメモリセルからなる半導
体メモリアレイを形成するための自己整合方法を開示す
ると共に、それら方法によって形成したメモリアレイを
開示する。本発明の自己整合方法において、各メモリセ
ルは、第１端子と、この第１端子との間にチャネルを有
する第２端子と、フローティングゲートと、制御ゲート
とを有する。本発明の自己整合方法は、複数の分離領域
を間隔を置いて基板に形成する。これら分離領域は、第
１方向に実質的に互いに平行である。隣接する分離領域
間には、活性領域が存在する。各活性領域は、半導体基
板上の第１絶縁層と、この第１絶縁層上の第１ポリシリ
コン層とからなる。半導体基板上の第２方向に、マスク
材料からなる複数のマスク領域を間隔を置いて形成す
る。これらマスク領域は、実質的に互いに平行であり、
交互に形成した複数の活性領域および分離領域と交差す
る。第２方向は、第１方向に実質的に直交する。絶縁材
料性の複数の第１スペーサを、間隔を置いて実質的に互
いに平行に第２方向に形成する。各第１スペーサは、マ
スク領域の１つに隣接して連続する。隣接する第１スペ
ーサ間には、第１領域が存在する。各第１スペーサは、
交互に形成した複数の活性領域および絶縁領域と交差す
る。第１領域において、隣接する第１スペーサ間をエッ
チングする。第１領域内の隣接する第１スペーサ間にお
いて、基板の活性領域に第１端子を形成する。隣接する
第１スペーサ間において、導体を第２方向に形成し、基
板の第１端子に電気的に接続する。
ゲート型フローティングゲートメモリセルからなる半導
体メモリアレイを形成するための自己整合方法を開示す
ると共に、それら方法によって形成したメモリアレイを
開示する。本発明の自己整合方法において、各メモリセ
ルは、第１端子と、この第１端子との間にチャネルを有
する第２端子と、フローティングゲートと、制御ゲート
とを有する。本発明の自己整合方法は、複数の分離領域
を間隔を置いて基板に形成する。これら分離領域は、第
１方向に実質的に互いに平行である。隣接する分離領域
間には、活性領域が存在する。各活性領域は、半導体基
板上の第１絶縁層と、この第１絶縁層上の第１ポリシリ
コン層とからなる。半導体基板上の第２方向に、マスク
材料からなる複数のマスク領域を間隔を置いて形成す
る。これらマスク領域は、実質的に互いに平行であり、
交互に形成した複数の活性領域および分離領域と交差す
る。第２方向は、第１方向に実質的に直交する。絶縁材
料性の複数の第１スペーサを、間隔を置いて実質的に互
いに平行に第２方向に形成する。各第１スペーサは、マ
スク領域の１つに隣接して連続する。隣接する第１スペ
ーサ間には、第１領域が存在する。各第１スペーサは、
交互に形成した複数の活性領域および絶縁領域と交差す
る。第１領域において、隣接する第１スペーサ間をエッ
チングする。第１領域内の隣接する第１スペーサ間にお
いて、基板の活性領域に第１端子を形成する。隣接する
第１スペーサ間において、導体を第２方向に形成し、基
板の第１端子に電気的に接続する。
【００１２】マスク材料を除去することにより、第２方
向に実質的に互いに平行に延びる複数の分離構造を形成
する。各分離構造を覆って絶縁膜を形成する。複数のポ
リシリコン材料製第２スペーサを、実質的に互いに平行
に第２方向に間隔を置いて形成する。各第２スペーサ
は、分離構造の１つに隣接して連続する。隣接する第２
スペーサ間には、第２領域が存在する。各第２スペーサ
は、交互に形成した複数の活性領域および分離領域と交
差する。各第２スペーサは、メモリセル用制御ゲートを
第２方向に電気的に接続する。第２領域において、隣接
する第２スペーサ間をエッチングする。隣接する第２ス
ペーサ間の第２領域において、基板の各活性領域に第２
端子を形成する。最後に、活性領域に実質的に平行な導
体を第１方向に形成し、第１方向において第２端子に電
気的に接続する。
向に実質的に互いに平行に延びる複数の分離構造を形成
する。各分離構造を覆って絶縁膜を形成する。複数のポ
リシリコン材料製第２スペーサを、実質的に互いに平行
に第２方向に間隔を置いて形成する。各第２スペーサ
は、分離構造の１つに隣接して連続する。隣接する第２
スペーサ間には、第２領域が存在する。各第２スペーサ
は、交互に形成した複数の活性領域および分離領域と交
差する。各第２スペーサは、メモリセル用制御ゲートを
第２方向に電気的に接続する。第２領域において、隣接
する第２スペーサ間をエッチングする。隣接する第２ス
ペーサ間の第２領域において、基板の各活性領域に第２
端子を形成する。最後に、活性領域に実質的に平行な導
体を第１方向に形成し、第１方向において第２端子に電
気的に接続する。
【００１３】本発明の他の目的、利点、特徴は、好適実
施例に関する以下の詳細説明および図面において明らか
にする。
施例に関する以下の詳細説明および図面において明らか
にする。
【００１４】
【実施例１】以下図面を参照して、実施例を説明する。
以下の図面の記載において、同一又は類似の部分には同
一又は類似の符号を付している。ただし、図面は模式的
なものであり、現実のものとは異なることに留意すべき
である。また図面相互間においても互いの寸法の関係や
比率の異なる部分が含まれるのはもちろんである。
以下の図面の記載において、同一又は類似の部分には同
一又は類似の符号を付している。ただし、図面は模式的
なものであり、現実のものとは異なることに留意すべき
である。また図面相互間においても互いの寸法の関係や
比率の異なる部分が含まれるのはもちろんである。
【００１５】図１は、本発明の一実施例に基づく３重自
己整合ＮＶＲＡＭセルのセル構造を示す。この構造は、
ソース側注入要素の役割を果たすポリシリコンスペース
ワードライン５６と、誘電材料５８で覆ったフローティ
ングゲート５４が作る鋭い先端５２と、前記ワードライ
ンへの自己整合ポリシリコンソースラインコンタクト５
３とを有することを特徴とする。
己整合ＮＶＲＡＭセルのセル構造を示す。この構造は、
ソース側注入要素の役割を果たすポリシリコンスペース
ワードライン５６と、誘電材料５８で覆ったフローティ
ングゲート５４が作る鋭い先端５２と、前記ワードライ
ンへの自己整合ポリシリコンソースラインコンタクト５
３とを有することを特徴とする。
【００１６】図１から明らかなように、本発明の一実施
例に基づくＮＶＲＡＭセルは、特徴的な構造を持つ。シ
リコン基板５０は、ドープしたソース領域６０と、ドー
プしたビットライン／ドレイン領域６２と、ドープした
ビットライン／ドレイン領域６３とを有する。第１ポリ
シリコンフローティングゲート５１と第２ポリシリコン
フローティングゲート５４は、基板５０上に形成し、ソ
ース領域６０に部分的に重なる。ポリシリコンソースラ
インコンタクトプラグ５３は、フローティングゲート５
１および５４間にあり、これらフローティングゲートと
自己整合する。
例に基づくＮＶＲＡＭセルは、特徴的な構造を持つ。シ
リコン基板５０は、ドープしたソース領域６０と、ドー
プしたビットライン／ドレイン領域６２と、ドープした
ビットライン／ドレイン領域６３とを有する。第１ポリ
シリコンフローティングゲート５１と第２ポリシリコン
フローティングゲート５４は、基板５０上に形成し、ソ
ース領域６０に部分的に重なる。ポリシリコンソースラ
インコンタクトプラグ５３は、フローティングゲート５
１および５４間にあり、これらフローティングゲートと
自己整合する。
【００１７】フローティングゲート５４は、上部と右側
部（図１において）とが接触する鋭い先端５２を含む。
絶縁スペーサ５５は、好ましくはＴＥＯＳを堆積して形
成し、フローティングゲート５４とその左側部の上に設
ける。誘電材料５８（二酸化シリコン）は、フローティ
ングゲート５４の鋭い先端５２と、その右側部と、基板
５０からビットライン／ドレイン領域６２の上とに延び
る。ポリシリコンワードライン５６は、誘電材料５８の
上に形成する。
部（図１において）とが接触する鋭い先端５２を含む。
絶縁スペーサ５５は、好ましくはＴＥＯＳを堆積して形
成し、フローティングゲート５４とその左側部の上に設
ける。誘電材料５８（二酸化シリコン）は、フローティ
ングゲート５４の鋭い先端５２と、その右側部と、基板
５０からビットライン／ドレイン領域６２の上とに延び
る。ポリシリコンワードライン５６は、誘電材料５８の
上に形成する。
【００１８】フローティングゲート５１は、上部と左側
部とが接触する鋭い先端５２を含む。絶縁スペーサ５５
と、誘電材料５８と、ポリシリコンワードライン５６と
は、フローティングゲート５４のものと同様に形成す
る。
部とが接触する鋭い先端５２を含む。絶縁スペーサ５５
と、誘電材料５８と、ポリシリコンワードライン５６と
は、フローティングゲート５４のものと同様に形成す
る。
【００１９】図２〜９は、本発明の一実施例に基づくＮ
ＶＲＡＭセルの各製造段階を示す。これら図において、
図（ａ）と（ｃ）は分離領域に対応し、図（ｂ）と
（ｄ）は活性領域に対応する。
ＶＲＡＭセルの各製造段階を示す。これら図において、
図（ａ）と（ｃ）は分離領域に対応し、図（ｂ）と
（ｄ）は活性領域に対応する。
【００２０】図２（ａ）と（ｂ）において、シリコン基
板５０を準備する。基板５０上に酸化物層６４を形成す
る。酸化物層６４上にポリシリコン層６６を形成する。
ポリシリコン層６６上に窒化物層６８を形成する。ポリ
シリコン層６６の好適な厚さは約５００〜７００μであ
り、酸化物層６４の好適な厚さは９０Åであり、窒化物
層６８の好適な厚さは９０Åである。
板５０を準備する。基板５０上に酸化物層６４を形成す
る。酸化物層６４上にポリシリコン層６６を形成する。
ポリシリコン層６６上に窒化物層６８を形成する。ポリ
シリコン層６６の好適な厚さは約５００〜７００μであ
り、酸化物層６４の好適な厚さは９０Åであり、窒化物
層６８の好適な厚さは９０Åである。
【００２１】図２（ｃ）において、分離領域の酸化物層
６４とポリシリコン層６６と窒化物層６８と基板５０の
一部とは、マスク（図示せず）を用いてエッチングし、
浅トレンチを形成する。基板５０の分離領域に酸化物層
７０を堆積する。分離領域（図２（ｃ））の酸化物層７
０の上と活性領域（図２（ｄ））の窒化物層６８の上部
に、窒化物をさらに追加する。
６４とポリシリコン層６６と窒化物層６８と基板５０の
一部とは、マスク（図示せず）を用いてエッチングし、
浅トレンチを形成する。基板５０の分離領域に酸化物層
７０を堆積する。分離領域（図２（ｃ））の酸化物層７
０の上と活性領域（図２（ｄ））の窒化物層６８の上部
に、窒化物をさらに追加する。
【００２２】分離領域と活性領域との上に、溝を区画す
るためのフローティングゲートマスク（図示せず）を設
ける。両領域の窒化物層６８に溝（すなわちフローティ
ングゲート溝）７２をエッチングする。このエッチング
は、図３（ａ）と（ｂ）に示すように、分離領域におい
ては酸化物層７０で停止し、活性領域においてはポリシ
リコン層６６で停止する。
るためのフローティングゲートマスク（図示せず）を設
ける。両領域の窒化物層６８に溝（すなわちフローティ
ングゲート溝）７２をエッチングする。このエッチング
は、図３（ａ）と（ｂ）に示すように、分離領域におい
ては酸化物層７０で停止し、活性領域においてはポリシ
リコン層６６で停止する。
【００２３】図３（ｃ）と（ｄ）において、分離領域お
よび活性領域を含めた構造全体にテトラエチルオルソシ
リケート（ＴＥＯＳ）層７４を堆積（約２０００〜２５
００Å）する。図４（ａ）と（ｂ）において、このＴＥ
ＯＳ層７４を異方性反応性イオンエッチングし、スペー
サ７６を形成する。スペーサ７６は、図１のフローティ
ングゲート５１および５４上に形成した絶縁スペーサ５
５に対応する。図４（ｃ）と（ｄ）において、活性領域
（図４（ｂ））のポリシリコン層６６をエッチング（好
適にはドライエッチング）する。このエッチングはポリ
シリコン層６６下の酸化物層６４で停止する。
よび活性領域を含めた構造全体にテトラエチルオルソシ
リケート（ＴＥＯＳ）層７４を堆積（約２０００〜２５
００Å）する。図４（ａ）と（ｂ）において、このＴＥ
ＯＳ層７４を異方性反応性イオンエッチングし、スペー
サ７６を形成する。スペーサ７６は、図１のフローティ
ングゲート５１および５４上に形成した絶縁スペーサ５
５に対応する。図４（ｃ）と（ｄ）において、活性領域
（図４（ｂ））のポリシリコン層６６をエッチング（好
適にはドライエッチング）する。このエッチングはポリ
シリコン層６６下の酸化物層６４で停止する。
【００２４】図５（ａ）と（ｂ）において、構造上に酸
化物層７８を堆積する（約３００Å）。図５（ｃ）と
（ｄ）において、この酸化物層７８をエッチングし、ス
ペーサ７６の側部のみに酸化物層７８を残す。図６
（ａ）と（ｂ）において、構造上にポリシリコン層５３
ａを堆積する（約３０００Å）。図６（ｃ）と（ｄ）に
おいて、ポリシリコン層５３ａを研磨し平坦にする。ポ
リシリコン層５３ａは、図１のポリシリコンソースライ
ンコンタクトプラグ５３に対応する。
化物層７８を堆積する（約３００Å）。図５（ｃ）と
（ｄ）において、この酸化物層７８をエッチングし、ス
ペーサ７６の側部のみに酸化物層７８を残す。図６
（ａ）と（ｂ）において、構造上にポリシリコン層５３
ａを堆積する（約３０００Å）。図６（ｃ）と（ｄ）に
おいて、ポリシリコン層５３ａを研磨し平坦にする。ポ
リシリコン層５３ａは、図１のポリシリコンソースライ
ンコンタクトプラグ５３に対応する。
【００２５】図７（ａ）と（ｂ）において、窒化物層６
８を除去し、ポリシリコン層６６と酸化物層７０とを露
出させる。露出したポリシリコン層６６は、コンタクト
プラグ５３あるいはＴＥＯＳスペーサ７６に覆われてい
ない。これを図７（ｄ）に示すようにエッチングする。
このエッチングは酸化物に対して選択的なため、ＴＥＯ
Ｓスペーサ７６とプラグ５３とはエッチング期間中マス
クとして機能する。構造上に酸化物（図示せず）を堆積
し、好適には厚さ１６０Åの酸化物層を形成する。図８
（ａ）と（ｂ）において、構造上にポリシリコン層８０
を堆積する（約２０００Å）。図８（ｃ）と（ｄ）にお
いて、ポリシリコン層８０をエッチングし、図１に示す
ポリシリコンワードラインスペーサ５６を形成する。最
後に図９（ａ）と（ｂ）において、イオン注入してビッ
トライン／ドレイン領域６２および６３を形成する。
８を除去し、ポリシリコン層６６と酸化物層７０とを露
出させる。露出したポリシリコン層６６は、コンタクト
プラグ５３あるいはＴＥＯＳスペーサ７６に覆われてい
ない。これを図７（ｄ）に示すようにエッチングする。
このエッチングは酸化物に対して選択的なため、ＴＥＯ
Ｓスペーサ７６とプラグ５３とはエッチング期間中マス
クとして機能する。構造上に酸化物（図示せず）を堆積
し、好適には厚さ１６０Åの酸化物層を形成する。図８
（ａ）と（ｂ）において、構造上にポリシリコン層８０
を堆積する（約２０００Å）。図８（ｃ）と（ｄ）にお
いて、ポリシリコン層８０をエッチングし、図１に示す
ポリシリコンワードラインスペーサ５６を形成する。最
後に図９（ａ）と（ｂ）において、イオン注入してビッ
トライン／ドレイン領域６２および６３を形成する。
【００２６】図１０は、本発明に基づくＮＶＲＡＭセル
製造方法を示すフローチャートである。理解を容易にす
るため、このフローチャートは対応する図面番号を含
む。ステップＳ１００において、シリコン基板５０，酸
化物層６４，ポリシリコン層６６，窒化物層６８を形成
する。分離領域において、ポリシリコン層６６を基板５
０内までエッチングする。分離領域に酸化物層７０と窒
化物を加え、活性領域に窒化物をさらに加える。ステッ
プＳ１０４において、フローティングゲートマスクを用
いて領域７２をエッチングする。このエッチングは、分
離領域においては酸化物層７０で停止し、活性領域にお
いてはポリシリコン層６６で停止する。ステップＳ１０
６において、構造上にＴＥＯＳ層７４を堆積する。ステ
ップＳ１０８において、ＴＥＯＳ７４を異方性反応性イ
オンエッチングし、スペーサ７６を形成する。このスペ
ーサ７６は、図１の絶縁スペーサ５５に対応する。ステ
ップＳ１１０において、活性領域のポリシリコン層６６
をエッチングする。このエッチングは、酸化物層６４で
停止する。
製造方法を示すフローチャートである。理解を容易にす
るため、このフローチャートは対応する図面番号を含
む。ステップＳ１００において、シリコン基板５０，酸
化物層６４，ポリシリコン層６６，窒化物層６８を形成
する。分離領域において、ポリシリコン層６６を基板５
０内までエッチングする。分離領域に酸化物層７０と窒
化物を加え、活性領域に窒化物をさらに加える。ステッ
プＳ１０４において、フローティングゲートマスクを用
いて領域７２をエッチングする。このエッチングは、分
離領域においては酸化物層７０で停止し、活性領域にお
いてはポリシリコン層６６で停止する。ステップＳ１０
６において、構造上にＴＥＯＳ層７４を堆積する。ステ
ップＳ１０８において、ＴＥＯＳ７４を異方性反応性イ
オンエッチングし、スペーサ７６を形成する。このスペ
ーサ７６は、図１の絶縁スペーサ５５に対応する。ステ
ップＳ１１０において、活性領域のポリシリコン層６６
をエッチングする。このエッチングは、酸化物層６４で
停止する。
【００２７】ステップＳ１１２において、図５（ａ）と
（ｂ）に示すように、構造上に酸化物層７８を堆積す
る。ステップＳ１１４において、酸化物層７８をエッチ
ングする。ステップＳ１１６において、図６（ａ）と
（ｂ）に示すように、ポリシリコン層５３ａを堆積す
る。ステップＳ１１８（図６（ｃ）と（ｄ））におい
て、ポリシリコン層５３ａを研磨し平坦化する。ステッ
プＳ１２０において、窒化物層６８を除去することによ
り、活性領域（図７（ｂ））のポリシリコン層６６を露
出させると共に、分離領域（図７（ａ））の酸化物層７
０を露出させる。ステップＳ１２２において、図７
（ｄ）に示すように、露出したポリシリコン層６６をエ
ッチングする。ステップＳ１２４において、薄い酸化物
層とポリシリコン層８０を堆積する。ステップＳ１２６
において、ポリシリコン層８０をエッチングし、ワード
ラインコンタクト５６を形成する。前記酸化物層は、図
１の誘電材料５８に対応する。最後にステップＳ１２８
において、ビットライン／ドレイン領域６２および６３
を注入する。
（ｂ）に示すように、構造上に酸化物層７８を堆積す
る。ステップＳ１１４において、酸化物層７８をエッチ
ングする。ステップＳ１１６において、図６（ａ）と
（ｂ）に示すように、ポリシリコン層５３ａを堆積す
る。ステップＳ１１８（図６（ｃ）と（ｄ））におい
て、ポリシリコン層５３ａを研磨し平坦化する。ステッ
プＳ１２０において、窒化物層６８を除去することによ
り、活性領域（図７（ｂ））のポリシリコン層６６を露
出させると共に、分離領域（図７（ａ））の酸化物層７
０を露出させる。ステップＳ１２２において、図７
（ｄ）に示すように、露出したポリシリコン層６６をエ
ッチングする。ステップＳ１２４において、薄い酸化物
層とポリシリコン層８０を堆積する。ステップＳ１２６
において、ポリシリコン層８０をエッチングし、ワード
ラインコンタクト５６を形成する。前記酸化物層は、図
１の誘電材料５８に対応する。最後にステップＳ１２８
において、ビットライン／ドレイン領域６２および６３
を注入する。
【００２８】良く知られているように、ポリシリコンス
ペーサの寸法および形状は、十分に制御することによ
り、デバイスデザインルールおよび基本ルールを適切に
遵守せねばならない。平坦な浅トレンチ分離構造の形成
方法を以下に説明する。
ペーサの寸法および形状は、十分に制御することによ
り、デバイスデザインルールおよび基本ルールを適切に
遵守せねばならない。平坦な浅トレンチ分離構造の形成
方法を以下に説明する。
【００２９】ステップＳ１２６（図８（ｃ）と（ｄ））
においてポリシリコン層８０をエッチングすると、得ら
れるスペーサは丸みを帯びる。これらスペーサは、より
方形である方が有利である。図１１（ａ）は、均一な寸
法を有するポリシリコンスペーサを製造するための一実
施例を示す。スペーサ形成用ポリシリコンフィルム３３
０（好ましくは２００ｎｍ）を心棒３３１上にコンフォ
ーマルに堆積する。心棒３３１は、別のゲートまたは捨
て膜であっても良い。好適には２０〜４０ｎｍ厚の酸化
膜３３２をポリシリコン膜３３０上にコンフォーマルに
堆積する。図１１（ｂ）に示すように、異方性化学エッ
チングを行い、平坦上面３４０から酸化膜３３２を除去
し、ポリシリコン膜３３０の除去を開始する。この時の
エッチング速度は、上面３４０上の酸化膜３３２がポリ
シリコン膜３３０よりも遅く除去されるようにする。Ｒ
ＩＥの場合、どのような膜でもその露出角部におけるエ
ッチング速度が速まる。従ってスペーサ３５０は、ポリ
シリコン３３０の角から突出し、図１１（ｃ）に示すよ
うな垂直形状のポリシリコン３３０を形成する。図１１
（ａ）〜（ｃ）の処理を使えば、方形のワードラインス
ペーサ５６を形成できる。
においてポリシリコン層８０をエッチングすると、得ら
れるスペーサは丸みを帯びる。これらスペーサは、より
方形である方が有利である。図１１（ａ）は、均一な寸
法を有するポリシリコンスペーサを製造するための一実
施例を示す。スペーサ形成用ポリシリコンフィルム３３
０（好ましくは２００ｎｍ）を心棒３３１上にコンフォ
ーマルに堆積する。心棒３３１は、別のゲートまたは捨
て膜であっても良い。好適には２０〜４０ｎｍ厚の酸化
膜３３２をポリシリコン膜３３０上にコンフォーマルに
堆積する。図１１（ｂ）に示すように、異方性化学エッ
チングを行い、平坦上面３４０から酸化膜３３２を除去
し、ポリシリコン膜３３０の除去を開始する。この時の
エッチング速度は、上面３４０上の酸化膜３３２がポリ
シリコン膜３３０よりも遅く除去されるようにする。Ｒ
ＩＥの場合、どのような膜でもその露出角部におけるエ
ッチング速度が速まる。従ってスペーサ３５０は、ポリ
シリコン３３０の角から突出し、図１１（ｃ）に示すよ
うな垂直形状のポリシリコン３３０を形成する。図１１
（ａ）〜（ｃ）の処理を使えば、方形のワードラインス
ペーサ５６を形成できる。
【００３０】シリコン基板内のウエル領域のドーピング
を説明する。特に、図３（ｃ）と（ｄ）に示す溝領域７
２へのソース領域注入を説明する。
を説明する。特に、図３（ｃ）と（ｄ）に示す溝領域７
２へのソース領域注入を説明する。
【００３１】図１２は、本発明に基づく３重自己整合分
割ゲートＮＶＲＡＭセルの各部を示す。基板の追加ドー
ピングを説明する。当該セルおよびそのミラーセル用の
フローティングゲート３６０をパターニングし形成す
る。フローティングゲート３６０を介した注入により、
フローティングゲートウエル３６１を形成する。当該セ
ルおよびそのミラーセルのフローティングゲート３６０
は、フローティングゲート３６０を基板５０までエッチ
ングすることにより分離できる。ソース領域３６３は、
従来の方法によりフローティングゲートホール内への注
入により形成する。ポリシリコン３６２は、フローティ
ングゲートホール（ソースプラグ）内へ堆積し、フロー
ティングゲート注入点を形成する。スクリーン酸化物
は、注入端およびワードラインチャネル上に成長させ
る。ワードラインスペーサ３６６は、堆積しエッチング
する。ビットライン接合３６５とビットラインハロー３
７０とを注入する。ハロー３７０の注入角度は、ハロー
３７０がワードラインスペーサ３６６の下でビットライ
ン／ドレイン接合３６５に隣接するように設定する。
割ゲートＮＶＲＡＭセルの各部を示す。基板の追加ドー
ピングを説明する。当該セルおよびそのミラーセル用の
フローティングゲート３６０をパターニングし形成す
る。フローティングゲート３６０を介した注入により、
フローティングゲートウエル３６１を形成する。当該セ
ルおよびそのミラーセルのフローティングゲート３６０
は、フローティングゲート３６０を基板５０までエッチ
ングすることにより分離できる。ソース領域３６３は、
従来の方法によりフローティングゲートホール内への注
入により形成する。ポリシリコン３６２は、フローティ
ングゲートホール（ソースプラグ）内へ堆積し、フロー
ティングゲート注入点を形成する。スクリーン酸化物
は、注入端およびワードラインチャネル上に成長させ
る。ワードラインスペーサ３６６は、堆積しエッチング
する。ビットライン接合３６５とビットラインハロー３
７０とを注入する。ハロー３７０の注入角度は、ハロー
３７０がワードラインスペーサ３６６の下でビットライ
ン／ドレイン接合３６５に隣接するように設定する。
【００３２】この単一ウエル法を使って３重自己整合メ
モリセルを形成する場合の利点は、処理コストが低く簡
単なことである。これは、メモリウエルマスクを省略で
きるためである。また、注入端絶縁体への注入が不必要
であり、該注入端絶縁体へのフォトレジストの適用およ
び除去が不必要であり、セルの信頼性が向上する。セル
寸法の変化に対するセル電気特性の感度を低めることに
より、セルの生産性が向上する。
モリセルを形成する場合の利点は、処理コストが低く簡
単なことである。これは、メモリウエルマスクを省略で
きるためである。また、注入端絶縁体への注入が不必要
であり、該注入端絶縁体へのフォトレジストの適用およ
び除去が不必要であり、セルの信頼性が向上する。セル
寸法の変化に対するセル電気特性の感度を低めることに
より、セルの生産性が向上する。
【００３３】
【実施例２】本発明の他の実施例を説明する。図１３
（ａ）は、半導体基板１０を示す上面図である。基板１
０は、第１絶縁層１２を有する。この第１絶縁層１２
は、基板１０に堆積した二酸化シリコン等の絶縁材料か
らなる。第１絶縁層１２上に、第１ポリシリコン層１４
を堆積する。半導体基板１０は、好ましくはＰタイプで
あり、当業者に公知である。基板１０上の第１絶縁層１
２は、酸化、堆積（例えばＣＶＤ（化学蒸着））等の公
知技術によって形成した約８０〜９０Åの二酸化シリコ
ン層である。第１絶縁層１２上の第１ポリシリコン層１
４は、低圧ＣＶＤ（ＬＰＣＶＤ）等の公知処理によって
約５００〜７００Åの厚さに堆積する。好ましくは５０
０Åの窒化シリコン層１８をＣＶＤによって堆積する。
窒化シリコン層１８は、分離領域形成において活性領域
を区画するために使う。前記および後述の具体的寸法
は、デザインルールや処理技術世代に応じて変化する。
本明細書に記載の各寸法は、０．１８ミクロン処理に好
適である。当業者には明らかなように、本発明は、特定
の処理技術世代や、ここに記載の特定のパラメータ値に
限定されない。
（ａ）は、半導体基板１０を示す上面図である。基板１
０は、第１絶縁層１２を有する。この第１絶縁層１２
は、基板１０に堆積した二酸化シリコン等の絶縁材料か
らなる。第１絶縁層１２上に、第１ポリシリコン層１４
を堆積する。半導体基板１０は、好ましくはＰタイプで
あり、当業者に公知である。基板１０上の第１絶縁層１
２は、酸化、堆積（例えばＣＶＤ（化学蒸着））等の公
知技術によって形成した約８０〜９０Åの二酸化シリコ
ン層である。第１絶縁層１２上の第１ポリシリコン層１
４は、低圧ＣＶＤ（ＬＰＣＶＤ）等の公知処理によって
約５００〜７００Åの厚さに堆積する。好ましくは５０
０Åの窒化シリコン層１８をＣＶＤによって堆積する。
窒化シリコン層１８は、分離領域形成において活性領域
を区画するために使う。前記および後述の具体的寸法
は、デザインルールや処理技術世代に応じて変化する。
本明細書に記載の各寸法は、０．１８ミクロン処理に好
適である。当業者には明らかなように、本発明は、特定
の処理技術世代や、ここに記載の特定のパラメータ値に
限定されない。
【００３４】第１絶縁層１２，第１ポリシリコン層１
４，窒化シリコン層１８を形成した後、適切なフォトレ
ジスト１９を窒化シリコン層１８に塗布し、マスク処理
を行い、選択領域内の窒化シリコン層１８と第１ポリシ
リコン層１４と第１絶縁層１２とをエッチングする。フ
ォトレジスト１９を残した部分は、窒化シリコン層１８
と第１ポリシリコン層１４と第１絶縁層１２とが残る。
フォトレジスト１９を除去した部分は、窒化シリコン層
１８と第１ポリシリコン層１４と第１絶縁層１２とがエ
ッチング除去され、図１４（ａ）に示す帯溝１６がＹ方
向、すなわち列方向にできる。後述の通り、分離領域の
形成について２つの実施例を示す。ＬＯＣＯＳおよびＳ
ＴＩである。ＳＴＩ実施例は、基板１０内を約２８００
Åの深さまでエッチングする。隣接する帯溝１６間の距
離Ｗは、使用する処理技術の最小リソグラフ要素サイズ
とすれば良い。
４，窒化シリコン層１８を形成した後、適切なフォトレ
ジスト１９を窒化シリコン層１８に塗布し、マスク処理
を行い、選択領域内の窒化シリコン層１８と第１ポリシ
リコン層１４と第１絶縁層１２とをエッチングする。フ
ォトレジスト１９を残した部分は、窒化シリコン層１８
と第１ポリシリコン層１４と第１絶縁層１２とが残る。
フォトレジスト１９を除去した部分は、窒化シリコン層
１８と第１ポリシリコン層１４と第１絶縁層１２とがエ
ッチング除去され、図１４（ａ）に示す帯溝１６がＹ方
向、すなわち列方向にできる。後述の通り、分離領域の
形成について２つの実施例を示す。ＬＯＣＯＳおよびＳ
ＴＩである。ＳＴＩ実施例は、基板１０内を約２８００
Åの深さまでエッチングする。隣接する帯溝１６間の距
離Ｗは、使用する処理技術の最小リソグラフ要素サイズ
とすれば良い。
【００３５】窒化シリコン層１８をエッチング除去した
後、第１ポリシリコン層１４と第１絶縁層１２とをエッ
チング除去し、帯溝１６を形成する。半導体基板１０内
の帯溝１６は、二酸化シリコン等の絶縁材料２０ａまた
は２０ｂで埋める。図１４（ｂ）に示すように、公知の
ＬＯＣＯＳ処理を用いて局所酸化物２０ａを形成する
か、浅トレンチ処理（ＳＴＩ）を用いて二酸化シリコン
領域２０ｂを形成する。フォトレジスト１９が残存する
箇所では、二酸化シリコン層１８と第１ポリシリコン層
１４と第１絶縁層１２との下の半導体基板１０は、活性
領域を形成する。従って基板１０には、帯状の活性領域
と分離領域とが交互にできる。分離領域は、ＬＯＣＯＳ
２０ａまたは浅トレンチ２０ｂである。図１４（ｂ）
は、ＬＯＣＯＳ２０ａと浅トレンチ２０ｂとを示すが、
どちらか一方のみを形成する。好適実施例は、浅トレン
チ２０ｂを形成する。浅トレンチ２０ｂが好適である理
由は、第１ポリシリコン層１４と面一に形成できるため
である。この構造によって自己整合フローティングゲー
トを実現できる。
後、第１ポリシリコン層１４と第１絶縁層１２とをエッ
チング除去し、帯溝１６を形成する。半導体基板１０内
の帯溝１６は、二酸化シリコン等の絶縁材料２０ａまた
は２０ｂで埋める。図１４（ｂ）に示すように、公知の
ＬＯＣＯＳ処理を用いて局所酸化物２０ａを形成する
か、浅トレンチ処理（ＳＴＩ）を用いて二酸化シリコン
領域２０ｂを形成する。フォトレジスト１９が残存する
箇所では、二酸化シリコン層１８と第１ポリシリコン層
１４と第１絶縁層１２との下の半導体基板１０は、活性
領域を形成する。従って基板１０には、帯状の活性領域
と分離領域とが交互にできる。分離領域は、ＬＯＣＯＳ
２０ａまたは浅トレンチ２０ｂである。図１４（ｂ）
は、ＬＯＣＯＳ２０ａと浅トレンチ２０ｂとを示すが、
どちらか一方のみを形成する。好適実施例は、浅トレン
チ２０ｂを形成する。浅トレンチ２０ｂが好適である理
由は、第１ポリシリコン層１４と面一に形成できるため
である。この構造によって自己整合フローティングゲー
トを実現できる。
【００３６】この構造は、非自己整合法が形成する構造
より小型である。図１４（ｂ）に示す構造を非自己整合
法により形成することは、従来から知られている。これ
を説明する。基板１０に分離領域２０を形成する。分離
領域２０は、基板１０に窒化シリコン層を堆積し、フォ
トレジストを堆積し、窒化シリコンをパターニングして
基板１０の選択部分を露出し、ＬＯＣＯＳまたはＳＴＩ
を用いて基板１０の露出部分を酸化する。次に窒化シリ
コンを除去し、第１二酸化シリコン層１２（ゲート酸化
膜を形成）を基板１０に堆積する。ゲート酸化膜１２上
に第１ポリシリコン層１４を堆積する。第１ポリシリコ
ン層１４をパターニングし、選択部分を除去する。この
ためポリシリコン層１４は、分離領域２０に対して自己
整合せず、第２マスク処理が必要になる。この追加マス
ク処理は、ポリシリコン層１４の寸法が分離領域２０に
対して整合許容値を持つことを要求する。
より小型である。図１４（ｂ）に示す構造を非自己整合
法により形成することは、従来から知られている。これ
を説明する。基板１０に分離領域２０を形成する。分離
領域２０は、基板１０に窒化シリコン層を堆積し、フォ
トレジストを堆積し、窒化シリコンをパターニングして
基板１０の選択部分を露出し、ＬＯＣＯＳまたはＳＴＩ
を用いて基板１０の露出部分を酸化する。次に窒化シリ
コンを除去し、第１二酸化シリコン層１２（ゲート酸化
膜を形成）を基板１０に堆積する。ゲート酸化膜１２上
に第１ポリシリコン層１４を堆積する。第１ポリシリコ
ン層１４をパターニングし、選択部分を除去する。この
ためポリシリコン層１４は、分離領域２０に対して自己
整合せず、第２マスク処理が必要になる。この追加マス
ク処理は、ポリシリコン層１４の寸法が分離領域２０に
対して整合許容値を持つことを要求する。
【００３７】自己整合法または非自己整合法を用いて形
成した図１４（ｂ）の構造に対し、さらに以下の処理を
行う。
成した図１４（ｂ）の構造に対し、さらに以下の処理を
行う。
【００３８】図１５（ａ）は、本発明の次の処理を示す
上面図である。図１４（ａ）の構造の全表面に、窒化シ
リコン等のマスク層２２を形成する。窒化シリコン層２
２の上にフォトレジストを塗布して第２のマスク処理を
行い、Ｘ方向すなわち行方向に帯を区画したマスクを形
成する。隣接する帯間の距離Ｚは、作成するデバイスに
応じて決定する。本実施例の構造は、距離Ｚ内に３個の
構成要素すなわち２個のゲートと１個のスペースを含
む。行方向の選択領域すなわち帯内のフォトレジストを
除去する。露出したマスク用窒化シリコン層２２をエッ
チングし、図１５（ａ）の構造を形成する。各窒化シリ
コン２２の帯は、半導体基板１０の活性領域および分離
領域と交差する。活性領域内の基板１０上には、第１絶
縁層１２とポリシリコン層１４とがある。分離領域は、
浅トレンチ二酸化シリコン２０である。隣接する窒化シ
リコン帯２２間には、図１５（ｂ）の溝２４がある。溝
２４は、浅トレンチ２０と交差し、第１ポリシリコン層
１４の酸化領域と交差する。溝２４の材料は、浅トレン
チ２０を形成する二酸化シリコンと同一材料である。窒
化シリコン帯２２の形成を説明する。
上面図である。図１４（ａ）の構造の全表面に、窒化シ
リコン等のマスク層２２を形成する。窒化シリコン層２
２の上にフォトレジストを塗布して第２のマスク処理を
行い、Ｘ方向すなわち行方向に帯を区画したマスクを形
成する。隣接する帯間の距離Ｚは、作成するデバイスに
応じて決定する。本実施例の構造は、距離Ｚ内に３個の
構成要素すなわち２個のゲートと１個のスペースを含
む。行方向の選択領域すなわち帯内のフォトレジストを
除去する。露出したマスク用窒化シリコン層２２をエッ
チングし、図１５（ａ）の構造を形成する。各窒化シリ
コン２２の帯は、半導体基板１０の活性領域および分離
領域と交差する。活性領域内の基板１０上には、第１絶
縁層１２とポリシリコン層１４とがある。分離領域は、
浅トレンチ二酸化シリコン２０である。隣接する窒化シ
リコン帯２２間には、図１５（ｂ）の溝２４がある。溝
２４は、浅トレンチ２０と交差し、第１ポリシリコン層
１４の酸化領域と交差する。溝２４の材料は、浅トレン
チ２０を形成する二酸化シリコンと同一材料である。窒
化シリコン帯２２の形成を説明する。
【００３９】窒化シリコン２２は、図１４（ａ）の構造
にＣＶＤを用いて約３０００Å厚に堆積する。
にＣＶＤを用いて約３０００Å厚に堆積する。
【００４０】窒化シリコン２２を選択的にエッチングす
る。このエッチングは、第１ポリシリコン層１４と二酸
化シリコン領域２０ａまたは２０ｂによって停止する。
露出した第１ポリシリコン層１４を酸化して二酸化シリ
コン２４を形成する。
る。このエッチングは、第１ポリシリコン層１４と二酸
化シリコン領域２０ａまたは２０ｂによって停止する。
露出した第１ポリシリコン層１４を酸化して二酸化シリ
コン２４を形成する。
【００４１】テトラエチルオルソシリケート（ＴＥＯ
Ｓ）の分解によって生成する二酸化シリコン等の絶縁材
料を堆積し、第２絶縁層２６を図１５（ａ）に示す構造
の全表面に形成する。図１６（ａ）は、第２絶縁層２６
を形成した構造の断面図である。ＴＥＯＳ層２６は、Ｃ
ＶＤやコンフォーマル堆積等の従来技術を使って約２０
００〜２５００Å厚にする。
Ｓ）の分解によって生成する二酸化シリコン等の絶縁材
料を堆積し、第２絶縁層２６を図１５（ａ）に示す構造
の全表面に形成する。図１６（ａ）は、第２絶縁層２６
を形成した構造の断面図である。ＴＥＯＳ層２６は、Ｃ
ＶＤやコンフォーマル堆積等の従来技術を使って約２０
００〜２５００Å厚にする。
【００４２】ＴＥＯＳ層２６は、反応性イオンエッチン
グ（ＲＩＥ）等公知技術を使って異方性エッチングを行
い、窒化シリコン帯２２を露出させる。この結果、図１
６（ｂ）に示すように、ＴＥＯＳスペーサ２６の帯と窒
化シリコン２２の帯とが隣接する。ＴＥＯＳ２６の異方
性エッチングは、エッチング停止の役割を果たす窒化シ
リコン２２と第１ポリシリコン層１４とが露出するまで
続ける。
グ（ＲＩＥ）等公知技術を使って異方性エッチングを行
い、窒化シリコン帯２２を露出させる。この結果、図１
６（ｂ）に示すように、ＴＥＯＳスペーサ２６の帯と窒
化シリコン２２の帯とが隣接する。ＴＥＯＳ２６の異方
性エッチングは、エッチング停止の役割を果たす窒化シ
リコン２２と第１ポリシリコン層１４とが露出するまで
続ける。
【００４３】エッチング液を交換し、第１ポリシリコン
層１４を異方性エッチングする。これはエッチング停止
の役割を果たす第１二酸化シリコン層１２が露出するま
で行う。
層１４を異方性エッチングする。これはエッチング停止
の役割を果たす第１二酸化シリコン層１２が露出するま
で行う。
【００４４】構造の全表面に対して適切なイオンを注入
する。イオンが第１二酸化シリコン層１２に進入するの
に十分なエネルギを持っている箇所で、基板１０内に第
１領域３０を形成する。その他箇所におけるイオンは、
ＴＥＯＳ２６，分離領域２０ａまたは２０ｂ、窒化シリ
コン２２に吸収され、何の影響も及ぼさない。この結
果、図１７（ａ）の構造が得られる。
する。イオンが第１二酸化シリコン層１２に進入するの
に十分なエネルギを持っている箇所で、基板１０内に第
１領域３０を形成する。その他箇所におけるイオンは、
ＴＥＯＳ２６，分離領域２０ａまたは２０ｂ、窒化シリ
コン２２に吸収され、何の影響も及ぼさない。この結
果、図１７（ａ）の構造が得られる。
【００４５】図１７（ａ）の構造全体を酸化することに
より、第１ポリシリコン層１４の露出領域を酸化し、約
３００Å厚の二酸化シリコン層３２を形成する。そして
構造全体に二酸化シリコン絶縁層を堆積する。なお二酸
化シリコン層３２の一部は、ＴＥＯＳ２６および二酸化
シリコン２４から形成される。図示の層３２は、理解を
助けるために示した。
より、第１ポリシリコン層１４の露出領域を酸化し、約
３００Å厚の二酸化シリコン層３２を形成する。そして
構造全体に二酸化シリコン絶縁層を堆積する。なお二酸
化シリコン層３２の一部は、ＴＥＯＳ２６および二酸化
シリコン２４から形成される。図示の層３２は、理解を
助けるために示した。
【００４６】第１二酸化シリコン絶縁層１２の異方性エ
ッチングを、エッチング停止の役割を果たす基板１０ま
で行う。二酸化シリコン層１２の異方性エッチングは、
層３２の一部も除去する。第２ポリシリコン堆積処理
（約３０００Å）を行い、隣接するＴＥＯＳスペーサ２
６間のプラグまたはホールを埋める。局所選択法により
窒化シリコン２２からポリシリコンを除去する。この時
の好適方法は、化学機械研磨（ＣＭＰ）である。第２ポ
リシリコン３４は、基板１０内の第１領域３０に対する
オーミックコンタクトを形成する。第２ポリシリコン３
４をドーピングすることにより、第１領域３０を形成す
る不純物の補助用あるいは代替用の拡散ソースとして使
用しても良い。ポリシリコン３４は、タングステン、ケ
イ化タングステン等の適切な導体でも良い。図１７
（ｂ）は、このようにして形成した構造を示す。この構
造を酸化し、第２ポリシリコンプラグ３４上に二酸化シ
リコン層３６を薄く形成する。
ッチングを、エッチング停止の役割を果たす基板１０ま
で行う。二酸化シリコン層１２の異方性エッチングは、
層３２の一部も除去する。第２ポリシリコン堆積処理
（約３０００Å）を行い、隣接するＴＥＯＳスペーサ２
６間のプラグまたはホールを埋める。局所選択法により
窒化シリコン２２からポリシリコンを除去する。この時
の好適方法は、化学機械研磨（ＣＭＰ）である。第２ポ
リシリコン３４は、基板１０内の第１領域３０に対する
オーミックコンタクトを形成する。第２ポリシリコン３
４をドーピングすることにより、第１領域３０を形成す
る不純物の補助用あるいは代替用の拡散ソースとして使
用しても良い。ポリシリコン３４は、タングステン、ケ
イ化タングステン等の適切な導体でも良い。図１７
（ｂ）は、このようにして形成した構造を示す。この構
造を酸化し、第２ポリシリコンプラグ３４上に二酸化シ
リコン層３６を薄く形成する。
【００４７】窒化シリコン２２をエッチングし、エッチ
ング停止層としての第１ポリシリコン層１４を露出させ
る。次に第１ポリシリコン層１４を異方性エッチング
し、エッチング停止層としての第１二酸化シリコン層１
２を露出させる。この処理期間中、第２ポリシリコン３
４上のキャップ３６は、第２ポリシリコン３４のエッチ
ングを阻止する。この結果、図１８（ａ）の構造が得ら
れる。
ング停止層としての第１ポリシリコン層１４を露出させ
る。次に第１ポリシリコン層１４を異方性エッチング
し、エッチング停止層としての第１二酸化シリコン層１
２を露出させる。この処理期間中、第２ポリシリコン３
４上のキャップ３６は、第２ポリシリコン３４のエッチ
ングを阻止する。この結果、図１８（ａ）の構造が得ら
れる。
【００４８】構造全体に約１６０〜１７０Åの薄い二酸
化シリコン層３８を、熱酸化および堆積の組み合わせに
よって形成し、図１８（ｂ）の構造を得る。
化シリコン層３８を、熱酸化および堆積の組み合わせに
よって形成し、図１８（ｂ）の構造を得る。
【００４９】構造全体に第３ポリシリコン層４０を約２
０００Åの厚さに堆積する。この結果を図１９（ａ）に
示す。第３ポリシリコン層４０は、ＬＰＣＶＤによって
堆積できる。
０００Åの厚さに堆積する。この結果を図１９（ａ）に
示す。第３ポリシリコン層４０は、ＬＰＣＶＤによって
堆積できる。
【００５０】第３ポリシリコン層４０を異方性エッチン
グし、複数のスペーサ４０を形成する。スペーサ４０
は、行方向すなわちＸ方向に延び、プラグ３４に平行で
ある。第３ポリシリコン層４０をエッチングし、プラグ
３４上の二酸化シリコン３８を露出させる。この結果、
図１９（ｂ）に示すように、プラグ３４の両側にポリシ
リコンスペーサ４０が互いに切り離される。
グし、複数のスペーサ４０を形成する。スペーサ４０
は、行方向すなわちＸ方向に延び、プラグ３４に平行で
ある。第３ポリシリコン層４０をエッチングし、プラグ
３４上の二酸化シリコン３８を露出させる。この結果、
図１９（ｂ）に示すように、プラグ３４の両側にポリシ
リコンスペーサ４０が互いに切り離される。
【００５１】第３ポリシリコンスペーサ４０を酸化する
ことにより、その露出部分全体に二酸化シリコン層４２
を形成する。この時点であるいはこの酸化処理の前にイ
オン注入を行い、第２領域１７０を形成する。隣接する
ポリシリコンスペーサ４０間の二酸化シリコン３８を異
方性エッチングし、エッチング停止部としての基板１０
を露出させる。誘電体４８を堆積する。誘電体４８に従
来のコンタクト４４を形成する。コンタクト４４は、第
２領域１７０と金属製共通ビットライン４６とを接続す
る。誘電体４８は、層４２と同一の二酸化シリコンでも
良い。この結果、図２０の構造が得られる。
ことにより、その露出部分全体に二酸化シリコン層４２
を形成する。この時点であるいはこの酸化処理の前にイ
オン注入を行い、第２領域１７０を形成する。隣接する
ポリシリコンスペーサ４０間の二酸化シリコン３８を異
方性エッチングし、エッチング停止部としての基板１０
を露出させる。誘電体４８を堆積する。誘電体４８に従
来のコンタクト４４を形成する。コンタクト４４は、第
２領域１７０と金属製共通ビットライン４６とを接続す
る。誘電体４８は、層４２と同一の二酸化シリコンでも
良い。この結果、図２０の構造が得られる。
【００５２】図２１は、結果的に得られる構造を示す上
面図である。この図は、ビットライン４６と第２領域１
７０との相互接続を示す。制御ライン４０は、Ｘ方向す
なわち行方向に延び、ソースライン３４は基板１０内の
第１領域３０に接続する。ソースライン３４（当業者に
明らかなように、「ソース」は「ドレイン」に読み替え
可能である）は、行方向全長に渡り基板１０と接触す
る。すなわちソースライン３４は、基板１０の活性領域
および分離領域の両方に接触する。ただし、ソースライ
ン３４は、基板１０内の第１領域３０のみと電気的に接
続する。このソースライン３４が接続する各第１領域３
０は、隣接する２個のメモリセルに接続し共有される。
同様に、ビットライン４６が接続する各第２領域１７０
は、隣接するメモリセルによって共有される。
面図である。この図は、ビットライン４６と第２領域１
７０との相互接続を示す。制御ライン４０は、Ｘ方向す
なわち行方向に延び、ソースライン３４は基板１０内の
第１領域３０に接続する。ソースライン３４（当業者に
明らかなように、「ソース」は「ドレイン」に読み替え
可能である）は、行方向全長に渡り基板１０と接触す
る。すなわちソースライン３４は、基板１０の活性領域
および分離領域の両方に接触する。ただし、ソースライ
ン３４は、基板１０内の第１領域３０のみと電気的に接
続する。このソースライン３４が接続する各第１領域３
０は、隣接する２個のメモリセルに接続し共有される。
同様に、ビットライン４６が接続する各第２領域１７０
は、隣接するメモリセルによって共有される。
【００５３】この結果、複数の分割ゲート型不揮発性メ
モリセルが形成される。各メモリセルは、フローティン
グゲート１４と、制御ゲート４０と、ソースライン３４
と、ビットライン４６とを有する。制御ゲート４０は、
スペーサであり、行方向に延び、同一行の他のメモリセ
ルの制御ゲートと接続する。ソースライン３４は、行方
向に延び、同一行方向のメモリセルの第１端子３０のペ
アを接続する。ビットライン４４は、Ｙ方向すなわち列
方向に延び、同一列方向のメモリセルの第２端子１７０
のペアを接続する。これら制御ゲート、フローティング
ゲート、ソースライン、ビットラインの形成は、すべて
自己整合する。この不揮発性メモリセルは、分割ゲート
型であり、ゲートトンネリングを制御するためのフロー
ティングゲートを有する。この詳細は、米国特許第５，
５７２，０５４号が開示する。この開示は参照によって
ここに組み込むことにより、前記不揮発性メモリセルお
よび該セルからなるメモリアレイの動作の説明に代え
る。
モリセルが形成される。各メモリセルは、フローティン
グゲート１４と、制御ゲート４０と、ソースライン３４
と、ビットライン４６とを有する。制御ゲート４０は、
スペーサであり、行方向に延び、同一行の他のメモリセ
ルの制御ゲートと接続する。ソースライン３４は、行方
向に延び、同一行方向のメモリセルの第１端子３０のペ
アを接続する。ビットライン４４は、Ｙ方向すなわち列
方向に延び、同一列方向のメモリセルの第２端子１７０
のペアを接続する。これら制御ゲート、フローティング
ゲート、ソースライン、ビットラインの形成は、すべて
自己整合する。この不揮発性メモリセルは、分割ゲート
型であり、ゲートトンネリングを制御するためのフロー
ティングゲートを有する。この詳細は、米国特許第５，
５７２，０５４号が開示する。この開示は参照によって
ここに組み込むことにより、前記不揮発性メモリセルお
よび該セルからなるメモリアレイの動作の説明に代え
る。
【００５４】好適実施例に基づき本発明を説明したが、
当業者には明らかなように、本発明は、特許請求の範囲
を逸脱せずに変更が可能である。
当業者には明らかなように、本発明は、特許請求の範囲
を逸脱せずに変更が可能である。
【００５５】
【発明の効果】以上述べたように、本発明によれば、自
己整合技術を用い、フローティングゲートメモリセルの
半導体メモリアレイを製造する方法を提供できる。
己整合技術を用い、フローティングゲートメモリセルの
半導体メモリアレイを製造する方法を提供できる。
【００５６】本発明によれば、自己整合技術を用いて製
造可能な、フローティングゲートメモリセルの半導体メ
モリアレイを提供できる。
造可能な、フローティングゲートメモリセルの半導体メ
モリアレイを提供できる。
【００５７】本発明によれば、自己整合技術を用いて製
造可能な、不揮発性ランダムアクセスメモリセルを提供
できる。
造可能な、不揮発性ランダムアクセスメモリセルを提供
できる。
【００５８】本発明によれば、自己整合技術を用いて製
造可能な、不揮発性メモリセル等のアレイを有する半導
体装置を提供できる。
造可能な、不揮発性メモリセル等のアレイを有する半導
体装置を提供できる。
以下の図面を参照しながら本発明を詳細に説明する。図
中の同一参照番号は、同一要素を表す。
中の同一参照番号は、同一要素を表す。
【図１】本発明に基づく自己整合ＮＶＲＡＭセルとポリ
シリコンスペーサワードラインを示す概略図である。
シリコンスペーサワードラインを示す概略図である。
【図２】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その１）である。
を示す図（その１）である。
【図３】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その２）である。
を示す図（その２）である。
【図４】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その３）である。
を示す図（その３）である。
【図５】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その４）である。
を示す図（その４）である。
【図６】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その５）である。
を示す図（その５）である。
【図７】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その６）である。
を示す図（その６）である。
【図８】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その７）である。
を示す図（その７）である。
【図９】本発明に基づく自己整合ＮＶＲＡＭの製造方法
を示す図（その８）である。
を示す図（その８）である。
【図１０】本発明に基づくＮＶＲＡＭセル製造方法の１
つを示すフローチャートである。
つを示すフローチャートである。
【図１１】（ａ）は方形スペーサを形成するためのポリ
シリコン／酸化物積み重ねを示す概略図である。（ｂ）
は平坦表面上において前記酸化物をエッチング除去し、
側壁に酸化物スペーサを形成したところを示す概略図で
ある。（ｃ）は角部のポリシリコンをエッチング除去す
ることにより方形にした酸化物スペーサを示す概略図で
ある。
シリコン／酸化物積み重ねを示す概略図である。（ｂ）
は平坦表面上において前記酸化物をエッチング除去し、
側壁に酸化物スペーサを形成したところを示す概略図で
ある。（ｃ）は角部のポリシリコンをエッチング除去す
ることにより方形にした酸化物スペーサを示す概略図で
ある。
【図１２】ハローを有する単一ウエル３重自己整合メモ
リセルを示す概略図である。
リセルを示す概略図である。
【図１３】（ａ）は本発明の一実施例方法の第１段階に
おいて、分離領域を形成するための半導体基板を示す上
面図である。（ｂ）は（ａ）の２−２線に沿った断面図
である。
おいて、分離領域を形成するための半導体基板を示す上
面図である。（ｂ）は（ａ）の２−２線に沿った断面図
である。
【図１４】（ａ）は図１３の次の段階で形成した分離領
域を示す上面図である。（ｂ）は（ａ）の２−２線に沿
った断面図で、半導体基板に形成した２タイプ、すなわ
ちＬＯＣＯＳタイプと浅トレンチタイプの分離領域を示
す。
域を示す上面図である。（ｂ）は（ａ）の２−２線に沿
った断面図で、半導体基板に形成した２タイプ、すなわ
ちＬＯＣＯＳタイプと浅トレンチタイプの分離領域を示
す。
【図１５】（ａ）は図１４の分離領域形成の次の段階を
示す上面図である。（ｂ）は（ａ）の４−４線に沿った
断面図である。（ｃ）は（ａ）の３−３線に沿った断面
図である。
示す上面図である。（ｂ）は（ａ）の４−４線に沿った
断面図である。（ｃ）は（ａ）の３−３線に沿った断面
図である。
【図１６】（ａ）は分割ゲート型フローティングゲート
メモリセルからなる不揮発性メモリアレイ形成におい
て、図１５の次の段階を示す４−４線に沿った断面図で
ある。（ｂ）は（ａ）の次の段階を示す４−４線に沿っ
た断面図である。
メモリセルからなる不揮発性メモリアレイ形成におい
て、図１５の次の段階を示す４−４線に沿った断面図で
ある。（ｂ）は（ａ）の次の段階を示す４−４線に沿っ
た断面図である。
【図１７】（ａ）は図１６の次の段階を示す４−４線に
沿った断面図である。（ｂ）は（ａ）の次の段階を示す
４−４線に沿った断面図である。
沿った断面図である。（ｂ）は（ａ）の次の段階を示す
４−４線に沿った断面図である。
【図１８】（ａ）は図１７の次の段階を示す４−４線に
沿った断面図である。（ｂ）は（ａ）の次の段階を示す
４−４線に沿った断面図である。
沿った断面図である。（ｂ）は（ａ）の次の段階を示す
４−４線に沿った断面図である。
【図１９】（ａ）は図１８の次の段階を示す４−４線に
沿った断面図である。（ｂ）は（ａ）のの次の段階を示
す４−４線に沿った断面図である。
沿った断面図である。（ｂ）は（ａ）のの次の段階を示
す４−４線に沿った断面図である。
【図２０】分割ゲート型フローティングゲートメモリセ
ルからなる不揮発性メモリアレイ形成において、図１９
の次の段階を示す４−４線に沿った断面図である。
ルからなる不揮発性メモリアレイ形成において、図１９
の次の段階を示す４−４線に沿った断面図である。
【図２１】分割ゲート型フローティングゲートメモリセ
ルからなる不揮発性メモリアレイ形成において、活性領
域における行ライン、ビットライン、端子の相互接続を
示す上面図である。
ルからなる不揮発性メモリアレイ形成において、活性領
域における行ライン、ビットライン、端子の相互接続を
示す上面図である。
１０ 半導体基板 １２ 第１絶縁層（二酸化シリコン） １４ 第１ポリシリコン層、フローティングゲート １６ 分離領域帯溝 １８ 窒化シリコン層 １９ フォトレジスト ２０ 分離領域、浅トレンチ二酸化シリコン ２０ａ 絶縁材料、局所酸化物、ＬＯＣＯＳ ２０ｂ 絶縁材料、二酸化シリコン領域、浅トレンチ ２２ マスク用窒化シリコン帯 ２４ 溝、二酸化シリコン ２６ 第２絶縁層（二酸化シリコン）、ＴＥＯＳスペー
サ ３０ 第１領域、第１端子 ３２ 絶縁体、二酸化シリコン層 ３４ 第２ポリシリコンプラグ、ソースライン ３６ 二酸化シリコン層、キャップ ３８ 二酸化シリコン層 ４０ 第３ポリシリコン層（スペーサ）、制御ライン
（ゲート） ４２ 二酸化シリコン層 ４４ コンタクト ４６ 金属製共通ビットライン ４８ 誘電体 ５０ シリコン基板 ５１ 第１ポリシリコンフローティングゲート ５２ 鋭い先端 ５３ 自己整合ポリシリコンソースラインコンタクトプ
ラグ ５３ａ ポリシリコン層 ５４ 第２ポリシリコンフローティングゲート ５５ 絶縁スペーサ ５６ ポリシリコンスペースワードライン ５８ 誘電材料 ６０ ソース領域 ６２、６３ ビットラインとなるドレイン領域 ６４ 酸化物層 ６６ ポリシリコン層 ６８ 窒化物層 ７０ 酸化物層 ７２ 溝 ７４ ＴＥＯＳ層 ７６ 絶縁スペーサ ７８ 酸化物層 ８０ ポリシリコン層 １７０ 第２領域、第２端子 ３３０ スペーサ形成用ポリシリコン膜 ３３１ 心棒 ３３２ 酸化膜 ３４０ 平坦上面 ３５０ スペーサ ３６０ フローティングゲート ３６１ フローティングゲートウエル ３６２ ポリシリコン ３６３ ソース領域 ３６５ ビットラインとなるドレイン接合 ３６６ ワードラインスペーサ ３７０ ビットラインハロー
サ ３０ 第１領域、第１端子 ３２ 絶縁体、二酸化シリコン層 ３４ 第２ポリシリコンプラグ、ソースライン ３６ 二酸化シリコン層、キャップ ３８ 二酸化シリコン層 ４０ 第３ポリシリコン層（スペーサ）、制御ライン
（ゲート） ４２ 二酸化シリコン層 ４４ コンタクト ４６ 金属製共通ビットライン ４８ 誘電体 ５０ シリコン基板 ５１ 第１ポリシリコンフローティングゲート ５２ 鋭い先端 ５３ 自己整合ポリシリコンソースラインコンタクトプ
ラグ ５３ａ ポリシリコン層 ５４ 第２ポリシリコンフローティングゲート ５５ 絶縁スペーサ ５６ ポリシリコンスペースワードライン ５８ 誘電材料 ６０ ソース領域 ６２、６３ ビットラインとなるドレイン領域 ６４ 酸化物層 ６６ ポリシリコン層 ６８ 窒化物層 ７０ 酸化物層 ７２ 溝 ７４ ＴＥＯＳ層 ７６ 絶縁スペーサ ７８ 酸化物層 ８０ ポリシリコン層 １７０ 第２領域、第２端子 ３３０ スペーサ形成用ポリシリコン膜 ３３１ 心棒 ３３２ 酸化膜 ３４０ 平坦上面 ３５０ スペーサ ３６０ フローティングゲート ３６１ フローティングゲートウエル ３６２ ポリシリコン ３６３ ソース領域 ３６５ ビットラインとなるドレイン接合 ３６６ ワードラインスペーサ ３７０ ビットラインハロー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー ビー． ジョンソン アメリカ合衆国 05452 ヴァーモント州 エセックス ジャンクション ジュニパ ー リッジ ロード 15 (72)発明者 チャン エイチ． ラム アメリカ合衆国 05495 ヴァーモント州 ウィリストン アスター レイン 61 (72)発明者 デイナ リー アメリカ合衆国 95051 カリフォルニア 州 サンタクララ エリオット ストリー ト 2652 (72)発明者 デイル ダブリュー． マーティン アメリカ合衆国 05655 ヴァーモント州 ハイド パーク フィフティーン ウエ スト 564ティー. (72)発明者 ジェド エイチ． ランキン アメリカ合衆国 05401 ヴァーモント州 バーリントン アパートメント スィー ８ リヴァーサイド アヴェニュー 220
Claims (21)
- 【請求項１】 第１側部と、上部と、第２側部と、前記
上部と前記第２側部とが形成する鋭い先端とを有する第
１ポリシリコンフローティングゲートと、第２ポリシリ
コンフローティングゲートと、 前記第１フローティングゲートの前記上部の一部と前記
第１側部との上に形成した絶縁体と、 前記第１フローティングゲートと前記第２フローティン
グゲートとの間に形成した自己整合コンタクトと、 前記第１フローティングゲートの前記上部の他の部分と
前記鋭い先端と前記第２側部との上に形成した誘電材料
と、 前記絶縁体の一側と前記誘電材料上とに形成したポリシ
リコンワードラインスペーサとを備えることを特徴とす
る不揮発性ランダムアクセスメモリ（ＲＡＭ）セル。 - 【請求項２】 前記絶縁体が酸化物からなることを特徴
とする請求項１記載の不揮発性ＲＡＭセル。 - 【請求項３】 前記自己整合コンタクトがポリシリコン
からなることを特徴とする請求項１記載の不揮発性ＲＡ
Ｍセル。 - 【請求項４】 ソース領域と複数のビットライン／ドレ
イン領域とを有するシリコン基板をさらに備えることを
特徴とする請求項１記載の不揮発性ＲＡＭセル。 - 【請求項５】 前記第１フローティングゲートの一部を
前記ソース領域上に形成し、前記第１フローティングゲ
ートの一部を１つの前記ビットライン／ドレイン領域上
に形成したことを特徴とする請求項４記載の不揮発性Ｒ
ＡＭセル。 - 【請求項６】 前記第２フローティングゲートの一部を
前記ソース領域上に形成し、前記第２フローティングゲ
ートの一部を他の１つの前記ビットライン／ドレイン領
域上に形成したことを特徴とする請求項５記載の不揮発
性ＲＡＭセル。 - 【請求項７】 前記第２フローティングゲートが第１側
部と、第２側部と、上部と、前記上部と前記第２側部と
が形成する鋭い先端とを有し、前記セルが、 前記第２フローティングゲートの前記上部の一部と前記
第１側部との上に形成した絶縁体と、 前記第２フローティングゲートの前記上部の他の部分と
前記鋭い先端と前記第２側部との上に形成した誘電材料
と、 前記絶縁体の一側と前記誘電材料上とに形成したポリシ
リコンワードラインスペーサとをさらに備えることを特
徴とする請求項１記載の不揮発性ＲＡＭセル。 - 【請求項８】 各々がフローティングゲートと第１端子
と該第１端子との間にチャネル領域を有する第２端子と
制御ゲートとを有する複数のフローティングゲートメモ
リセルの半導体メモリアレイを半導体基板に形成する自
己整合方法において、 ａ）前記基板上に実質的に互いに平行な複数の分離領域
を間隔を置いて第１方向に形成し、隣接する前記分離領
域間に活性領域を存在させ、前記活性領域が前記半導体
基板上の第１絶縁材料層と該第１絶縁材料層上の第１ポ
リシリコン材料層とからなり、 ｂ）前記活性領域および分離領域上にマスク材料からな
る実質的に互いに平行な複数のマスク領域を間隔を置い
て第２方向に形成し、前記第２方向が前記第１方向に実
質的に直交し、 ｃ）実質的に互いに平行な複数の絶縁材料製第１スペー
サを間隔を置いて前記第２方向に形成し、各前記第１ス
ペーサが前記マスク領域の１つに隣接して連続し、隣接
する前記第１スペーサ間に第１領域を存在させ、各前記
第１スペーサが複数の交互する前記活性領域および絶縁
領域と交差し、 ｄ）前記第１領域における隣接する前記第１スペーサ間
をエッチングし、 ｅ）隣接する前記第１スペーサ間の活性領域において前
記基板の第１領域に前記第１端子を形成し、 ｆ）隣接する前記第１スペーサ間において、前記基板内
の前記第１端子に電気的に接続する導体を前記第２方向
に形成し、 ｇ）前記マスク材料を除去することにより、実質的に互
いに平行な複数の構造を前記第２方向に形成し、 ｈ）前記構造の各々に対して絶縁膜を形成し、 ｉ）実質的に互いに平行な複数のポリシリコン材料製第
２スペーサを間隔を置いて前記第２方向に形成し、各前
記第２スペーサが前記構造の１つに隣接して連続し、隣
接する前記第２スペーサ間に第２領域を存在させ、各前
記第２スペーサが前記複数の交互する活性領域および分
離領域と交差し、各前記第２スペーサが前記第２方向の
メモリセル用制御ゲートに電気的に接続し、 ｊ）前記第２領域の隣接する第２スペーサ間をエッチン
グし、 ｋ）前記第２領域の隣接する第２スペーサ間において、
前記基板の各活性領域に前記第２端子を形成し、 ｌ）前記活性領域に実質的に平行に前記第１方向に導体
を形成し、該導体を前記第２端子に電気的に接続する、
各段階を備えることを特徴とする前記自己整合方法。 - 【請求項９】 前記段階ａ）が、前記分離領域と前記第
１ポリシリコン材料層とを自己整合処理によって形成す
ることを特徴とする請求項８記載の方法。 - 【請求項１０】 前記段階ａ）が、前記分離領域と前記
第１ポリシリコン材料層とを非自己整合処理によって形
成することを特徴とする請求項８記載の方法。 - 【請求項１１】 各々がフローティングゲートと第１端
子と該第１端子との間にチャネル領域を有する第２端子
と制御ゲートとを有する複数のフローティングゲートメ
モリセルの半導体メモリアレイにおいて、 間隔を置いて実質的に互いに平行に第１方向に延びる複
数の活性領域と、各ペアの前記活性領域間に存在する分
離領域と、を有する半導体基板と、 前記基板から絶縁され、間隔を置いて実質的に互いに平
行に前記第１方向とは実質的に直交する第２方向に延
び、交互する前記分離領域および活性領域と交差し、前
記活性領域においてメモリセル用制御ゲートに電気的に
接続する、複数の導電材料製スペーサと、 間隔を置いて実質的に互いに平行に前記第２方向に延
び、前記間隔を置いた活性領域に存在する複数のメモリ
セル用第１端子への電気的コンタクトを形成する、複数
の第１導体と、 間隔を置いて実質的に互いに平行に前記第１方向に延
び、前記間隔を置いた活性領域に存在する複数のメモリ
セル用第２端子への電気的コンタクトを形成し、前記基
板と前記第１導体とから絶縁された、複数の第２導体と
を備えることを特徴とする前記メモリアレイ。 - 【請求項１２】 前記複数の第１導体の各々が、前記第
２方向に連続し、前記メモリセルの隣接する第１端子間
において前記基板の分離領域に接続することを特徴とす
る請求項１１記載のメモリアレイ。 - 【請求項１３】 前記間隔を置いた第２導体の各々が、
前記複数の第１導体から絶縁され、前記複数の第１導体
が前記基板と前記複数の第２導体との間にあることを特
徴とする請求項１１記載のメモリアレイ。 - 【請求項１４】 前記間隔を置いた複数のスペーサがペ
アをなし、前記第１導体の１つが隣接する２ペアの前記
スペーサ間に存在し、前記第２導体の各々が前記スペー
サの各ペア間において前記基板への電気的コンタクトを
形成することを特徴とする請求項１１記載のメモリアレ
イ。 - 【請求項１５】 間隔を置いて実質的に互いに平行に前
記第２方向に延び、各前記第１導体の両側に隣接する複
数の絶縁スペーサをさらに備えることを特徴とする請求
項１４記載のメモリアレイ。 - 【請求項１６】 各々が活性領域中に第１端子と第２端
子とを有する実質的に同一の回路からなるアレイを有す
る半導体基板内の半導体装置において、前記アレイが、 前記半導体基板内において連続的に交互し互いに平行に
第１方向に延びる複数の帯状の分離領域および活性領域
と、 間隔を置いて互いに平行に前記第１方向とは実質的に直
交する第２方向に延び、活性領域内の第１端子において
前記半導体基板に接続する、複数の第１導電帯と、 間隔を置いて互いに平行に前記第１方向に延び、前記複
数の第１導電帯から絶縁され、活性領域帯に実質的に平
行であり、活性領域内の第２端子に接続する、複数の第
２導電帯と、を備えることを特徴とする前記半導体装
置。 - 【請求項１７】 前記第１導電帯の各々が、前記第２方
向に延びて複数の活性領域と複数の分離領域とに交差し
ながら前記半導体基板に接続することを特徴とする請求
項１６記載の半導体装置。 - 【請求項１８】 前記第１導電帯の各々が、絶縁体に隣
接したスペーサであることを特徴とする請求項１６記載
の半導体装置。 - 【請求項１９】 前記回路が分割ゲート／フローティン
グゲート型不揮発性メモリセルであり、活性領域内の前
記第１端子と前記第２端子とがチャネル領域によって分
離されることを特徴とする請求項１６記載の半導体装
置。 - 【請求項２０】 前記第１導電帯の各々が、活性領域に
おいて２つの隣接するメモリセルの第１領域に接続する
ことを特徴とする請求項１９記載の半導体装置。 - 【請求項２１】 前記第２導電帯の各々が、活性領域に
おいて２つの隣接するメモリセルの第２領域に接続する
ことを特徴とする請求項１９記載の半導体装置。
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