KR100416380B1 - 플래시 메모리 형성 방법 - Google Patents
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Abstract
스플릿 게이트형 플래시 메모리 형성 방법이 개시된다. 이 방법에서는, 실리콘 질화막 패턴 사이에 플로팅 게이트막이 노출된 상태에서 실리콘 질화막 패턴 측벽에 도전막 스페이서를 형성하며, 이 도전막 스페이서는 완성되는 플래시 메모리에서 플로팅 게이트에서 소거동작시 턴넬링이 집중되는 팁 부분을 형성하게 된다. 즉, 종래에 실리콘 질화막 패턴 사이에 플로팅 게이트막이 노출된 상태에서 플로팅 게이트막 산화에 따른 버즈 빅을 형성하고 이 부분을 이방성 식각하여 플로팅 게이트의 턴넬링 팁을 형성하던 것을 플로팅 게이트막 위로 실리콘 질화막 패턴 측벽에 스페이서를 형성하여 턴넬링 팁을 형성한다.
Description
본 발명은 플래시 메모리 형성 방법에 관한 것으로, 보다 상세하게는 스프릿 게이트형 플래시 메모리 형성 방법에 관한 것이다.
플래시 메모리는 소자 집적도를 높일 수 있는 구조를 가진다는 장점과, 비휘발성 메모리라는 장점때문에 근래에 많이 연구되고 개발되는 메모리 장치이다. 통상의 플래시 메모리 장치에서 메모리 셀의 게이트는 서로 위 아래에 유전막을 사이에 두고 형성되는 플로팅 게이트와 콘트롤 게이트가 위치하게 된다. 한편, 소거 동작이 플로팅 게이트에서 워드 라인 쪽으로 이루어지게 하여 소거 전압을 상대적으로 낮출 수 있는 새로운 방식의 이중 게이트 구조 비휘발성 메모리가 개발되고 있다. 새로운 방식의 이중 게이트 구조에서는 플로팅 게이트와 콘트롤 게이트가 측방으로 나란히 형성되어 그 대향면이 상대적으로 줄어들고 턴널링은 플로팅 게이트의 예각으로 형성된 부분에서 집중적으로 이루어지게 된다. (USPN 5,029,130)
도1 및 도2는 플로팅 게이트와 콘트롤 게이트가 유전막으로 이격된 채 측방으로 나란히 형성되는 비휘발성 메모리 장치의 셀 트랜지스터에서 프로그래밍과 소거가 이루어지는 방법을 설명하기 위한 측단면도이다.
도1을 참조하면, 프로그래밍을 위해서 공통 소오스 라인(21)에 고전압(Vdd)이 인가되고, 콘트롤 게이트 라인(120)에 스레숄드 전압(Vth)이 걸린다. 드레인 영역(109) 및 기판(100)에는 영전위(0 Volt)가 인가된다. 따라서, 드레인 영역(109)에서 소오스 영역(110)으로 전자가 이동하면서 턴넬링 게이트 절연막(15)을 통과해 플로팅 게이트(130)에 전자가 축적된다. 즉, 프로그래밍이 이루어진다.
도2에 따르면, 소거를 위해서 공통 소오스 라인(21)에 영전위가 인가되고,콘트롤 게이트 라인(120)에 고전압(Vdd)이 걸린다. 드레인 영역(109) 및 기판(100)에는 영전위(0 Volt)가 인가된다. 따라서, 턴넬링 게이트 절연막(15)을 통과해 플로팅 게이트(130)에 축적된 전자가 콘트롤 게이트 라인(109)의 고전압에 끌려 턴넬링을 일으키면서 이동한다. 즉, 소거가 이루어진다. 이때, 플로팅 게이트(130)의 전자는 뾰죽하게 형성된 팁 부분(23)에 전계가 집중되므로 팁 부분(23) 인근의 절연막을 통해 콘트롤 게이트 라인(109)으로 이동하게 된다.
도3은 종래의 스플릿 게이트형 플래시 메모리에서 셀 영역에 트렌지스터 소자가 이루어진 상태에서의 레이 아웃을 나타내는 평면도이며, 도4 내지 도8은 도3의 AA 방향으로 절단한 단면을 통해 도3과 같은 레이 아웃을 형성하는 과정의 일부를 나타내는 공정 단면도들이다.
도3을 참조하면, AA 방향으로 활성 영역(101)이 형성되고, 활성 영역(101) 양 옆으로 활성 영역(101)과 나란히 소자 분리막(103)이 형성된다. CC 방향으로 중앙에 위치하는 것은 공통 소오스 영역(110) 혹은 공통 소오스 라인이며, 그 양측에 공통 소오스 라인과 평행하게 스페이서 산화막(115), 콘트롤 게이트 라인 혹은 워드 라인(120), 스페이서 질화막(125), 기판 노출부가 형성되어 있다.
활성 영역(101)과 기판 노출부가 서로 가로지르는 부분에는 기판에 드레인 영역(109)이 형성되며 이 영역(109)에는 후속 공정에서 비트라인 콘택(107)이 형성된다. 그리고, 비트라인(105)은 굵은선으로 표시된 것과 같이 활성 영역(101)을 덮으면서 활성 영역(101) 방향으로 길게 형성된다. 활성 영역(101)과 스페이서 산화막(115)이 서로 가로지르는 부분에는 스페이서 산화막(115) 아래 플로팅게이트(130)가 형성된다.
이하 도4 내지 도8을 통해 셀 트랜지스터가 형성되는 초기 과정 일부를 살펴본다.
먼저, 도3 및 도4를 참조하면, 기판(100)에 턴넬링 게이트 절연막(15)과 플로팅 게이트막이 적층된 뒤에 트렌치형 필드 산화막 (트렌치형 소자 분리막:도3의 103)이 형성된다. 이때, 플로팅 게이트막은 일부 제거되고 플로팅 게이트막 패턴(131)으로 남는다. 경우에 따라, 소자 분리된 기판에 턴넬링 게이트 절연막과 플로팅 게이트막이 형성되고, 패터닝을 통해 플로팅 게이트막 패턴을 활성 영역 위쪽에만 남길 수 있다. 기판(100) 전면에 실리콘 질화막을 적층하고, 패터닝을 통해 도3의 공통 소오스 영역(110) 및 스페이서 산화막(115)을 드러내는 실리콘 질화막 패턴(135)을 형성한다. 실리콘 질화막 패턴(135) 사이로 드러난 플로팅 게이트막 패턴(131)에 대한 부분 열산화를 실시한다. 실리콘 질화막 패턴(135) 사이의 플로팅 게이트막 패턴(131) 상부가 산화되면서 실리콘 질화막 패턴(135)과의 경계부에서 실리콘 질화막 패턴(135) 아래로 산화막(133)이 침투하는 양상의 버즈빅이 형성된다.
도3 및 도5를 참조하면, 플로팅 게이트막 패턴(131)의 산화된 상부를 제거하거나 혹은 제거하지 않은 상태에서 기판 전면에 콘포말한 스페이서용 실리콘 산화막을 형성한다. 스페이서용 실리콘 산화막에 대한 에치 백을 실시하여 실리콘 질화막 패턴(135) 측벽에 스페이서 산화막(115)을 남긴다. 이때 스페이서 산화막(115) 사이에는 산화되지 않은 플로팅 게이트막 패턴(131)이 드러난다. 스페이서산화막(115)과 실리콘 질화막 패턴(135)을 식각 마스크로 플로팅 게이트막(131)에 대한 식각을 계속하여 드러난 플로팅 게이트막 패턴(131)을 제거한다. 이때, 턴넬링 게이트 절연막(15)도 함께 제거되어 실리콘 기판(100)이 드러날 수 있다. 이어서, 전면 불순물 이온주입을 실시하여 노출된 기판(100) 부위에 공통 소오스 영역(110)을 형성한다. 이때, 도즈(dose)량은 1015ions/cm2정도의 고농도로 한다. 공통 소오스 영역(110)은 후속 열처리 단계에서 확장되어 플로팅 게이트 영역과 일부 겹치게 된다.
한편, 공통 소오스 영역(110)에 기판(100)이 드러난 상태에서 스페이서 산화막(115)의 하부에 플로팅 게이트막 패턴(131) 절단면이 드러난다. 불순물 이온주입을 전후하여 열산화를 실시하거나, CVD 산화막을 얇게 형성하여 플로팅 게이트막(131)의 절단면을 커버한다.
도3 및 도6을 참조하면, 도5 상태에서 공통 소오스 영역(110)의 실리콘 산화막 등을 제거하고 기판 전면에 폴리실리콘막을 적층하여 스페이서 산화막 사이의 공간을 채운다. CMP나 에치 백을 통해 실리콘 질화막 패턴(135) 상면에서 폴리실리콘막을 제거한다. 따라서, 기판이 노출된 공통 소오스 영역(110) 위에, 스페이서 산화막(115) 사이의 공간에만 폴리실리콘막이 잔류하여 공통 소오스 라인(21)을 형성한다.
도3 및 도7을 참조하면, 도6의 상태에서 실리콘 질화막 패턴(135)을 인산 등으로 제거한다. 이어서, 스페이서 산화막(115)을 식각 마스크로 이방성 식각을 실시하여 실리콘 질화막 패턴(135) 하부에 있던 플로팅 게이트막 패턴(131)을 제거하여 플로팅 게이트(130)를 형성한다. 이때, 공통 소오스 라인(21) 상부도 일부가 함께 제거될 수 있다. 또한, 최초에 형성된 턴넬링 게이트 절연막(15)도 함께 제거되어 기판(100)이 노출될 수 있다. 기판(100) 전면에 CVD 산화막을 콘포말하게 얇게 형성하거나 열산화를 통해 스페이서 산화막(115) 아래 노출되는 플로팅 게이트(130) 측벽 및 노출된 기판(100)을 덮는 산화막(116)을 형성한다. 이 과정에서 플로팅 게이트(130) 측벽이 일부 산화되면서 측방으로 일부 돌출될 수 있다.
도8을 참조하면, 도7의 상태에서 기판 전면에 콘트롤 게이트 혹은 워드 라인을 형성하기 위한 폴리실리콘막(143)과 실리콘 질화막(145)을 콘포말하게 형성한다. 실리콘 질화막은 실리콘 질화산화막 등으로 대체될 수 있다.
도9를 참조하면, 도8의 상태에서 CMP를 통해 공통 소오스 라인(21) 상면 수준으로 전면을 평탄화시킨다. 이때, 스페이서 산화막(115) 측방으로는 폴리실리콘막(143')이 드러나며 보다 외각으로는 실리콘 질화막(145')에 덮여 폴리실리콘막(143')이 드러나지 않게 된다. 드러난 공통 소오스 라인(21)과 폴리실리콘막(143') 상면에 열산화를 통해 실리콘 산화막(147)을 형성한다.
도10을 참조하면, 도9의 단계에서 형성된 실리콘 산화막(147)과 스페이서 산화막(115)을 식각 마스크로 기판의 다른 부분에 있는 실리콘 질화막(145')과 폴리실리콘막(143')을 차례로 제거한다. 따라서, 스페이서 산화막(115)의 공통 소오스 라인(21) 반대편 측벽에는 폴리실리콘 패턴이 잔류되어 워드 라인(120)이 형성된다.
본 예와 다르게, 도8의 단계에서 폴리실리콘막(143)을 콘포말하게 적층한 뒤 전면 이방성 식각을 통해 스페이서 산화막(115) 측면에 스페이서 형태로 폴리실리콘 패턴을 잔류시키는 것도 가능하다.
도11을 참조하면, 도10과 같이 폴리실리콘 패턴, 즉, 워드 라인(120)이 형성된 상태에서 다시 실리콘 질화막 적층을 실시하고 전면 이방성 식각을 통해 워드 라인(120)의 스페이서 산화막(115) 반대편 측면에 스페이서 질화막(125)을 남긴다. 스페이서 질화막(125) 외각으로 기판(100) 활성 영역이 드러난 상태에서 고농도 불순물 이온주입을 실시한다. 따라서 드레인 영역(109)이 형성된다. 후속 열처리를 통해 드레인 영역(109)도 스페이서 질화막(125) 아래로 확대될 수 있다.
이후 전면에 층간 절연막을 적층하고 평탄화한 뒤 비트라인 콘택 홀을 형성하고, 그 위에 메탈 등의 도전막 적층과 패터닝을 통해 비트라인 콘택 및 비트라인을 형성하는 공정 등의 통상적 공정이 더 이루어지게 된다.
그런데, 이상의 과정을 포함하여 형성되는 플래시 메모리의 셀 트렌지스터에서 공정에 따른 몇 가지 문제가 발생할 수 있다.
우선, 도2에서 나타나듯이 소거 동작이 잘 이루어지기 위해서는 플로팅 게이트의 팁 부분에 전계가 집중되도록 팁 부분이 예각으로 형성되어야 한다. 도4 내지 도8에 이르는 플로팅 게이트 형성 과정을 참조하면 팁 부분을 날카로운 예각으로 형성하는 데 관건이 되는 과정은 도4 및 도8의 과정이다. 도4에서 나타나는 플로팅 게이트막 패턴(131)의 부분 산화 공정에서 형성되는 산화막(133) 양 끝단의 버즈빅이 짧고 급격한 경사로 형성되어야 하며, 도8의 식각 단계에서 플로팅 게이트막 패턴(131)에 대한 식각이 이방성으로 이루어져야 한다.
그러나, 도4 산화 과정에서 플로팅 게이트막 패턴(131)은 아래쪽이 플로팅 게이트가 되어야 하므로 상부만 산화되어야 한다. 산화 과정에는 제한이 따르므로 플로팅 게이트 패턴(131) 상부 열산화를 통해 두꺼운 산화막 형성이 어렵고, 실리콘 질화막 패턴(135)과의 경계부에 짧고 급격한 경사의 버즈빅 형성이 어렵다. 결국, 플로팅 게이트(130) 팁 부분(도1의 23)을 날카로운 예각으로 형성하는 것이 어렵게 된다.
또한, 도4와 같은 플로팅 게이트막 패턴의 부분 산화 공정에서 플로팅 게이트막 패턴(131) 산화는 상부에 한정되지 않는다. 즉, 도3의 BB 단면을 나타내는 도12A에서 보면, 도4의 산화 공정이 이루어질 때 플로팅 게이트막 패턴(131)은 상부뿐 아니라 소자 분리막(103) 인근의 측부도 노출되어 있다. 따라서, 플로팅 게이트막 패턴(131)의 상부 산화막(133) 형성과 함께 측부를 통해 유입되는 산소는 도12B와 같이 플로팅 게이트막 패턴(130) 측부(134) 및 측부에 가까운 하부(151)도 산화시키게 된다.
소자 분리막(103) 인근에서 플로팅 게이트막 패턴(131)의 하부가 산화되면 플로팅 게이트막 패턴(131) 하부에 있는 턴넬링 게이트 절연막(15)이 채널 양 측부쪽에서 두꺼워진다(도12B의 151 참조). 프로그램 단계에서 전자는 두꺼워진 턴넬링 게이트 절연막(151 참조)을 통과하기 어렵고, 결국, 플로팅 게이트에 전자가 축적되기 위해 더 많은 시간이 요구된다. 즉, 셀 메모리 트랜지스터에서 프로그램 동작 속도가 느려진다.
더욱이, 도3의 BB 단면을 나타내는 도12B에서 보듯이 도4의 산화 공정이 이루어질 때 소자 분리막(103) 인근에 위치한 플로팅 게이트막 패턴 측부(134)가 산화되면 활성 영역의 일부는 산화된 플로팅 게이트막 패턴 측부(134)에 의해 덮인 상태가 된다. 그리고, 도5와 같은 스페이서 산화막(115) 형성을 위한 에치 백 과정에서 플로팅 게이트막 패턴(131)의 산화된 측부(134)는 제거되어 기판(100)이 노출된다. 이어서, 공통 소오스 영역을 드러내기 위해 플로팅 게이트막 패턴(131)을 식각할 때 드러난 기판 부분도 함께 식각된다.
결과적으로, 도3의 CC 단면을 나타내는 도13에서 보듯이 공통 소오스 영역(110) 양 쪽에 기판이 제거되어 홈(161)을 형성하는 피팅(pitting) 현상이 발생한다. 만약, 공통 소오스 영역(110)에 대한 불순물 이온주입이 충분히 깊지 않다면, 피팅으로 인한 홈(161)에 채워지는 공통 소오스 라인 부분이 홈(161) 인근의 실리콘 기판(100)과 직접 닿아 전류 누설을 일으킬 수 있다.
본 발명은 종래의 스플릿 게이트형 셀 메모리 트랜지스터를 가진 플래시 메모리 장치 형성의 문제점을 해결하기 위한 것으로, 팁 부분을 예각으로 형성할 수 있는 스플릿 게이트형 플래시 메모리 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 플로팅 게이트 하부의 턴넬링 게이트 절연막의 두꺼워짐을 방지할 수 있는 스플릿 게이트형 플래시 메모리 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 소오스 영역에 피팅 현상과 그로 인한 전류 누설의 문제를예방할 수 있는 스플릿 게이트형 플래시 메모리 형성 방법을 제공하는 것을 목적으로 한다.
도1 및 도2는 스플릿 게이트형 비휘발성 메모리 장치의 셀 트랜지스터에서 프로그래밍과 소거가 이루어지는 방법을 설명하기 위한 측단면도이다.
도3은 종래의 스플릿 게이트형 플래시 메모리에서 셀 영역에 트렌지스터 소자가 이루어진 상태에서의 레이 아웃을 나타내는 평면도이다.
도4 내지 도11은 도3의 AA 방향으로 절단한 단면을 통해 도3과 같은 레이 아웃을 형성하는 과정의 일부를 나타내는 공정 단면도들이다.
도12A, 도12B는 종래 기술의 문제점을 나타내기 위해 도4와 같은 공정 단계에서 도3의 BB 방향으로 절단한 단면을 나타내는 공정 단면도들이다.
도13은 종래 기술의 문제점을 나타내기 위해 도5와 같은 공정 단계에서 도3의 CC 방향와 같은 방향으로 절단한 단면을 나타내는 공정 단면도이다.
도14A 내지 도17B는 본 발명의 특징을 나타내기 위해 본 발명의 중요 공정 단계들에서 공정 기판을 도3의 AA 및 CC 방향으로 절단한 단면을 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명은, 스플릿 게이트형 플래시 메모리 형성 방법에 있어서, 실리콘 질화막 패턴 사이에 플로팅 게이트막이 노출된 상태에서 실리콘 질화막 패턴 측벽에 도전막 스페이서를 형성하고 후속 공정을 실시한다. 이때, 도전막 스페이서는 완성되는 플래시 메모리에서 플로팅 게이트의 팁 부분을 형성하게 된다. 즉, 종래에 실리콘 질화막 패턴 사이에 플로팅 게이트막이 노출된 상태에서 플로팅 게이트막 산화에 따른 버즈 빅을 형성하고 이 부분을 이방성 식각하여 플로팅 게이트의 턴넬링 팁을 형성하던 것을 플로팅 게이트막 위로 실리콘 질화막 패턴 측벽에 스페이서를 형성하여 턴넬링 팁을 형성한다.
따라서, 본 발명 방법은 스플릿 게이트형 플래시 메모리를 형성함에 있어서, 기판에 턴넬링 게이트 절연막 및 제1 도전막을 형성하는 단계, 제1 도전막 위에 제1 방향으로 선형 갭을 가지며 제1 도전막과 식각 선택비를 가지는 보조막 패턴을 형성하는 단계, 기판에 제2 도전막을 콘포말하게 적층하고 전면 식각하여 보조막 패턴 측벽에 제1 도전막과 연결되는 제2 도전막 스페이서를 형성하는 단계, 제2 도전막 스페이서 위로 제1 도전막 및 보조막과 식각 선택비를 가지는 제1 절연물질막을 기판 전면에 콘포말하게 적층하는 단계, 제1 절연물질막에 대한 전면 이방성 식각을 통해 상기 보조막 패턴 측벽에 상기 선형 갭 일부를 채우고 상기 선형 갭의 중앙부에 제1 도전막을 드러내도록 제1 스페이서를 형성하는 단계를 구비하여 이루어진다.
통상, 제1 및 제2 도전막은 폴리실리콘으로 형성되며, 보조막은 실리콘 질화막, 제1 절연물질막은 CVD 산화막으로 형성된다.
본 발명에서 소자 분리막은 턴넬링 게이트 절연막 및 제1 도전막 적층 후 트렌치형으로 형성되는 것이 일반적이다. 이때, 제2 도전막 스페이서 형성 후에 그 표면을 산화시키는 단계가 더 구비된다.
한편, 턴넬링 게이트 절연막 형성 전에 소자 분리막이 먼저 형성될 수 있다. 소자 분리막 형성 후에 제1 도전막을 형성하게 될 경우, 제1 도전막 패터닝이 필요하다. 제2 도전막 스페이서 형성 후 스페이서 산화막 형성 전에 제1 도전막 패터닝을 실시하면, 패터닝을 통해 제1 방향과 가로지르는 제2 방향으로 제1 도전막 및 제2 도전막 스페이서를 제거하여 인근 플로팅 게이트 사이의 분리를 확실히 할 수 있다.
본 발명에서 보조막 패턴 사이에 제1 도전막이 드러난 상태에서 직접 제2 도전막 스페이서를 형성할 수 있으나, 보조막 패턴과의 경계에 버즈빅 형성을 위한 제1 도전막 표면에 대한 산화를 먼저 실시하고, 산화된 부분을 제거하는 단계 후에 제2 도전막 스페이서를 형성하여 팁 부분을 보강할 수도 있다. 바람직하게는, 제2 도전막 스페이서 형성 후 표면 산화가 이루어진다.
본 발명에서 상기 제1 스페이서를 형성한 뒤에 이루어지는 공정은 종래의 스플릿 게이트형 플래시 메모리 형성 방법과 동일하게 진행될 수 있다. 즉, 제1 스페이서 및 상기 보조막 패턴을 식각 마스크로 제1 도전막을 식각하여 제거하는 단계,상기 제1 스페이서 및 상기 보조막 패턴을 이온주입 마스크로 불순물 이온주입을 실시하여 상기 선형 갭의 중앙부 기판에 공통 소오스 영역을 형성하는 단계, 제3 도전막을 적층하고 평탄화하여 공통 소오스 영역과 연결되는 공통 소오스 라인을 형성하는 단계, 보조막 패턴을 식각으로 제거하고 보조막 패턴 하부의 제1 도전막을 이방성 식각으로 제거하여 제1 스페이서 아래에 잔류된 제1 도전막 및 제2 도전막 스페이서로 이루어진 플로팅 게이트를 형성하는 단계, 보조막 패턴이 제거되어 노출된 제1 스페이서 측벽에 접하는 제4 도전막 패턴을 형성하여 워드 라인을 이루는 단계, 드레인 영역에 불순물 이온주입을 실시하는 단계 등이 후속적으로 이루어질 수 있다. 또한, 드레인 영역을 형성하기 전에 워드 라인 측벽에 제2 절연물질막 가령, 실리콘 질화막으로 제2 스페이서를 형성하는 단계가 구비될 수 있다.
한편, 워드 라인을 형성하는 단계는 제4 도전막을 콘포말하게 적층하는 단계, 제4 도전막 위에 제2 보조막을 콘포말하게 적층하는 단계, 기판 상의 제4 도전막 상면 보다 높게 기판 전면을 평탄화시키는 단계, 노출된 공통 소오스 라인과 제4 도전막 표면을 열산화하여 산화막을 형성하는 단계, 산화막을 식각 마스크로 상기 제2 보조막, 상기 제4 도전막에 대한 이방성 식각하는 단계를 구비하여 이루어질 수 있다. 통상, 제3, 제4 도전막은 폴리실리콘이며, 제2 보조막은 실리콘 질화막, 실리콘 질화산화막으로 형성할 수 있다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 상세히 설명하기로 한다. 이때, 각 도면은 도3과 같은 스플릿 게이트형 플래시 메모리의 셀 영역에서 공정 각 단계마다 도3의 AA 방향 및 CC 방향으로 절단한 측단면을 나타낸다.
먼저, 보조막 패턴(207) 형성까지의 공정 단계를 살펴보면, 기판(201)에 턴널링 게이트 절연막(203)을 기판(201) 열산화를 통해 50 내지 100 옹스트롬 두께로 형성한다. 턴널링 게이트 절연막(203) 위에 제1 도전막으로 폴리실리콘막을 400 옹스트롬 두께로 형성한다. 제1 도전막(205)이 형성된 상태에서 패터닝 공정을 통해 기판에 트렌치형 소자 분리막을 형성한다. 이때, 활성 영역은 기판 상 일 방향으로 길게 형성되며, 도3과 같은 부분에서 활성 영역(101)과 소자 분리막(103) 혹은 필드 산화막은 서로 나란히 형성된다. 활성 영역 위쪽에는 턴넬링 게이트 절연막(203)과 제1 도전막 패턴(205)이 덮인 상태가 된다. 소자 분리막(103) 형성에 사용된 식각 저지막 패턴이 제거된 상태에서 기판 전면에 실리콘 질화막으로 된 보조막을 3000 내지 4000 옹스트롬 두께로 형성하고 패터닝하여 상기 일 방향과 수직하게 가로지르는 방향, 즉, 본 발명의 제1 방향으로 갭을 가지도록 보조막 패턴(207)을 형성한다. 이때 갭을 통해 드러나는 활성 영역에는 제1 도전막 패턴(205)이 덮여 있고, 소자 분리막(103)은 세정 공정 등에서 조금 식각되어 실리콘 기판(201)면과 거의 같은 수준을 이룬다. 도14A와 도14B는 이 상태에서 도3의 AA 방향 및 CC 방향으로 기판을 절단한 단면을 각각 나타낸다.
이어서, 기판 전면에 제2 도전막으로서 폴리실리콘막이 기판 전면에 콘포말하게 200 내지 300 옹스트롬 두께로 얇게 적층된다. 제2 도전막 형성 전에, 기판에 대한 열산화를 통해 이미 노출된 제1 도전막 패턴 상부에 열산화막이 형성되고 보조막 패턴 경계부에 열산화막이 버즈빅(bird's beak)을 형성한 상태에서 열산화막을 제거하는 공정이 더 이루어질 수 있다. 이어서, 제2 도전막에 대한 전면 이방성식각을 통해 보조막 패턴 측벽에 제2 도전막 스페이서(209)가 형성된다. 그리고, 활성 영역의 제1 도전막 패턴(205)과 소자 분리막(103) 사이의 단차 부분에도 스페이서(211)가 형성된다. 단, 이때 식각의 이방성을 줄이는 방법 등으로 제2 도전막 스페이서(209)가 형성되는 높이를 낮추는 것이 바람직하다. 도15A와 도15B는 이 상태에서 도3의 AA 방향 및 CC 방향으로 기판을 절단한 단면을 각각 나타낸다.
계속해서 제2 도전막 스페이서(209)가 형성된 기판에 열산화를 실시한다. 따라서, 제2 도전막 스페이서(209) 외각 및 제1 도전막 패턴(205) 상부에 열산화막(215)이 형성된다. 이때, 도16A에서 볼 수 있듯이 제2 도전막 스페이서(209)가 보조막 패턴(207) 및 제1 도전막 패턴(205')과 접한 부분, 즉, 스페이서 내부는 열산화되지 않는다. 그러므로, 열산화되지 않은 부분은 도전막으로 남아 후에 완성될 플로팅 게이트의 날카로운 팁 부분을 형성할 수 있다. 한편, 16B에서 볼 수 있는 도15B의 스페이서(211) 부분은 열산화 과정에서 활성 영역의 기판 내부로 산소가 확산되는 것을 차단하는 역할을 한다. 따라서, 스페이서(211) 자체는 대부분 산화되나 그 내측으로 인접한 기판 및 제1 도전막 패턴(205')이 산화되는 것을 어느 정도 억제하는 작용을 한다. 따라서, 종래와 같이 소자 분리막(103) 주변의 턴넬링 게이트 절연막(203)이 두꺼워지는 문제와, 제1 도전막 패턴(205) 측벽이 산화되어 후속 공정에서 제거됨으로써 공통 소오스 영역 양측에 피팅 현상이 발생하는 것을 막을 수 있다.
한편, 소자 분리막 영역에도 보조막 패턴 측벽의 하부에 제2 도전막 스페이서가 형성되어 잔존하게 된다. 그러나, 소자 분리막 영역의 이들 제2 도전막 스페이서는 후속 열산화공정에서 하부 소자 분리막의 영향 등으로 대부분 산화되므로 플로팅 게이트 사이의 연결은 방지될 수 있다. 특히, 소자 분리막 형성 후 턴넬링 게이트 절연막과 제1 도전막이 형성되는 실시예에서는 제2 도전막 스페이서 형성 후 패터닝 공정을 통해 소자 분리막 위에서 제1 도전막, 제2 도전막 스페이서가 제거될 수 있으므로 플로팅 게이트 사이의 연결은 문제되지 않는다.
도17A와 도17B는 스플릿 게이트형 플래시 메모리 형성 과정의 다음 단계를 나타낸 공정 단면도들이다. 종래의 도5에서 나타난 형태와 플로팅 게이트 팁 부분(219)을 제외하고 변화가 없음을 알 수 있다.
이후의 공정도 도6 내지 도11에 나타난 스플릿 게이트형 플래시 메모리 형성을 위한 종래의 방법과 동일하게 진행될 수 있으며, 플로팅 게이트 팁 부분을 제외하고 변화 없이 진행될 수 있다.
본 발명에 따르면 도전막 스페이서를 만드는 간단한 공정 추가를 통해 팁 부분을 보다 신뢰성 있게 예각으로 형성할 수 있어 소거 동작이 원활히 이루어질 수 있으며, 플로팅 게이트 하부의 턴넬링 게이트 절연막의 두꺼워짐을 방지할 수 있어 프로그래밍 동작 속도 저하를 방지할 수 있다. 또한, 소오스 영역에 기판이 패이는 피팅 현상과 그로 인한 전류 누설의 문제를 예방할 수 있다.
Claims (11)
- 기판에 턴넬링 게이트 절연막 및 제1 도전막을 형성하는 단계,상기 제1 도전막 위에 제1 방향으로 선형 갭을 가지며 상기 제1 도전막과 식각 선택비를 가지는 보조막 패턴을 형성하는 단계,상기 보조막 패턴이 형성된 기판에 제2 도전막을 콘포말하게 적층하고 전면 식각하여 상기 보조막 패턴 측벽에 상기 제1 도전막과 연결되는 제2 도전막 스페이서를 형성하는 단계,상기 제2 도전막 스페이서 위로 상기 제1 도전막 및 상기 보조막과 식각 선택비를 가지는 제1 절연물질막을 기판 전면에 콘포말하게 적층하는 단계,상기 제1 절연물질막에 대한 전면 이방성 식각을 통해 상기 보조막 패턴 측벽에 상기 선형 갭 일부를 채우고 상기 선형 갭의 중앙부에 상기 제1 도전막을 드러내도록 제1 스페이서를 형성하는 단계를 구비하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 제1 도전막 및 상기 제2 도전막은 폴리실리콘으로 형성하고,상기 보조막은 실리콘 질화막, 제1 절연물질막은 CVD 산화막으로 형성하는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 제1 도전막 적층 후 트렌치형 소자 분리막이 형성되는 단계가 구비되는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,제2 도전막 스페이서 형성 후에 열산화 단계가 구비되는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 턴넬링 게이트 절연막 형성 전에 소자 분리막 형성 단계가 구비되고,상기 제2 도전막 스페이서 형성 후 상기 스페이서 산화막 형성 전에 패터닝을 통해 상기 소자 분리막 위에서 상기 제1 방향과 가로지르는 제2 방향으로 상기 제1 도전막 및 상기 제2 도전막 스페이서를 제거하는 단계가 구비되는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 보조막 패턴을 형성하는 단계와 상기 제2 도전막 스페이서를 형성하는 단계 사이에 상기 보조막 패턴과의 경계에 버즈빅 형성을 위해 상기 제1 도전막 표면에 대한 산화를 실시하는 단계와상기 산화된 제1 도전막 표면을 제거하는 단계가 더 구비되는 것을 특징으로하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 1 항에 있어서,상기 제1 스페이서를 형성하는 단계에 이어,상기 제1 스페이서 및 상기 보조막 패턴을 식각 마스크로 상기 제1 도전막을 식각하여 제거하는 단계,상기 제1 스페이서 및 상기 보조막 패턴을 이온주입 마스크로 불순물 이온주입을 실시하여 상기 선형 갭의 중앙부 기판에 공통 소오스 영역을 형성하는 단계,제3 도전막을 적층하고 평탄화를 실시하여 상기 공통 소오스 영역과 연결되는 공통 소오스 라인을 형성하는 단계,상기 보조막 패턴을 식각으로 제거하고 상기 보조막 패턴 하부의 사이 제1 도전막을 이방성 식각으로 제거하는 단계,상기 보조막 패턴이 제거되어 노출된 제1 스페이서 측벽에 접하는 제4 도전막 패턴으로 워드 라인을 형성하는 단계,상기 워드 라인 형성에 이어 노출된 기판에 불순물 이온주입을 실시하여 드레인 영역을 형성하는 단계가 더 구비되는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 드레인 영역을 형성하는 불순물 이온주입 전에 상기 워드 라인 측벽에절연막으로 이루어지는 제2 스페이서를 형성하는 단계가 더 구비되는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 워드 라인을 형성하는 단계는 제4 도전막을 콘포말하게 적층하는 단계,상기 제4 도전막 위에 제2 보조막을 콘포말하게 적층하는 단계,기판 상의 상기 제4 도전막 상면 보다 높게 기판 전면을 평탄화시키는 단계,노출된 상기 공통 소오스 라인과 상기 제4 도전막 표면을 열산화하여 산화막을 형성하는 단계,산화막을 식각 마스크로 상기 제2 보조막, 상기 제4 도전막에 대한 이방성 식각을 실시하는 단계를 구비하여 이루어지는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 9 항에 있어서,상기 제3 도전막과 상기 제4 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
- 제 9 항에 있어서,상기 제2 보조막은 실리콘 질화막, 실리콘 질화산화막 가운데 하나로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래시 메모리 장치 형성 방법.
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