JP6568751B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、たとえば、フラッシュメモリを備えた半導体装置に好適に利用できるものである。
ロジック等の半導体装置には、情報を記憶する不揮発性のフラッシュメモリが搭載されている。そのフラッシュメモリの形態の一つに、選択ゲート電極、フローティングゲート電極、制御ゲート電極、消去ゲート電極、ソース領域およびドレイン領域を備えたフラッシュメモリがある。この種のフラッシュメモリを開示した特許文献として、特許文献１がある。
フラッシュメモリでは、情報の書き込みは、ソース領域、制御ゲート電極、選択ゲート電極およびドレイン領域のそれぞれに所定の電圧を印加し、ドレイン領域からフローティングゲート電極へ電子を注入することによって行われる。情報の消去は、消去ゲート電極に所定の他の電圧を印加し、フローティングゲート電極に蓄積された電子を消去ゲート電極へ引き抜くことによって行われる。
情報の読み出しは、制御ゲート電極、選択ゲート電極およびドレイン領域にそれぞれ所定のさらに他の電圧を印加し、ドレイン領域とソース領域との間に電流（読み出し電流）が流れるか否かを判定することによって行われる。フローティングゲート電極に電子が蓄積されている状態では、読み出し電流はほとんど流れない。一方、フローティングゲート電極に電子が蓄積されていない状態では、読み出し電流が流れることになる。その読み出し電流が少ないと、情報が書き込まれているか否かを誤判定するおそれがある。このため、消去特性は、フラッシュメモリにおける重要な特性とされている。
特開２００９−４４１６４号公報 特開２００３−１２４３６０号公報
フラッシュメモリを備えた半導体装置では、従来より、たとえば、特許文献２に挙げられているように、フラッシュメモリの消去特性を向上させるための種々の提案がなされてきている。その一環で、発明者は、フラッシュメモリを備えた半導体装置の消去特性のさらなる改善を図る。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、フラッシュメモリを備えた半導体装置であって、フローティングゲート電極と制御ゲート電極と消去ゲート電極とを有している。フローティングゲート電極は、半導体基板上に第１ゲート絶縁膜を介在させて形成されており、第１厚さを有する。制御ゲート電極は、フローティングゲート電極上に第１絶縁膜を介在させて形成されている。消去ゲート電極は、制御ゲート電極の一方の側面に、トンネル絶縁膜を含む側壁絶縁膜を介在させて形成されている。フローティングゲート電極は、制御ゲート電極の直下に位置する部分から裾野を引く態様で消去ゲート電極に向かって突出し、第１厚さよりも薄い第２厚さに相当する高さの端面とその端面に繋がる傾斜面とを有する突出部を備えている。突出部が、トンネル絶縁膜を介在させて消去ゲート電極と対向している。消去ゲート電極は、半導体基板上に第２絶縁膜を介在させて形成されている。第２絶縁膜の直下に位置する半導体基板にソース領域が形成されている。第２絶縁膜は、第１ゲート絶縁膜に繋がっている。半導体基板上に第２ゲート絶縁膜を介在させて形成された選択ゲート電極を含む。第２絶縁膜は、第２ゲート絶縁膜の膜厚よりも厚い部分を含む。消去ゲート電極の下端の位置は、フローティングゲート電極の突出部の下端の位置よりも低い。
他の実施の形態に係る半導体装置の製造方法は、フラッシュメモリを備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板の表面に第１ゲート絶縁膜を形成する。第１ゲート絶縁膜の上に、第１膜厚を有する第１導電性膜、第１絶縁膜および第２導電性膜を順次形成する。第２導電性膜に第１マスク材を形成する。第１マスク材をエッチングマスクとして、第２導電性膜にエッチング処理を行うことにより、制御ゲート電極を形成する。第１マスク材をエッチングマスクとして、第１導電性膜にさらにエッチング処理を行うことにより、第２導電性膜の直下に位置する第１導電性膜の部分から、制御ゲート電極が延在する方向と交差する方向に向かって裾野を引きながら第１ゲート絶縁膜上に第１導電性膜を残す態様で、第１導電性膜を除去する。制御ゲート電極の一方の側面を覆うように、第２マスク材を形成する。第２マスク材をエッチングマスクとして、残された第１導電性膜にエッチング処理を行うことにより、制御ゲート電極の側面から、第２マスク材の厚さに相当する長さ分だけ突出し、第１膜厚よりも薄い第２膜厚に相当する高さの端面とその端面に繋がる傾斜面とを有する突出部を備えたフローティングゲート電極を形成する。フローティングゲート電極の突出部を覆うように、トンネル絶縁膜を形成する。トンネル絶縁膜を介在させてフローティングゲート電極の突出部と対向するように、消去ゲート電極を形成する。
また、以下の工程を含む。消去ゲート電極が形成されることになる半導体基板の第１領域に所定導電型の不純物を注入することによりソース領域を形成する。熱酸化処理を行うことにより、半導体基板の第１領域に、第１ゲート絶縁膜と繋がる第２絶縁膜を形成するとともに、フローティングゲート電極に対して他方側に位置する半導体基板の第２領域に、第２ゲート絶縁膜を形成する。半導体基板の第１領域に、第２絶縁膜を介在させて消去ゲート電極を形成するとともに、半導体基板の第２領域に、第２ゲート絶縁膜を介在させて選択ゲート電極を形成する。第２絶縁膜を形成する工程は、第１領域に注入する不純物の量を調整し、熱酸化処理による酸化を増速させて、フローティングゲート電極の突出部を下方から押し上げることにより、消去ゲート電極の下端の位置よりも突出部の下端の位置が高くなるように、第２絶縁膜を形成する工程を含む。
一実施の形態に係る半導体装置によれば、フラッシュメモリの消去特性を向上させることができる。
他の実施の形態に係る半導体装置の製造方法によれば、フラッシュメモリの消去特性が向上する半導体装置を製造することができる。
実施の形態１に係る半導体装置において、フラッシュメモリが形成されたメモリセル領域を示す平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおけるメモリセル領域の断面図と、周辺回路領域の断面図とを含む、半導体装置の断面図である。 同実施の形態において、フローティングゲート電極とその周辺の構造を示す部分拡大断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程のうち、半導体基板にポリシリコン膜を形成する際に、ポリシリコン膜のモニタパターンを形成する工程を示す部分断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、半導体装置におけるフラッシュメモリの書き込み動作を説明するための断面図である。 同実施の形態において、半導体装置におけるフラッシュメモリの読み取り動作を説明するための断面図である。 同実施の形態において、半導体装置におけるフラッシュメモリの消去動作を説明するための断面図である。 第１比較例に係る半導体装置におけるフラッシュメモリの断面図である。 第１比較例に係る半導体装置におけるフラッシュメモリの消去動作を説明するための部分断面図である。 第２比較例に係る半導体装置におけるフラッシュメモリの断面図である。 第２比較例に係る半導体装置におけるフラッシュメモリにおいて、製造に伴うばらつきの一態様を示す断面図である。 第２比較例に係る半導体装置におけるフラッシュメモリにおいて、製造に伴うばらつきの他の態様を示す断面図である。 第２比較例に係る半導体装置におけるフラッシュメモリにおいて、図２８に示す一態様の場合の消去動作を説明するための断面図である。 第２比較例に係る半導体装置におけるフラッシュメモリにおいて、図２９に示す他の態様の場合の消去動作を説明するための断面図である。 実施の形態２に係る半導体装置におけるメモリセル領域および周辺回路領域の断面図である。 同実施の形態において、フローティングゲート電極とその周辺の構造を示す部分拡大断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、消去動作を説明するための、電界を示す部分拡大断面図である。 同実施の形態において、消去動作を説明するための、比較となる電界を示す部分拡大断面図である。 同実施の形態において、消去動作を説明するための断面図である。
実施の形態１
実施の形態１に係る、フラッシュメモリを備えた半導体装置について説明する。
図１および図２に示すように、半導体基板ＳＵＢのメモリセル領域ＭＣＲでは、素子分離領域ＳＴＩＲによってフラッシュメモリセルのそれぞれが形成される領域が規定されている。また、半導体基板ＳＵＢでは、メモリセル領域ＭＣＲの他に、素子分離領域（図示せず）によって、周辺回路が形成される周辺回路領域ＰＨＲ（図１では図示せず）が規定されている。
メモリセル領域ＭＣＲでは、半導体基板ＳＵＢの上にゲート絶縁膜ＧＩＦ１を介在させてフローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧの上に積層絶縁膜ＳＯＮを介在させて制御ゲート電極ＣＧが形成されている。積層絶縁膜ＳＯＮでは、たとえば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜が順次積層されている。
制御ゲート電極ＣＧ等の一方の側面に、側壁絶縁膜ＳＷ１を介在させて消去ゲート電極ＥＧが形成されている。また、消去ゲート電極ＥＧは、半導体基板ＳＵＢの上にシリコン酸化膜ＥＴＯＳを介在させて形成されている。側壁絶縁膜ＳＷ１は、シリコン酸化膜ＳＷＦ１、シリコン窒化膜ＳＷＦ２およびトンネル酸化膜ＴＦから形成されている。
制御ゲート電極ＣＧおよび消去ゲート電極ＦＧの他方の側面に、側壁絶縁膜ＳＷ２を介在させて選択ゲート電極ＷＧが形成されている。また、選択ゲート電極ＷＧは、半導体基板ＳＵＢ上にゲート絶縁膜ＧＩＦ２を介在させて形成されている。側壁絶縁膜ＳＷ２は、シリコン酸化膜ＳＷＦ１およびシリコン窒化膜ＳＷＦ２から形成されている。
フローティングゲート電極ＦＧに対して、選択ゲート電極ＷＧが位置する側とは反対側の半導体基板ＳＵＢの領域には、ソース領域ＳＲが形成されている。ソース領域ＳＲの表面にはシリコン酸化膜ＥＴＯＳが形成されている。また、選択ゲート電極ＷＧに対して、フローティングゲート電極ＦＧが位置する側とは反対側の半導体基板ＳＵＢの領域には、ドレイン領域ＤＲが形成されている。
この半導体装置では、一つのメモリセルにおける制御ゲート電極ＣＧ、フローティングゲート電極ＦＧおよび選択ゲート電極ＷＧは、消去ゲート電極ＥＧが延在する方向（紙面に垂直）と交差する方向（紙面に平行）の中央に対し、一方と他方とにほぼ線対称に配置されている。消去ゲート電極ＥＧは、一方に配置されるメモリセルと他方に配置されるメモリセルとに共通の消去ゲート電極とされる。また、同様に、ソース領域ＳＲも共通のソース領域とされる。
周辺回路領域ＰＨＲでは、たとえば、周辺トランジスタＰＴＲが形成されている。半導体基板ＳＵＢの上に、ゲート絶縁膜ＧＩＦＰを介在させてゲート電極ＧＥＰが形成されている。ゲート電極ＧＥＰに対して一方の半導体基板ＳＵＢの領域と他方の半導体基板の領域とに、それぞれソース・ドレイン領域ＳＤＲが形成されている。
メモリセル領域ＭＣＲでは、制御ゲート電極ＣＧおよび選択ゲート電極ＷＧ等を覆い、周辺回路領域ＰＨＲでは、ゲート電極ＧＥＰ（周辺トランジスタＰＴＲ）等を覆うように、シリコン窒化膜からなるライナー膜ＬＦが形成されている。そのライナー膜ＬＦを覆うように、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等からなる層間絶縁膜ＩＬＦが形成されている。
層間絶縁膜ＩＬＦを貫通するように、複数のコンタクトプラグＣＰＧが形成されている。メモリセル領域ＭＣＲでは、一のコンタクトプラグＣＰＧは、ドレイン領域ＤＲに電気的に接続されている。周辺回路領域ＰＨＲでは、他のコンタクトプラグＣＰＧは、ソース・ドレイン領域ＳＤＲに電気的に接続されている。層間絶縁膜ＩＬＦの上に、複数の層間絶縁膜と配線層とが形成されている（二点鎖線枠参照）。
次に、フラッシュメモリセルのフローティングゲート電極ＦＧの構造について、さらに詳しく説明する。図３に示すように、フローティングゲート電極ＦＧは、制御ゲート電極ＣＧの直下に位置する部分から裾野を引く態様で消去ゲート電極ＥＧに向かって突出する突出部ＦＧＰを備えている。
突出部ＦＧＰは、厚さＴＨＴに相当する高さの端面ＦＧＥと、その端面ＦＧＥに繋がる傾斜面ＣＳとを備えている。厚さＴＨＴとしては、約１０〜２０ｎｍ程度が好ましい。その突出部ＦＧＰが、トンネル酸化膜ＴＦを介在させて消去ゲート電極ＥＧと対向している。実施の形態１に係る半導体装置の主要部分は、上記のように構成される。
次に、上述した半導体装置の製造方法の一例について説明する。図４に示すように、まず、熱酸化処理を行うことにより、ゲート絶縁膜ＧＩＦ１となるシリコン酸化膜ＴＯＦ１が形成される。次に、たとえば、ＣＶＤ（Chemical Vapor Deposition）法により、所定の膜厚（第１厚さ、第１膜厚）のポリシリコン膜ＰＳＦ１が形成される。このとき、製品が形成される半導体基板ＳＵＢに、図５に示すように、ポリシリコン膜ＰＳＦ１のモニタパターンが同時に形成される。後述するように、このモニタパターンは、ポリシリコン膜ＰＳＦ１の膜厚を測定するために使用される。
次に、そのポリシリコン膜ＰＳＦ１を覆うように、ＣＶＤ法によって、シリコン酸化膜ＳＯＦ１、シリコン窒化膜ＳＮＦおよびシリコン酸化膜ＳＯＦ２が、順次形成される。次に、シリコン酸化膜ＳＯＦ２を覆うように、ＣＶＤ法によって、ポリシリコン膜ＰＳＦ２が形成される。次に、ＣＶＤ法によって、ハードマスクとなるシリコン窒化膜ＨＭが形成される。
次に、図６に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。次に、そのフォトレジストパターンＰＲ１をエッチングマスクとして、シリコン窒化膜ＨＭにエッチング処理を行うことにより、シリコン窒化膜ＨＭのハードマスクが形成される。次に、シリコン窒化膜ＨＭのハードマスク等をエッチングマスクとして、ポリシリコン膜ＰＳＦ２にエッチング処理を行うことにより、制御ゲート電極ＣＧ（図７参照）が形成される。さらにエッチング処理を行うことにより、積層絶縁膜ＳＯＮがパターニングされて、ポリシリコン膜ＰＳＦ１が露出する。
次に、図７に示すように、露出したポリシリコン膜ＰＳＦ１にエッチング処理を行うことにより、制御ゲート電極ＣＧの直下に位置する部分から、制御ゲート電極ＣＧが延在する方向と交差する方向に向かって裾野を引きながらシリコン酸化膜ＴＯＦ１上にポリシリコン膜ＰＳＦ１を残す態様で、ポリシリコン膜ＰＳＦ１が除去される。
このとき、モニタパターンとして形成されたポリシリコン膜ＰＳＦ１の膜厚を測定し、その膜厚のデータから、シリコン酸化膜ＴＯＦ１上に膜厚ＴＨＣを残すのに要するエッチング時間が算出される。そのエッチング時間に基づいてポリシリコン膜ＰＳＦ１にエッチング処理が行われる。この膜厚ＴＨＣは、最終的に端面となるポリシリコン膜ＰＳＦ１の部分が、所望の厚さＴＨＴ（約１０ｎｍ〜２０ｎｍ程度）になるように設定される。
次に、図８に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。フォトレジストパターンＰＲ２は、制御ゲート電極ＣＧの直下に位置する部分から、両側方に向かって裾野を引くポリシリコン膜ＰＳＦ１のうちの一方のポリシリコン膜ＰＳＦ１の部分を覆うように形成される。次に、そのフォトレジストパターンＰＲ２をエッチングマスクとしてエッチング処理を行うことにより、露出しているポリシリコン膜ＰＳＦ１の部分が除去される。その後、フォトレジストパターンＰＲ２が除去される。
次に、制御ゲート電極ＣＧ等を覆うようにシリコン酸化膜およびシリコン窒化膜（いずれも図示せず）が形成される。次に、そのシリコン窒化膜およびシリコン酸化膜に異方性エッチング処理を行うことにより、図９に示すように、制御ゲート電極ＣＧの側面を覆うシリコン酸化膜ＳＷＦ１とシリコン窒化膜ＳＷＦ２とが形成される。制御ゲート電極ＣＧの他方の側面には、シリコン酸化膜ＳＷＦ１およびシリコン窒化膜ＳＷＦ２からなる側壁絶縁膜ＳＷ２が形成される。
次に、図１０に示すように、所定の写真製版処理を行うことにより、周辺回路領域ＰＨＲを露出し、メモリセル領域ＭＣＲを覆うフォトレジストパターンＰＲ３が形成される。次に、フォトレジストパターンＰＲ３を注入マスクとして、所定の導電型の不純物を注入することにより、周辺トランジスタを形成するためのウェル（図示せず）等が形成される。その後、フォトレジストパターンＰＲ３が除去される。
次に、図１１に示すように、所定の写真製版処理を行うことにより、選択ゲート電極等が形成される領域を露出し、他の領域を覆うフォトレジストパターンＰＲ４が形成される。次に、そのフォトレジストパターンＰＲ４を注入マスクとして、所定の導電型の不純物（図示せず）が注入される。その後、フォトレジストパターンＰＲ４が除去される。
次に、図１２に示すように、たとえば、ＣＶＤ法により、制御ゲート電極ＣＧおよびシリコン窒化膜ＳＷＦ２等を覆うように、シリコン酸化膜ＳＯＦ３が形成される。次に、図１３に示すように、シリコン酸化膜ＳＯＦ３に異方性エッチングを行うことにより、シリコン窒化膜ＳＷＦ２を覆うシリコン酸化膜ＳＯＦ３の部分を残し、他の部分に位置するシリコン酸化膜ＳＯＦ２が除去される。
次に、図１４に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ５が形成される。フォトレジストパターンＰＲ５は、ポリシリコン膜ＰＳＦ１が裾野を引いている側を露出するように形成される。次に、フォトレジストパターンＰＲ５をエッチングマスクとしてドライエッチング処理を行うことにより、露出しているポリシリコン膜ＰＳＦ１が除去されて、フローティングゲート電極ＦＧが形成される。次に、フォトレジストパターンＰＲ５を注入マスクとして、所定の導電型の不純物（たとえば、ヒ素）を注入することにより、ソース領域ＳＲが形成される。
次に、フォトレジストパターンＰＲ５をエッチングマスクとしてウェットエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ３およびシリコン酸化膜ＴＯＦ１が除去される。これにより、図１５に示すように、フローティングゲート電極ＦＧの突出部ＦＧＰが露出する。突出部ＦＧＰは、制御ゲート電極ＣＧの直下に位置する部分から裾野を引く態様で、消去ゲート電極ＥＧ（図２参照）が位置することになる領域に向かって突出している。
また、突出部ＦＧＰは、厚さＴＨＴに相当する高さの端面ＦＧＥ（図３参照）と、その端面ＦＧＥに繋がる傾斜面ＣＳ（図３参照）とを備えている。さらに、突出部ＦＧＰが制御ゲート電極ＣＧの側面から突出している長さＬＰは、シリコン酸化膜ＳＷＦ１、シリコン窒化膜ＳＷＦ２およびシリコン酸化膜ＳＯＦ３（図１４参照）の厚さに相当することになる。その後、フォトレジストパターンＰＲ５が除去される。
次に、図１６に示すように、たとえば、ＣＶＤ法により、トンネル酸化膜となるシリコン酸化膜ＳＯＦ４が形成される。次に、図１７に示すように、所定の写真製版処理を行うことにより、フローティングゲート電極ＦＧの突出部ＦＧＰが位置している側のシリコン酸化膜ＳＷＦ４の部分を覆い、他のシリコン酸化膜ＳＷＦ４の部分を露出するフォトレジストパターンＰＲ６が形成される。
次に、そのフォトレジストパターンＰＲ６をエッチングマスクとしてエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ４とその直下に位置するシリコン酸化膜ＴＯＦ１が除去される。フローティングゲート電極ＦＧの直下に位置するシリコン酸化膜ＴＯＦ１の部分はゲート絶縁膜ＧＩＦ１となる。その後、フォトレジストパターンＰＲ６が除去される。
次に、図１８に示すように、熱酸化処理を行うことにより、露出した半導体基板ＳＵＢの表面にシリコン酸化膜ＴＯＦ２が形成される。シリコン酸化膜ＴＯＦ２は、選択ゲート電極ＷＧのゲート絶縁膜ＧＩＦ２（図２参照）となる。このとき、ソース領域ＳＲでは、ヒ素が注入されていることで、ソース領域ＳＲの表面では増速酸化が起こり、シリコン酸化膜ＳＯＦ４は、膜厚がより厚いシリコン酸化膜ＥＴＯＳになる。
次に、図１９に示すように、メモリセル領域ＭＣＲおよび周辺回路領域ＰＨＲを覆うように、たとえば、ＣＶＤ法により、ポリシリコン膜ＰＳＦ３が形成される。次に、ポリシリコン膜ＰＳＦ３に化学的機械研磨処理およびエッチング処理が行われる。これにより、図２０に示すように、制御ゲート電極ＣＧの直上に位置するシリコン窒化膜ＨＭを露出する態様で、ポリシリコン膜ＰＳＦ３が平坦化される。
次に、図２１に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ７が形成される。次に、そのフォトレジストパターンＰＲ７をエッチングマスクとしてエッチング処理が行われる。これにより、メモリセル領域ＭＣＲでは、選択ゲート電極ＷＧと消去ゲート電極ＥＧが形成される。また、周辺回路領域ＰＨＲでは、周辺トランジスタのゲート電極ＧＥＰが形成される。その後、フォトレジストパターンＰＲ７が除去される。
次に、所定の注入処理を行うことにより、メモリセル領域ＭＣＲでは、ドレイン領域ＤＲ（図２参照）が形成され、周辺回路領域ＰＨＲでは、ソース・ドレイン領域ＳＤＲ（図２参照）が形成される。その後、メモリセル領域ＭＣＲおよび周辺回路領域ＰＨＲを覆うライナー膜ＬＦおよび層間絶縁膜ＩＬＦ等が形成され、さらに、コンタクトプラグＣＰＧおよび多層配線構造ＭＨＳ（いずれも図２参照）等が形成されて、半導体装置の主要部分が完成する。
次に、上述した半導体装置におけるフラッシュメモリの動作について説明する。まず、書き込み動作について説明する。図２２に示すように、たとえば、ソース領域ＳＲに５Ｖ、制御ゲート電極ＣＧに１０Ｖ、選択ゲート電極ＷＧに１Ｖ、ドレイン領域ＤＲに０．５Ｖの電圧がそれぞれ印加される。これにより、フローティングゲート電極ＦＧに、情報としての電子ＥＬＥが注入される（矢印参照）。この方法は、ソースサイドインジェクションと呼ばれている。
次に、読み取り動作について説明する。図２３に示すように、たとえば、制御ゲート電極ＣＧに１．８Ｖ、選択ゲート電極ＷＧに１．８Ｖ、ドレイン領域ＤＲに１．０Ｖの電圧がそれぞれ印加される。このとき、フローティングゲート電極ＦＧに電子が蓄積されている状態（書き込み状態）では、ドレイン領域ＤＲからソース領域ＳＲへ電流はほとんど流れない。一方、フローティングゲート電極ＦＧに電子が蓄積されていない状態（消去状態）では、ドレイン領域ＤＲからソース領域ＳＲへ電流が流れる。この電流（読み出し電流）が検知されるか否かによって、フローティングゲート電極ＦＧに電子（情報）が蓄積されているか否かが判定される。
次に、消去動作について説明する。図２４に示すように、たとえば、消去ゲート電極ＥＧに１１Ｖの電圧が印加される。このとき、電子ＥＬＥが蓄積されているフローティングゲート電極ＦＧでは、電子ＥＬＥは、トンネル酸化膜ＴＦを介して消去ゲート電極ＥＧへ引き抜かれて、情報が消去されることになる。
上述した半導体装置のフラッシュメモリのフローティングゲート電極ＦＧでは、消去ゲート電極ＥＧへ向かって突出する突出部ＦＧＰが、厚さＴＨＴに相当する高さの端面ＦＧＥと傾斜面ＣＳとを有し、また、所定の長さ分だけ突出していることで、情報の消去を確実に行うことができる。このことについて、比較例に係る半導体装置（フラッシュメモリ）と比べて説明する。
まず、第１比較例に係る半導体装置について説明する。図２５に示すように、フラッシュメモリセルのフローティングゲート電極ＦＧでは、一定の厚さをもって、消去ゲート電極ＥＧに向かって突出する突出部が形成されている。その突出部はトンネル酸化膜ＴＦを介して消去ゲート電極ＥＧと対向している。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、第１比較例に係る半導体装置（フラッシュメモリ）の消去動作について説明する。図２６に示すように、消去ゲート電極ＥＧに所定の電圧を印加し、フローティングゲート電極ＦＧに蓄積されている電子ＥＬＥを、トンネル酸化膜を介して消去ゲート電極ＥＧへ引き抜くことで、情報が消去される。
フラッシュメモリでは、フローティングゲート電極ＦＧは、制御ゲート電極ＣＧ、選択ゲート電極ＷＧ、半導体基板ＳＵＢおよび消去ゲート電極ＥＧのそれぞれとの間に容量結合を成している。フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間の容量結合（容量Ａ）が小さいほど、他の容量結合によって、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間に電界がかかりやすくなる。
このため、フローティングゲート電極ＦＧに蓄積されている電子を消去ゲート電極ＥＧへ引き抜く消去動作の特性を向上させるためには、容量Ａを小さくすることが求められる。容量Ａを小さくする手法の一つとして、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの対向面積を小さくする手法がある。
そこで、第２比較例として、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの対向面積を狭めた半導体装置について説明する。図２７に示すように、フローティングゲート電極ＦＧには、消去ゲート電極ＥＧに向かって突出する突出部ＦＧＰが形成されている。突出部ＦＧＰの先端は尖っている。なお、これ以外の構成については、図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
第２比較例に係る半導体装置では、フローティングゲート電極ＦＧの突出部ＦＧＰの先端が尖っていることで、突出部ＦＧＰの傾斜面が消去ゲート電極ＥＧに対向することになり、第１比較例の場合と比べて、容量Ａを小さくすることができる。これにより、消去動作をより速く行うことができるとされる。
第２比較例に係る半導体装置では、先端が尖った突出部ＦＧＰを有するフローティングゲート電極ＦＰは、フローティングゲート電極となるポリシリコン膜に、ドライエッチング処理を行うことによって形成される。このとき、ドライエッチング処理のばらつきによって、フローティングゲート電極となるポリシリコン膜の後退量（エッチング量）にばらつきが生じ、パターニングされたフローティングゲート電極の突出部と消去ゲート電極との平面視的なオーバラップ長さにばらつきが生じることがある。
図２８に示すように、ポリシリコン膜の後退量が比較的少ない場合には、フローティングゲート電極ＦＧの突出部ＦＧＰと消去ゲート電極ＥＧとの平面視的なオーバラップ長さは比較的長くなり、長さＬＬになる。一方、図２９に示すように、ポリシリコン膜の後退量が比較的多い場合には、フローティングゲート電極ＦＧの突出部ＦＧＰと消去ゲート電極ＥＧとの平面視的なオーバラップ長さは比較的短くなり、長さＬＳになる。オーバラップ長さのばらつきは、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの対向面積のばらつきとなって、消去動作の特性にばらつきが生じることになる。
図３０に示すように、オーバラップ長さが、比較的長い場合（長さＬＬ）では、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間に作用する電界が相対的に弱くなり、電子ＥＬＥが消去ゲート電極ＥＧに引き抜かれる速さ（矢印ＣＹ１）は、相対的に遅くなる。一方、図３１に示すように、オーバラップ長さが、比較的短い場合（長さＬＳ）では、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間に作用する電界が相対的に強くなり、電子ＥＬＥが消去ゲート電極ＥＧに引き抜かれる速さ（矢印ＣＹ２）は、相対的に速くなる。図３０、図３１では、電子ＥＬＥが消去ゲート電極ＥＧに引き抜かれる速さの違いが、矢印ＣＹ１、ＣＹ２の長さをもって示されており、矢印の長さが長い方が速さが速いことを示す。
さらに、オーバラップ長さを短くしていくと、逆に、電子ＥＬＥが消去ゲート電極ＥＧに引き抜かれる速さが次第に遅くなってくることが報告されている（特許文献２）。このため、オーバラップ長さは、長すぎても、短すぎても、消去特性は悪くなってしまい、所望のオーバラップ長さ（対向面積）の範囲内に設定することが求められる。
第２比較例に係る半導体装置に対して、実施の形態１に係る半導体装置では、ポリシリコン膜ＰＳＦ１にエッチング処理を行う際に、あらかじめ測定されたポリシリコン膜ＰＳＦ１の膜厚のデータから算出されるエッチング時間に基づいて、所定の膜厚（膜厚ＴＨＣを残す態様でポリシリコン膜ＰＳＦ１にエッチング処理が行われる。
さらに、制御ゲート電極ＣＧ等の側面を覆うシリコン酸化膜ＳＷＦ１、シリコン窒化膜ＳＷＦ２およびシリコン酸化膜ＳＯＦ３（図１４参照）をエッチングマスクとして、残されたポリシリコン膜ＰＳＦ１にエッチング処理が行われる。
このため、まず、ポリシリコン膜ＰＳＦ１のエッチング処理に伴って、フローティングゲート電極ＦＧの突出部ＦＧＰの先端が尖ってしまうことがなくなり、残された厚さＴＨＴに相当する高さの端面ＦＧＥ（図３参照）と、その端面ＦＧＥに繋がる傾斜面ＣＳ（図３参照）とを備えた突出部ＦＧＰが形成される。しかも、突出部ＦＧＰは、制御ゲート電極ＣＧの側面から、シリコン酸化膜ＳＯＦ３等の厚さ（図１４参照）に相当する長さＬＰ分だけ突出することになる。
これにより、フローティングゲート電極ＦＧの突出部ＦＧＰと消去ゲート電極ＥＧとの平面視的なオーバラップ長さ（対向面積）のばらつきが確実に抑制されて、情報を消去する際に、メモリセルＭＣＲ内または半導体基板ＳＵＢ内における、フローティングゲート電極ＦＧと消去ゲート電極ＥＧとの間に作用する電界の強度がほぼ均一になる。その結果、図２４に示すように、フローティングゲート電極ＦＧに蓄積された電子ＥＬＥを、ほぼ同じ速さ（矢印Ｙ１）をもって消去ゲート電極ＥＧに確実に引き抜くことができ、消去特性を向上させることができる。
実施の形態２
実施の形態２に係る、フラッシュメモリを備えた半導体装置について説明する。図３２に示すように、メモリセル領域ＭＣＲでは、半導体基板ＳＵＢの上にゲート絶縁膜ＧＩＦ１を介在させてフローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧの上に積層絶縁膜ＳＯＮを介在させて制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧ等の一方の側面に、側壁絶縁膜ＳＷ１を介在させて消去ゲート電極ＥＧが形成されている。また、消去ゲート電極ＥＧは、半導体基板ＳＵＢの上にシリコン酸化膜ＥＴＯＳを介在させて形成されている。
フローティングゲート電極ＦＧの構造について、さらに詳しく説明する。図３３に示すように、フローティングゲート電極ＦＧは、制御ゲート電極ＣＧの直下に位置する部分から裾野を引く態様で消去ゲート電極ＥＧに向かって突出する突出部ＦＧＰを備えている。突出部ＦＧＰは、厚さＴＨＴに相当する高さの端面ＦＧＥと、その端面ＦＧＥに繋がる傾斜面ＣＳとを備えている。厚さＴＨＴとしては、約１０〜２０ｎｍ程度が好ましい。その突出部ＦＧＰが、トンネル酸化膜ＴＦを介在させて消去ゲート電極ＥＧと対向している。
実施の形態２に係る半導体装置では、特に、消去ゲート電極ＥＧの下端の位置（点線ＥＢ参照）は、突出部ＦＧＰの先端部の下端の位置（点線ＦＢ参照）よりも低い位置にある。なお、これ以外の構成については、図２および図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法について説明する。まず、図４〜図１３に示す工程と同様の工程を経て、図３４に示すように、シリコン窒化膜ＳＷＦ２を覆うようにシリコン酸化膜ＳＯＦ３が形成される。次に、図３５に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ５が形成される。フォトレジストパターンＰＲ５は、ポリシリコン膜ＰＳＦ１が裾野を引いている側を露出するように形成される。次に、フォトレジストパターンＰＲ５をエッチングマスクとしてドライエッチング処理を行うことにより、露出しているポリシリコン膜ＰＳＦ１が除去されて、フローティングゲート電極ＦＧが形成される。
次に、フォトレジストパターンＰＲ５を注入マスクとして、所定の導電型の不純物（たとえば、ヒ素）を注入することにより、ソース領域ＳＲが形成される。このとき、たとえば、約２×１０１５／ｃｍ２〜５×１０１５／ｃｍ２程度のドーズ量をもってヒ素が注入される。このドーズ量の値としては、前述した半導体装置の場合（図１４参照）のドーズ量よりも高い値が設定される。
次に、フォトレジストパターンＰＲ５をエッチングマスクとしてウェットエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ３およびシリコン酸化膜ＴＯＦ１が除去される。これにより、図３６に示すように、フローティングゲート電極ＦＧの突出部ＦＧＰが露出する。突出部ＦＧＰは、制御ゲート電極ＣＧの直下に位置する部分から裾野を引く態様で、消去ゲート電極ＥＧ（図３２参照）が位置することになる領域に向かって突出している。
また、突出部ＦＧＰは、厚さＴＨＴに相当する高さの端面ＦＧＥ（図３３参照）と、その端面ＦＧＥに繋がる傾斜面ＣＳ（図３３参照）とを備えている。さらに、突出部ＦＧＰが制御ゲート電極ＣＧの側面から突出している長さＬＰは、シリコン酸化膜ＳＷＦ１、シリコン窒化膜ＳＷＦ２およびシリコン酸化膜ＳＯＦ３（図３６参照）の厚さに相当することになる。その後、フォトレジストパターンＰＲ５が除去される。
次に、図３７に示すように、たとえば、ＣＶＤ法により、トンネル酸化膜となるシリコン酸化膜ＳＯＦ４が形成される。次に、図３８に示すように、所定の写真製版処理を行うことにより、フローティングゲート電極ＦＧの突出部ＦＧＰが位置している側のシリコン酸化膜ＳＷＦ４の部分を覆い、他のシリコン酸化膜ＳＷＦ４の部分を露出するフォトレジストパターンＰＲ６が形成される。
次に、そのフォトレジストパターンＰＲ６をエッチングマスクとしてエッチング処理を行うことにより、露出しているシリコン酸化膜ＳＯＦ４とその直下に位置するシリコン酸化膜ＴＯＦ１が除去される。フローティングゲート電極ＦＧの直下に位置するシリコン酸化膜ＴＯＦ１の部分はゲート絶縁膜ＧＩＦ１となる。その後、フォトレジストパターンＰＲ６が除去される。
次に、図３９に示すように、熱酸化処理を行うことにより、露出した半導体基板ＳＵＢの表面にシリコン酸化膜ＴＯＦ２が形成される。シリコン酸化膜ＴＯＦ２は、選択ゲート電極ＷＧのゲート絶縁膜ＧＩＦ２（図３２参照）となる。このとき、ソース領域ＳＲでは、前述した半導体装置の場合よりも高いドーズ量をもってヒ素が注入されている。これにより、ソース領域ＳＲの表面では増速酸化がより速く進行して、膜厚がより厚いシリコン酸化膜ＥＴＯＳが形成される。
特に、シリコン酸化膜ＳＯＦ４における突出部ＦＧＰ側の部分では、増速酸化に伴って、バーズビーク状にシリコン酸化膜ＥＴＯＳが成長する。このため、フローティングゲート電極ＦＧの突出部ＦＧＰは、バーズビーク状に成長するシリコン酸化膜ＥＴＯＳによって下方から押し上げられることになる。
ここで、増速酸化の条件として、突出部ＦＧＰの下端が、酸化膜の成長によって、後に形成される消去ゲート電極の下端よりも高い位置にまで押し上げられるように、増速酸化の条件が調整される（点線参照）。増速酸化を加速させる手法として、注入する不純物の濃度を高くする他に、たとえば、注入エネルギを比較的低くして、半導体基板の表面における不純物濃度を高くする手法がある。また、熱酸化処理の温度を比較的低くする手法等がある。
次に、図４０に示すように、メモリセル領域ＭＣＲおよび周辺回路領域ＰＨＲを覆うように、たとえば、ＣＶＤ法により、ポリシリコン膜ＰＳＦ３が形成される。次に、ポリシリコン膜ＰＳＦ３に化学的機械研磨処理およびエッチング処理が行われる。これにより、図４１に示すように、制御ゲート電極ＣＧの直上に位置するシリコン窒化膜ＨＭを露出する態様で、ポリシリコン膜ＰＳＦ３が平坦化される。
次に、図４２に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ７が形成される。次に、そのフォトレジストパターンＰＲ７をエッチングマスクとしてエッチング処理が行われる。これにより、メモリセル領域ＭＣＲでは、選択ゲート電極ＷＧと消去ゲート電極ＥＧが形成される。また、周辺回路領域ＰＨＲでは、周辺トランジスタのゲート電極ＧＥＰが形成される。その後、フォトレジストパターンＰＲ７が除去される。
次に、所定の注入処理を行うことにより、メモリセル領域ＭＣＲでは、ドレイン領域ＤＲ（図３２参照）が形成され、周辺回路領域ＰＨＲでは、ソース・ドレイン領域ＳＤＲ（図３２参照）が形成される。その後、メモリセル領域ＭＣＲおよび周辺回路領域ＰＨＲを覆うライナー膜ＬＦおよび層間絶縁膜ＩＬＦ等が形成され、さらに、コンタクトプラグＣＰＧおよび多層配線構造ＭＨＳ（いずれも図３２参照）等が形成されて、半導体装置の主要部分が完成する。
次に、上述した半導体装置におけるフラッシュメモリの動作について説明する。まず、書き込み動作は、前述した半導体装置の場合と同様に、ソースインジェクションによって、フローティングゲート電極ＦＧに電子が注入される。次に、読み取り動作も、前述した半導体装置の場合と同様に、読み取り電流が検知されるか否かによって、フローティングゲート電極ＦＧに電子（情報）が蓄積されているか否かが判定される。
次に、消去動作について説明する。情報を消去する際には、前述した半導体装置の場合と同様に、たとえば、消去ゲート電極ＥＧに１１Ｖの電圧が印加される。このとき、図４３に示すように、消去ゲート電極ＥＧの下端の位置（点線ＥＢ参照）は、突出部ＦＧＰの先端部の下端の位置（点線ＦＢ参照）よりも低い位置にある。このため、フローティングゲート電極ＦＧの突出部ＦＧＰでは、図４４に示す前述した半導体装置の場合と比べて、電気力線（電界）が、突出部ＦＧＰの下端側へも回り込みやすくなり、電界をより集中させることができる。
これにより、図４５に示すように、電子ＥＬＥが蓄積されているフローティングゲート電極ＦＧでは、消去ゲート電極ＥＧへ電子ＥＬＥをより速く引き抜くことができる（矢印Ｙ２参照）。矢印Ｙ２の長さは、矢印Ｙ１（図２４参照）の長さよりも長く、電子ＥＬＥがより速く引き抜かれることを示す。その結果、フローティングゲート電極ＦＧに蓄積されている電子ＥＬＥ（情報）を、より確実に消去することができ、消去特性をさらに向上させることができる。
なお、各実施の形態において説明した半導体装置およびその製造方法については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＭＣＲ メモリセル領域、ＳＵＢ 半導体基板、ＳＴＩＲ 素子分離領域、ＧＩＦ１ ゲート絶縁膜、ＦＧ フローティングゲート電極、ＦＧＰ 突出部、ＦＧＥ 端面、ＣＳ 傾斜面、ＴＨ、ＴＨＴ 膜厚、 ＬＰ 長さ、ＳＯＮ 積層絶縁膜、ＣＧ 制御ゲート電極、ＳＷ１、ＳＷ２ 側壁絶縁膜、ＳＷＦ１、ＳＷＦ２、ＳＷＦ３ シリコン酸化膜、ＴＦ トンネル酸化膜、ＧＩＦ２ ゲート絶縁膜、ＥＴＯＳ シリコン酸化膜、ＷＧ 選択ゲート電極、ＳＳＦ オフセットスペーサ膜、ＨＭ シリコン窒化膜、ＳＲ ソース領域、ＤＲ ドレイン領域、ＰＨＲ 周辺回路領域、ＰＴＲ 周辺トランジスタ、ＧＩＦＰ ゲート絶縁膜、ＧＥＰ ゲート電極、ＳＤＲ ソース・ドレイン拡散層、ＬＦ ライナー膜、ＩＬＦ 層間絶縁膜、ＣＰＧ コンタクトプラグ、ＭＨＳ 多層配線構造、ＴＯＦ１、ＴＯＦ２ シリコン酸化膜、ＳＮＦ シリコン窒化膜、ＳＯＦ１、ＳＯＦ２、ＳＯＦ３、ＳＯＦ４、ＳＯＦ５ シリコン酸化膜、ＥＴＯＳ シリコン酸化膜、ＰＳＦ１、ＰＳＦ２、ＰＳＦ３ ポリシリコン膜、ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７ フォトレジストパターン、ＴＨＣ 膜厚、ＥＬＥ 電子、ＦＢ、ＥＢ 点線、ＴＨＣ 膜厚、Ｙ１、Ｙ２ 矢印。

Claims (6)

  1. フラッシュメモリを備えた半導体装置であって、
    半導体基板上に第１ゲート絶縁膜を介在させて形成された、第１厚さを有するフローティングゲート電極と、
    前記フローティングゲート電極上に、第１絶縁膜を介在させて形成された制御ゲート電極と、
    前記制御ゲート電極の一方の側面に、トンネル絶縁膜を含む側壁絶縁膜を介在させて形成された消去ゲート電極と
    を有し、
    前記フローティングゲート電極は、前記制御ゲート電極の直下に位置する部分から裾野を引く態様で前記消去ゲート電極に向かって突出し、前記第１厚さよりも薄い第２厚さに相当する高さの端面と前記端面に繋がる傾斜面とを有する突出部を備え、
    前記突出部が、前記トンネル絶縁膜を介在させて前記消去ゲート電極と対向し、
    前記消去ゲート電極は、前記半導体基板上に第２絶縁膜を介在させて形成され、
    前記第２絶縁膜の直下に位置する前記半導体基板にソース領域が形成され、
    前記第２絶縁膜は、前記第１ゲート絶縁膜に繋がり、
    前記半導体基板上に第２ゲート絶縁膜を介在させて形成された選択ゲート電極を含み、
    前記第２絶縁膜は、前記第２ゲート絶縁膜の膜厚よりも厚い部分を含み、
    前記消去ゲート電極の下端の位置は、前記フローティングゲート電極の前記突出部の下端の位置よりも低い、半導体装置。
  2. 前記消去ゲート電極は、第１方向に延在するように形成され、
    前記フローティングゲート電極および前記制御ゲート電極は、前記消去ゲート電極における、前記第１方向と交差する第２方向の中央に対し、一方と他方とに線対称に配置された、請求項１記載の半導体装置。
  3. 前記半導体基板では、素子分離領域によって、前記フラッシュメモリが形成されたメモリセル領域と周辺回路が形成された周辺回路領域とが規定され、
    前記周辺回路領域では、周辺トランジスタを含む半導体素子が形成された、請求項１記載の半導体装置。
  4. フラッシュメモリを備えた半導体装置の製造方法であって、
    半導体基板の表面に第１ゲート絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜の上に、第１膜厚を有する第１導電性膜、第１絶縁膜および第２導電性膜を順次形成する工程と、
    前記第２導電性膜に第１マスク材を形成する工程と、
    前記第１マスク材をエッチングマスクとして、前記第２導電性膜にエッチング処理を行うことにより、制御ゲート電極を形成する工程と、
    前記第１マスク材をエッチングマスクとして、前記第１導電性膜にさらにエッチング処理を行うことにより、前記第２導電性膜の直下に位置する前記第１導電性膜の部分から、前記制御ゲート電極が延在する方向と交差する方向に向かって裾野を引きながら前記第１ゲート絶縁膜上に前記第１導電性膜を残す態様で、前記第１導電性膜を除去する工程と、
    前記制御ゲート電極の一方の側面を覆うように、第２マスク材を形成する工程と、
    前記第２マスク材をエッチングマスクとして、残された前記第１導電性膜にエッチング処理を行うことにより、前記制御ゲート電極の前記一方の側面から、前記第２マスク材の厚さに相当する長さ分だけ突出し、前記第１膜厚よりも薄い第２膜厚に相当する高さの端面と前記端面に繋がる傾斜面とを有する突出部を備えたフローティングゲート電極を形成する工程と、
    前記フローティングゲート電極の前記突出部を覆うように、トンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜を介在させて前記フローティングゲート電極の前記突出部と対向するように、消去ゲート電極を形成する工程と
    を備え、
    前記消去ゲート電極が形成されることになる前記半導体基板の第１領域に所定導電型の不純物を注入することによりソース領域を形成する工程と、
    熱酸化処理を行うことにより、前記半導体基板の前記第１領域に、前記第１ゲート絶縁膜と繋がる第２絶縁膜を形成するとともに、前記フローティングゲート電極に対して他方側に位置する前記半導体基板の第２領域に、第２ゲート絶縁膜を形成する工程と、
    前記半導体基板の前記第１領域に、前記第２絶縁膜を介在させて前記消去ゲート電極を形成するとともに、前記半導体基板の前記第２領域に、前記第２ゲート絶縁膜を介在させて選択ゲート電極を形成する工程と
    を含み、
    前記第２絶縁膜を形成する工程は、前記第１領域に注入する前記不純物の量を調整し、前記熱酸化処理による酸化を増速させて、前記フローティングゲート電極の前記突出部を下方から押し上げることにより、前記消去ゲート電極の下端の位置よりも前記突出部の下端の位置が高くなるように、前記第２絶縁膜を形成する工程を含む、半導体装置の製造方法。
  5. 前記第１導電性膜を形成する工程は、前記半導体基板に前記第１導電性膜のモニタパターンを形成する工程を含み、
    前記第１導電性膜を除去する工程は、
    前記第１導電性膜の前記モニタパターンの膜厚を測定する工程と、
    測定された前記第１導電性膜の膜厚に基づいて、前記第１ゲート絶縁膜上に残す態様で前記第１導電性膜を除去するためのエッチング時間を算出する工程と、
    算出された前記エッチング時間に基づいて、前記第１導電性膜にエッチング処理を行う工程と
    を含む、請求項４記載の半導体装置の製造方法。
  6. 前記半導体基板に素子分離領域を形成することによって、前記フラッシュメモリが形成さるメモリセル領域と、周辺回路が形成される周辺回路領域とを規定する工程と、
    前記周辺回路領域に、ゲート電極を含む周辺トランジスタを形成する工程と
    を含み、
    前記周辺トランジスタを形成する工程では、前記ゲート電極は、前記消去ゲート電極および前記選択ゲート電極と同時に形成される、請求項４記載の半導体装置の製造方法。
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