CN111192877B - 一种非易失性存储器及其制作方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器及其制作方法，该非易失性存储器中，浮栅结构具有第一尖锐部与第二尖锐部，且浮栅结构的一侧面与浮栅结构的一部分顶面所构成的一拐角未被控制栅结构遮盖，拐角连接于第一尖锐部与第二尖锐部的一端之间，擦除栅结构的隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分。在擦除操作时，电子以FN隧穿的方式由浮栅结构的第一尖锐部、第二尖锐部及拐角的尖端注入擦除栅结构，可以显著增强浮栅与擦除栅之间的FN隧穿效应，提高擦除效率。浮栅的尖锐部及未被控制栅结构覆盖的拐角有利于增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生，有助于提高数据保持力。

Description

一种非易失性存储器及其制作方法
技术领域
本发明属于半导体技术领域，涉及一种非易失性存储器及其制作方法。
背景技术
非易失性存储器(英语：non-volatile memory，缩写为NVM)是指当电源关掉后，所存储的数据不会消失者的电脑存储器。非易失性存储器中，依存储器内的数据是否能在使用电脑时随时改写为标准，可分为二大类产品，即只读内存(Read-only memory，简称ROM)和闪存(Flash memory)。只读存储器的特性是一旦存储数据就无法再将之改变或删除，且内容不会因为电源关闭而消失，在电子或电脑系统中，通常用以存储不需经常变更的程序或数据。闪存是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器，这种科技主要用于一般性数据存储，以及在电脑与其他数字产品间交换传输数据，如储存卡与U盘。
一般的单晶体管堆叠栅极结构的非易失性存储器单元在过度擦除时会发生问题，举例来说，当一个未被选取的单元已经发生过度地擦除操作时，该单元在读取操作时会产生漏电流。为了解决这问题，需要提供一个具有擦除及读取等功能验证的复杂电路布图，从而衍生另一个问题，亦即复杂电路布图会导致较大的存储器单元尺寸，不利于产品日益微缩化的需求。另一方面，可藉由导入额外可选取晶体管设计，即存储器单元采用双晶体管结构，藉以解决漏电流问题。然而，双晶体管结构相较于单晶体管结构的存储器单元尺寸明显更大，存储器单元尺寸问题并未获得解决。
在美国专利号为US7868375B2的专利文件所揭露的技术方案中，已经提供一种解决过度擦除问题的分栅式存储器结构，并且采用了双晶体管结构，但在存储器单元尺寸又相较于一般双晶体管的存储器单元尺寸要小。然而，美国专利号为US7868375B2的专利文件的技术方案仍存在一个问题，由于浮栅与擦除栅之间的隧穿效应有限，为了便于在小功率的情况下实现快捷擦除，浮栅与擦除栅之间的隧穿介质层的厚度一般比较薄，然而，现有的隧穿介质层的材料一般为氧化硅或氮化硅，当隧穿介质层的厚度比较薄时，很容易造成漏电流，保存于浮栅中的电荷会泄露到擦除栅而被擦除，从而存在数据保持力较差的问题。
因此，如何提供一种非易失性存储器及其制作方法，用以获得更小的存储器单元尺寸，并且提高擦除效率，降低擦除电压或提高数据保持力，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种分栅式非易失性存储器及其制作方法，用于解决现有技术中存储器擦除效率低、数据保持力差的问题。
为实现上述目的及其他相关目的，本发明提供一种非易失性存储器，包括：
一衬底；
至少一浅沟槽隔离结构，所述浅沟槽隔离结构的顶面高于所述衬底的顶面，且所述浅沟槽隔离结构的下部嵌于所述衬底中，以在所述衬底中界定出多个有源区；
至少一浮栅结构，位于所述衬底上，自下而上依次包括第一栅介电层与第一导电层，所述第一导电层具有第一尖锐部与第二尖锐部，所述第一尖锐部与所述第二尖锐部分别依附于所述浅沟槽隔离结构的相对两侧壁，且所述第一尖锐部与所述第二尖锐部的尖端高于所述浅沟槽隔离结构的顶面；
至少一控制栅结构，位于所述浮栅结构上并遮盖所述浮栅结构的部分区域，自下而上依次包括第二栅介电层与第二导电层，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被所述控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间；
至少一擦除栅结构，位于所述衬底上，并位于所述浮栅结构具有所述拐角的一侧，自下而上依次包括隧穿介电层与擦除栅导电层，所述隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分；
至少一字线结构，位于所述衬底上，并位于所述浮栅结构远离所述拐角的一侧，自下而上依次包括第三栅介电层与字线导电层。
可选地，所述第一尖锐部的高度范围是20-100nm，所述第二尖锐部的高度范围是20-100nm。
可选地，所述隧穿介电层位于源区上方的部分的厚度大于所述第一栅介电层的厚度。
可选地，所述非易失性存储器还具有一保护介电层形成于所述控制栅结构上，所述隧穿介电层还覆盖所述保护介电层的一部分。
可选地，所述非易失性存储器还具有至少一侧墙结构，所述侧墙结构设置于所述控制栅结构与所述擦除栅结构之间、所述浮栅结构与所述字线结构之间、所述控制栅结构与所述字线结构之间及所述字线结构远离所述浮栅结构的一侧。
可选地，所述非易失性存储器还包括至少一源区(source)与至少一漏区(drain)，所述源区与所述漏区位于所述衬底中，且所述源区相对位于所述擦除栅结构下方并与所述浮栅结构部分交迭，所述漏区位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭。
可选地，所述非易失性存储器还包括一硅化物层、一层间介电层、至少一金属位线及至少一接触插塞，所述硅化物层位于所述漏区表面、所述字线导电层表面及所述擦除栅导电层表面，所述层间介电层位于所述衬底上并覆盖所述衬底上的结构，所述金属位线位于所述层间介电层上，所述接触插塞位于所述层间介电层中，所述接触插塞的顶端与所述金属位线连接，所述接触插塞的底端与所述漏区连接。
可选地，所述衬底为P型衬底，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为N型掺杂；或者所述衬底为N型衬垫，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为P型掺杂。
可选地，所述第一栅介电层的厚度范围是5-15nm，所述第二栅介电层的厚度范围是10-22nm，所述隧穿介电层的厚度范围是8-15nm，所述第三栅介电层的厚度范围是2-8nm。
可选地，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层的材质均包括掺杂多晶硅。
本发明还提供一种非易失性存储器的制作方法，包括以下步骤：
提供一衬底，形成牺牲层于所述衬底上；
形成至少一浅沟槽隔离结构于所述牺牲层及所述衬底中，所述浅沟槽隔离结构下部在所述衬底中界定出多个有源区；
去除所述牺牲层，得到位于所述衬底上并由所述浅沟槽隔离结构上部所界定的多个凹槽；
自下而上依次形成一第一栅介电层与一第一导电层于凹槽中，并平坦化所述第一导电层直至所述第一导电层与所述浅沟槽隔离结构的顶面齐平；
对所述第一导电层进行各向异性刻蚀以形成一第一尖锐部与一第二尖锐部，所述第一尖锐部与所述第二尖锐部分别依附于所述浅沟槽隔离结构的相对两侧壁；
去除部分所述浅沟槽隔离结构以使所述第一尖锐部与所述第二尖锐部的尖端高于所述浅沟槽隔离结构的顶面；
形成至少一控制栅结构于所述第一导电层上，所述控制栅结构自下而上依次包括第二栅介电层与第二导电层；
去除部分所述第一导电层，剩余的所述第一导电层及其下的所述第一栅介电层形成浮栅结构，所述控制栅结构遮盖所述浮栅结构的部分区域，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被所述控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间；
形成至少一擦除栅结构于所述衬底上，所述擦除栅结构位于所述浮栅结构具有所述拐角的一侧，自下而上依次包括隧穿介电层与擦除栅导电层，所述隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分；
形成至少一字线结构于所述衬底上，所述字线结构位于所述浮栅结构远离所述拐角的一侧，自下而上依次包括第三栅介电层与字线导电层。
可选地，所述牺牲层至少包括衬垫氧化层及位于所述衬垫氧化层上的氮化物层。
可选地，形成所述控制栅结构包括以下步骤：
自下而上依次形成所述第二栅介电层、所述第二导电层及保护介电层；
形成一图案化光阻层于所述保护介电层上以定义控制栅区域；
以所述图案化光阻层为掩膜，并采用各向异性刻蚀往下刻蚀直至暴露出所述第一导电层，得到所述控制栅结构。
可选地，去除部分所述第一导电层以形成所述浮栅结构包括以下步骤：
形成图案化光阻层以覆盖源区上方的所述第一导电层；
去除所述第一导电层未被所述图案化光阻层及所述控制栅结构覆盖的部分；
去除所述图案化光阻层；
形成至少一第一侧墙结构于所述第一导电层两侧、所述控制栅结构两侧及所述保护介电层两侧；
形成至少一第二侧墙结构于所述第一侧墙结构外侧，并去除所述第一栅介电层未被所述第一导电层、所述第一侧墙结构及所述第二侧墙结构覆盖的部分；
去除所述第一导电层未被所述控制栅结构、所述第一侧墙结构及所述第二侧墙结构覆盖的部分；
进行源区离子注入；
去除所述第二侧墙结构的至少一部分以暴露出所述拐角的尖端、所述第一尖锐部的尖端、所述第二尖锐部的尖端，并去除所述第一栅介电层未被所述第一导电层覆盖的部分。
可选地，形成所述擦除栅结构于所述字线结构包括以下步骤：
沉积所述隧穿介电层，所述隧穿介电层覆盖所述衬底表面及所述衬底上的结构；
去除部分所述隧穿介电层，保留所述隧穿介电层位于所述源区上方的部分；
形成一第三栅介电层于所述衬底表面；
形成一第三导电层于所述第三栅介电层及所述隧穿介电层表面；
去除部分所述第三导电层，保留所述第三导电层位于所述源区上方的部分作为擦除栅导电层，保留所述第三导电层位于所述浮栅结构远离所述拐角的一侧的部分作为字线导电层。
可选地，还保留一部分所述隧穿介电层作为第三侧墙结构，所述第三侧墙结构与所述擦除栅结构位于所述浮栅结构的相对两侧，且所述第三侧墙结构覆盖所述第一侧墙结构的外侧面。
可选地，还包括形成第四侧墙结构于所述字线导电层远离所述浮栅结构的一侧的步骤。
可选地，还包括以下步骤：
形成至少一漏区于所述衬底中，所述漏区位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭；
形成硅化物层于所述漏区表面、所述字线导电层表面及所述擦除栅导电层表面；
形成一层间介电层于所述衬底上并覆盖所述衬底上的结构；
形成至少一金属位线于所述层间介电层上；
形成至少一接触插塞于所述层间介电层中，所述接触插塞的顶端与所述金属位线连接，所述接触插塞的底端与所述漏区连接。
如上所述，本发明的非易失性存储器中，浮栅结构具有第一尖锐部与第二尖锐部，且所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间，所述擦除栅结构的隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分。在擦除操作时，电子以FN隧穿的方式由所述浮栅结构的所述第一尖锐部、所述第二尖锐部及所述拐角的尖端注入所述擦除栅结构，可以显著增强浮栅与擦除栅之间的FN隧穿效应，提高擦除效率。浮栅的尖锐部及未被控制栅结构覆盖的拐角有利于增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生，有助于提高数据保持力。本发明的非易失性存储器的制作方法巧妙地形成了具有第一尖锐部与第二尖锐部的浮栅结构，工艺简单易行。
附图说明
图1显示为本发明的非易失性存储器的一种阵列电路图。
图2显示为本发明的非易失性存储器的一种阵列俯视图。
图3至图40显示为本发明的非易失性存储器的制作方法各步骤所呈现的剖面结构示意图。
图41及图42显示为本发明的非易失性存储器的擦除操作的原理图。
图43显示为本发明的非易失性存储器的编程操作的原理图。
元件标号说明
100 存储器阵列
101 位线
102 字线
103 控制栅线
104 源极线
105 擦除栅线
106 浮栅
107 有源区
108 接触
201 衬底
202 衬垫氧化侧
203 氮化物层
204 图案化光阻层
205 浅沟槽
206 浅沟槽隔离结构
207 第一栅介电层
208 第一导电层
208a 第一尖锐部
208b 第二尖锐部
208c 拐角
209 第二栅介电层
210 第二导电层
211 保护介电层
212 图案化光阻层
213 图案化光阻层
214 侧墙材料层
214a 第一侧墙结构
215 第二侧墙结构
216 图案化光阻层
217 重掺杂源区
218 隧穿介电层
218a 第三侧墙结构
219 图案化光阻层
220 第三栅介电层
221 第三导电层
221a 擦除栅导电层
221b 字线导电层
222 图案化光阻层
223 第四侧墙结构
224 轻掺杂漏区
225 重掺杂漏区
226 硅化物层
227 层间介电层
228 接触插塞
229 金属位线
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图43。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，显示为本发明的非易失性存储器的一种阵列电路图，其中，存储器阵列100包括至少一位线101、至少一字线102、至少一控制栅线103、至少一源极线104及至少一擦除栅线105，在操作中，存储器系统将适当的信号施加到位线、字线、控制栅线、源极线、擦除栅线以选择单独的存储器单元。存储器系统可以从存储器单元读取数据，编程存储器单元或擦除存储器单元。
请参阅图2，显示为本发明的非易失性存储器的一种阵列俯视图，该存储器阵列100包括至少一位线101、至少一字线102、至少一控制栅线103、至少一源极线104、至少一擦除栅线105、至少一浮栅106、至少一有源区107及至少一接触108。请参阅图39及图40，分别显示为图2的A-A’向剖面图及B-B’向剖面图，其中，所述位线101可以通过金属位线229来实现，所述字线102可以通过字线导电层221b来实现，所述控制栅线103可以通过第二导电层210来实现，所述源极线104可以通过包含晶体管沟道及源漏区域的有源层来实现，所述擦除栅线105可以通过擦除栅导电层221a来实现，所述浮栅106可以通过第一导电层208来实现，所述有源区107可通过浅沟槽隔离结构206在衬底201中界定，所述接触108可通过接触插塞228实现。
请参阅图3至图40，显示为本发明的非易失性存储器的制作方法各步骤所呈现的剖面结构示意图，其中，各步骤所呈现的结构均分别从A-A’向与B-B’向进行了剖面显示。
在图3及图4中，提供一衬底201，并形成一牺牲层于所述衬底201上，形成一图案化光阻层204于所述牺牲层上以定义浅沟槽隔离结构(STI)区域。
作为示例，所述衬底201采用P型掺杂半导体衬底，例如P型硅衬底。所述牺牲层至少包括衬垫氧化层202(pad oxide)及位于所述衬垫氧化层上的氮化物层203。所述衬垫氧化层202可以是二氧化硅层，用于保护所述衬底201的表面，所述氮化物层203可以是氮化硅层，用于作为硬掩膜层。所述衬垫氧化层202的厚度范围是10-50nm，所述氮化物层203的厚度范围是800-200nm。
需要指出的是，所述衬底201也可采用N型掺杂半导体衬底，在这种情况下，后续所所有描述的N型掺杂区域需要变换为P型。在另一实施例中，也可以采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱。
在图5及图6中，以所述图案化光阻层204为掩膜，采用各向异性刻蚀往下刻蚀，形成至少一浅沟槽205。作为示例，各项异性刻蚀的方向垂直于牺牲层表面，所述浅沟槽205贯穿所述牺牲层，并往下延伸至所述衬底201中。所述图案化光阻层204在刻蚀过程中会被损耗一部分，图5及图6中采用虚线示出了原始的光阻层表面。损耗的光阻层导致所述牺牲层具有倾斜的侧壁。
在图7及图8中，形成至少一浅沟槽隔离结构206于所述牺牲层及所述衬底201中，所述浅沟槽隔离结构206下部在所述衬底201中界定出多个有源区。
具体的，首先去除所述图案化光阻层204，然后形成5-20nm厚的衬垫氧化层(lineroxide)，并在所述浅沟槽205中填充氧化物层，例如高密度等离子体(HDP)氧化物，接着采用化学机械抛光(CMP)进行平坦化直至所述氧化物层与所述牺牲层的顶面齐平，所述浅沟槽205中的材料构成所述浅沟槽隔离结构206。以上为标准的STI制造工艺步骤。
在图9及图10中，去除所述牺牲层，得到位于所述衬底201上并由所述浅沟槽隔离结构206上部所界定的多个凹槽，然后自下而上依次形成一第一栅介电层207与一第一导电层208于凹槽中，并平坦化所述第一导电层208直至所述第一导电层208与所述浅沟槽隔离结构206的顶面齐平。
具体的，在去除所述牺牲层中的所述氮化物层203时，优选采用湿法化学腐蚀，例如采用热磷酸溶液(hot phosphoric acid)。所述第一栅介电层207的的厚度范围是5-15nm，其材质可以包括氧化物或氮氧化物。所述第一导电层208的材质可以是N型多晶硅。
在图11及图12中，对所述第一导电层208进行各向异性刻蚀以形成一第一尖锐部208a与一第二尖锐部208b，所述第一尖锐部208a与所述第二尖锐部208b分别依附于所述浅沟槽隔离结构206的相对两侧壁。
作为示例，各项异性刻蚀的方向垂直于所述第一导电层208表面，所述第一导电层208的去除厚度范围是20-100nm，相应的，所述第一尖锐部208a的高度范围是20-100nm，所述第二尖锐部208b的高度范围是20-100nm。
在图13及图14中，首先去除部分所述浅沟槽隔离结构206以使所述第一尖锐部208a与所述第二尖锐部208b的尖端高于所述浅沟槽隔离结构206的顶面，然后自下而上依次沉积第二栅介电层209、第二导电层210及保护介电层211，并形成图案化光阻层212于所述保护介电层211上以定义控制栅区域。
作为示例，去除20-80nm厚的STI氧化物以暴露出所述第一尖锐部208a与所述第二尖锐部208b的尖端。所述第二栅介电层209的材质可以是氧化物或氮化物，所述第二栅介电层209也可以采用典型的ONO，由3-7nm厚的第一氧化物层、4-8nm厚的氮化物层与3-7nm厚的第二氧化物层叠加而成。所述第二导电层210的厚度范围是80-300nm，其材质包括但不限于N型掺杂多晶硅。所述保护介电层211的厚度范围是40-100nm，其材质可以是氧化物、氮化物或二者的混合物。
在图15及图16中，以所述图案化光阻层212为掩膜，并采用各向异性刻蚀往下刻蚀直至暴露出所述第一导电层208，得到控制栅结构于所述第一导电层208上，所述控制栅结构自下而上依次包括第二栅介电层209与第二导电层210。本实施例中，所述各向异性刻蚀的方向垂直于所述第一导电层208表面。
在图17及图18中，首先去除所述图案化光阻层212，并形成另一图案化光阻层213以覆盖源区上方的所述第一导电层208，然后进行各项异性刻蚀，去除所述第一导电层208未被所述图案化光阻层213及所述控制栅结构覆盖的部分。本实施例中，所述各向异性刻蚀的方向垂直于所述第一导电层208表面。
在图19及图20中，首先去除所述图案化光阻层213，并沉积10-30nm厚的侧墙材料层214于整个结构上。
在图21及图22中，采用各项异性刻蚀所述侧墙材料层214直至暴露出所述第一导电层208表面，剩余的所述侧墙材料层214形成第一侧墙结构214a于所述第一导电层208两侧、所述控制栅结构两侧及所述保护介电层211两侧。本实施例中，所述各向异性刻蚀的方向垂直于所述第一导电层208表面。
在图23及图24中，首先形成一10-30nm厚的氧化层，然后采用各项异性刻蚀该氧化层直至暴露出所述第一导电层208表面，剩余的氧化层形成第二侧墙结构215于所述第一侧墙结构214a外侧，然后去除所述第一栅介电层207未被所述第一导电层208、所述第一侧墙结构214a及所述第二侧墙结构215覆盖的部分。本实施例中，所述各向异性刻蚀的方向垂直于所述第一导电层208表面。
在图25及图26中，形成一图案化光阻层216以暴露出源极区域，并采用各项异性刻蚀以去除所述第一导电层208未被所述控制栅结构、所述第一侧墙结构214a及所述第二侧墙结构215覆盖的部分以定义浮栅区域，然后进行源区N型离子注入。本实施例中，所述各向异性刻蚀的方向垂直于所述第一导电层208表面，其中，剩余的所述第一导电层208及其下的所述第一栅介电层207形成浮栅结构，所述控制栅结构遮盖所述浮栅结构的部分区域，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角208c未被所述控制栅结构遮盖，所述拐角208c连接于所述第一尖锐部208a与所述第二尖锐部208b的一端之间。本实施例中，所述N型离子注入优选采用磷与砷的组合，其中，磷离子的注入能量范围是50-100KeV，剂量范围是1E13-9E14/cm2，砷离子的注入能量范围是20-80KeV，剂量范围是1E15-8E15/cm2。作为示例，图25中采用虚线示出了离子注入处。
在图27及图28中，首先去除所述图案化光阻层216，然后采用快速热退火(RTA)来修复损伤并驱入掺杂剂以形成重掺杂源区217。需要指出的是，如果后续工艺过程中的热循环(heat cycle)步骤足够达到修复损伤并驱入掺杂剂的效果，则此处的快速热退火步骤也可以省略。接着采用湿法化学腐蚀去除所述第二侧墙结构215的至少一部分以暴露出所述拐角208c的尖端、所述第一尖锐部208a的尖端及所述第二尖锐部208b的尖端。作为示例，图27及图28所示为所述第二侧墙结构215全部被去除的情形。然后去除所述第一栅介电层207未被所述第一导电层208覆盖的部分，并沉积一隧穿介电层218，所述隧穿介电层218覆盖所述衬底201表面及所述衬底201上的结构。
具体的，所述隧穿介电层218的厚度范围是8-15nm，其材质可以为氧化物，例如二氧化硅。本实施例中，所述隧穿介电层218优选采用沉积氧化物与热氧化物的组合，例如同时包含高温沉积氧化物(High Temperature Oxide，简称HTO)与热氧化物(thermaloxide)，并采用NO或N2O退火。在热氧化循环的过程中，由于高的N型掺杂离子浓度，所述隧穿介电层218位于所述源区上方的部分的厚度变厚，大于所述第一栅介电层207的厚度。
在图29及图30中，去除部分所述隧穿介电层218，保留所述隧穿介电层218位于所述源区上方的部分。
具体的，首先形成图案化光阻层219以覆盖源极区域，然后刻蚀去除暴露的所述隧穿介电层218。刻蚀方法可以是先采用干法刻蚀，然后采用湿法刻蚀，也可以仅采用湿法刻蚀。其中，若先采用干法刻蚀，然后采用湿法刻蚀，则除了源区上方的部分，还有另一部分所述隧穿介电层保留下来作为第三侧墙结构218a，所述第三侧墙结构218a位于所述浮栅结构远离源区的一侧，且覆盖所述第一侧墙结构214a的外侧面。
在图31及图32中，首先去除所述图案化光阻层219，然后形成一第三栅介电层220于所述衬底201表面，并形成厚度大于台阶高度的一第三导电层221于所述第三栅介电层220及所述隧穿介电层218表面，再进行顶面的平坦化，例如采用化学机械抛光进行平坦化。其中，平坦化后，所述第三导电层221位于所述源区上方的部分作为擦除栅导电层221a，所述隧穿介电层218与其上的所述擦除栅导电层221a共同构成擦除栅结构，所述擦除栅结构位于所述浮栅结构具有所述拐角208c的一侧，所述隧穿介电层218包覆所述第一尖锐部208a、所述第二尖锐部208b及所述拐角208c的尖端部分。
具体的，所述第三栅介电层220的厚度范围是2-8nm，其材质可以是氧化物，例如二氧化硅，也可以是氮氧化物，例如氮氧化硅。所述第三导电层221的材质可以是掺杂多晶硅。
在图33及图34中，形成一图案化光阻层222以定义字线区域并遮盖擦除栅区域，然后以所述图案化光阻层222为掩膜，对所述第三导电层221进行各项异性刻蚀以去除未被遮挡的所述第三导电层211，最终保留所述第三导电层221位于所述源区上方的部分作为擦除栅导电层221a，保留所述第三导电层221位于所述浮栅结构远离所述拐角208c的一侧的部分作为字线导电层221b，其中，所述字线导电层221b及其下的第三栅介电层220共同构成字线结构。再去除所述图案化光阻层222(未图示)。
在一变化实施例中，也可以采用另一方案形成字线结构于所述衬底201上。接续上述图29及图30，在图35及图36中，首先去除所述图案化光阻层219，然后形成厚度范围为2-8nm的一第三栅介电层220于所述衬底201表面，再沉积厚度范围为100-450nm的一第三导电层221，所述第三导电层221覆盖于所述衬底201上的结构表面，并构成台阶。在图37及图38中，对所述第三导电层221进行各项异性刻蚀以去除部分所述第三导电层221，刻蚀方向优选为垂直于所述衬底201表面，直至暴露出所述栅介电层220及所述保护介电层211，最终保留所述第三导电层221位于所述源区上方的部分作为擦除栅导电层221a，保留所述第三导电层221位于所述浮栅结构远离所述拐角208c的一侧的部分作为字线导电层221b，其中，所述擦除栅导电层221a及其下的隧穿介电层218共同构成擦除栅结构，所述字线导电层221b及其下的第三栅介电层220共同构成字线结构。
在图39及图40中，继续执行标准的集成电路制造后道(Back End)工艺以形成至少一轻掺杂漏区224、至少一第四侧墙结构223、至少一重掺杂漏区225、一硅化物层226(自对准硅化物)、一层间介电层227、至少一接触(Contact)、至少一接触插塞228及至少一金属位线229。其中，所述轻掺杂漏区224与所述重掺杂漏区225组成漏区，所述漏区形成于所述衬底201中，位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭。
具体的，先形成至少一轻掺杂漏区224于所述衬底201中，然后形成所述第四侧墙结构223，所述第四侧墙结构223位于所述字线导电层221b远离所述浮栅结构的一侧，再形成所述硅化物层226于所述漏区表面、所述字线导电层221b表面及所述擦除栅导电层221a表面，形成所述层间介电层227于所述衬底201上并覆盖所述衬底201上的结构，形成至少一金属位线229位于所述层间介电层227上，形成至少一接触插塞228于所述层间介电层227中，所述接触插塞228的顶端与所述金属位线229连接，所述接触插塞228的底端与所述漏区连接。
至此制作得到非易失性存储器，该非易失性存储器至少包括一衬底201、至少一浅沟槽隔离结构206、至少一浮栅结构、至少一控制栅结构、至少一擦除栅结构及至少一字线结构，其中，所述浅沟槽隔离结构206的顶面高于所述衬底201的顶面，且所述浅沟槽隔离结构206的下部嵌于所述衬底201中，以在所述衬底201中界定出多个有源区；所述一浮栅结构位于所述衬底201上，自下而上依次包括第一栅介电层207与第一导电层208，所述第一导电层208具有第一尖锐部208a与第二尖锐部208b，所述第一尖锐部208a与所述第二尖锐部208b分别依附于所述浅沟槽隔离结构206的相对两侧壁，且所述第一尖锐部208a与所述第二尖锐部208b的尖端高于所述浅沟槽隔离结构206的顶面；所述控制栅结构位于所述浮栅结构上并遮盖所述浮栅结构的部分区域，自下而上依次包括第二栅介电层209与第二导电层210，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角208c未被所述控制栅结构遮盖，所述拐角208c连接于所述第一尖锐部208a与所述第二尖锐部208b的一端之间；所述擦除栅结构位于所述衬底201上，并位于所述浮栅结构具有所述拐角208c的一侧，自下而上依次包括隧穿介电层218与擦除栅导电层221a，所述隧穿介电层218包覆所述第一尖锐部208a、所述第二尖锐部208b及所述拐角208c的尖端部分；所述字线结构位于所述衬底201上，并位于所述浮栅结构远离所述拐角208c的一侧，自下而上依次包括第三栅介电层220与字线导电层221b。所述第一尖锐部208a的高度范围是20-100nm，所述第二尖锐部208b的高度范围是20-100nm。所述隧穿介电层218位于源区上方的部分的厚度大于所述第一栅介电层207的厚度。所述非易失性存储器还具有一保护介电层211形成于所述控制栅结构上，所述隧穿介电层218还覆盖所述保护介电层211的一部分。所述非易失性存储器还具有至少一侧墙结构，所述侧墙结构设置于所述控制栅结构与所述擦除栅结构之间、所述浮栅结构与所述字线结构之间、所述控制栅结构与所述字线结构之间及所述字线结构远离所述浮栅结构的一侧。所述非易失性存储器还包括至少一源区与至少一漏区，所述源区与所述漏区位于所述衬底中，且所述源区相对位于所述擦除栅结构下方并与所述浮栅结构部分交迭，所述漏区位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭。所述非易失性存储器还包括一硅化物层226、一层间介电层227、至少一金属位线229及至少一接触插塞228，所述硅化物层226位于所述漏区表面、所述字线导电层221b表面及所述擦除栅导电层221a表面，所述层间介电层227位于所述衬底201上并覆盖所述衬底201上的结构，所述金属位线229位于所述层间介电层上，所述接触插塞228位于所述层间介电层227中，所述接触插塞228的顶端与所述金属位线229连接，所述接触插塞228的底端与所述漏区连接。所述衬底201可以为P型衬底，相应的，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为N型掺杂；或者所述衬底为N型衬垫，相应的所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为P型掺杂。所述第一栅介电层207的厚度范围是5-15nm，所述第二栅介电层209的厚度范围是10-22nm，所述隧穿介电层218的厚度范围是8-15nm，所述第三栅介电层220的厚度范围是2-8nm。所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层的材质可均包括掺杂多晶硅。
本发明的非易失性存储器可以通过适当的偏置条件进行读取，表1列出了存储晶体管的示例读取偏置条件。
表1
Figure BDA0001865643850000131
图41与图42显示为本发明的非易失性存储器的擦除操作的原理图。在擦除(Erase)整个阵列时，擦除栅的尖锐部和拐角尖端可以实现电子通过FN隧穿的方式自浮栅注入至擦除栅，可以提高擦除效率。擦除栅可以分组为扇区或块，在这种情况下，可以在扇区或块上执行擦除操作。图41与图42中采用箭头示出了电子e的路径。表2列出了存储晶体管的示例擦除偏置条件。
表2
Figure BDA0001865643850000141
图43显示为本发明的非易失性存储器的编程操作的原理图。在编程(Program)时，左边的存储单元被选中，右边的存储单元未被选中，在编程操作时，电子(e)从漏区注入至浮栅。图43中采用箭头示出了电子e的路径。表3列出了存储晶体管的示例编程偏置条件。
表3
Figure BDA0001865643850000142
综上所述，本发明的非易失性存储器中，浮栅结构具有第一尖锐部与第二尖锐部，且所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间，所述擦除栅结构的隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分。在擦除操作时，电子以FN隧穿的方式由所述浮栅结构的所述第一尖锐部、所述第二尖锐部及所述拐角的尖端注入所述擦除栅结构，可以显著增强浮栅与擦除栅之间的FN隧穿效应，提高擦除效率。浮栅的尖锐部及未被控制栅结构覆盖的拐角有利于增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生，有助于提高数据保持力。本发明的非易失性存储器的制作方法巧妙地形成了具有第一尖锐部与第二尖锐部的浮栅结构，工艺简单易行。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种非易失性存储器，其特征在于，包括：
一衬底；
至少一浅沟槽隔离结构，所述浅沟槽隔离结构的顶面高于所述衬底的顶面，且所述浅沟槽隔离结构的下部嵌于所述衬底中，以在所述衬底中界定出多个有源区；
至少一浮栅结构，位于所述衬底上，自下而上依次包括第一栅介电层与第一导电层，所述第一导电层具有第一尖锐部与第二尖锐部，所述第一尖锐部与所述第二尖锐部分别依附于所述浅沟槽隔离结构的相对两侧壁，且所述第一尖锐部与所述第二尖锐部的尖端高于所述浅沟槽隔离结构的顶面；
至少一控制栅结构，位于所述浮栅结构上并遮盖所述浮栅结构的部分区域，自下而上依次包括第二栅介电层与第二导电层，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被所述控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间；
至少一擦除栅结构，位于所述衬底上，并位于所述浮栅结构具有所述拐角的一侧，自下而上依次包括隧穿介电层与擦除栅导电层，所述隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分；
至少一字线结构，位于所述衬底上，并位于所述浮栅结构远离所述拐角的一侧，自下而上依次包括第三栅介电层与字线导电层；
硅化物层，位于漏区表面、所述字线导电层表面及所述擦除栅导电层表面。
2.根据权利要求1所述的非易失性存储器，其特征在于：所述第一尖锐部的高度范围是20-100nm，所述第二尖锐部的高度范围是20-100nm。
3.根据权利要求1所述的非易失性存储器，其特征在于：所述隧穿介电层位于源区上方的部分的厚度大于所述第一栅介电层的厚度。
4.根据权利要求1所述的非易失性存储器，其特征在于：所述非易失性存储器还具有一保护介电层形成于所述控制栅结构上，所述隧穿介电层还覆盖所述保护介电层的一部分。
5.根据权利要求1所述的非易失性存储器，其特征在于：所述非易失性存储器还具有至少一侧墙结构，所述侧墙结构设置于所述控制栅结构与所述擦除栅结构之间、所述浮栅结构与所述字线结构之间、所述控制栅结构与所述字线结构之间及所述字线结构远离所述浮栅结构的一侧。
6.根据权利要求1所述的非易失性存储器，其特征在于：所述非易失性存储器还包括至少一源区与至少一漏区，所述源区与所述漏区位于所述衬底中，且所述源区相对位于所述擦除栅结构下方并与所述浮栅结构部分交迭，所述漏区位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭。
7.根据权利要求1所述的非易失性存储器，其特征在于：所述非易失性存储器还包括一硅化物层、一层间介电层、至少一金属位线及至少一接触插塞，所述硅化物层位于所述漏区表面、所述字线导电层表面及所述擦除栅导电层表面，所述层间介电层位于所述衬底上并覆盖所述衬底上的结构，所述金属位线位于所述层间介电层上，所述接触插塞位于所述层间介电层中，所述接触插塞的顶端与所述金属位线连接，所述接触插塞的底端与所述漏区连接。
8.根据权利要求1所述的非易失性存储器，其特征在于：所述衬底为P型衬底，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为N型掺杂；或者所述衬底为N型衬垫，所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层均为P型掺杂。
9.根据权利要求1所述的非易失性存储器，其特征在于：所述第一栅介电层的厚度范围是5-15nm，所述第二栅介电层的厚度范围是10-22nm，所述隧穿介电层的厚度范围是8-15nm，所述第三栅介电层的厚度范围是2-8nm。
10.根据权利要求1所述的非易失性存储器，其特征在于：所述第一导电层、所述第二导电层、所述擦除栅导电层及所述字线导电层的材质均包括掺杂多晶硅。
11.一种非易失性存储器的制作方法，其特征在于，包括以下步骤：
提供一衬底，形成一牺牲层于所述衬底上；
形成至少一浅沟槽隔离结构于所述牺牲层及所述衬底中，所述浅沟槽隔离结构下部在所述衬底中界定出多个有源区；
去除所述牺牲层，得到位于所述衬底上并由所述浅沟槽隔离结构上部所界定的多个凹槽；
自下而上依次形成一第一栅介电层与一第一导电层于凹槽中，并平坦化所述第一导电层直至所述第一导电层与所述浅沟槽隔离结构的顶面齐平；
对所述第一导电层进行各向异性刻蚀以形成一第一尖锐部与一第二尖锐部，所述第一尖锐部与所述第二尖锐部分别依附于所述浅沟槽隔离结构的相对两侧壁；
去除部分所述浅沟槽隔离结构以使所述第一尖锐部与所述第二尖锐部的尖端高于所述浅沟槽隔离结构的顶面；
形成至少一控制栅结构于所述第一导电层上，所述控制栅结构自下而上依次包括第二栅介电层与第二导电层；
去除部分所述第一导电层，剩余的所述第一导电层及其下的所述第一栅介电层形成浮栅结构，所述控制栅结构遮盖所述浮栅结构的部分区域，所述浮栅结构的一侧面与所述浮栅结构的一部分顶面所构成的一拐角未被所述控制栅结构遮盖，所述拐角连接于所述第一尖锐部与所述第二尖锐部的一端之间；
形成至少一擦除栅结构于所述衬底上，所述擦除栅结构位于所述浮栅结构具有所述拐角的一侧，自下而上依次包括隧穿介电层与擦除栅导电层，所述隧穿介电层包覆所述第一尖锐部、所述第二尖锐部及所述拐角的尖端部分；
形成至少一字线结构于所述衬底上，所述字线结构位于所述浮栅结构远离所述拐角的一侧，自下而上依次包括第三栅介电层与字线导电层；
形成一硅化物层于漏区表面、所述字线导电层表面及所述擦除栅导电层表面。
12.根据权利要求11所述的非易失性存储器的制作方法，其特征在于：所述牺牲层至少包括一衬垫氧化层及位于所述衬垫氧化层上的一氮化物层。
13.根据权利要求11所述的非易失性存储器的制作方法，其特征在于，形成所述控制栅结构包括以下步骤：
自下而上依次形成所述第二栅介电层、所述第二导电层及保护介电层；
形成一图案化光阻层于所述保护介电层上以定义控制栅区域；
以所述图案化光阻层为掩膜，并采用各向异性刻蚀往下刻蚀直至暴露出所述第一导电层，得到所述控制栅结构。
14.根据权利要求13所述的非易失性存储器的制作方法，其特征在于，去除部分所述第一导电层以形成所述浮栅结构包括以下步骤：
形成一图案化光阻层以覆盖源区上方的所述第一导电层；
去除所述第一导电层未被所述图案化光阻层及所述控制栅结构覆盖的部分；
去除所述图案化光阻层；
形成至少一第一侧墙结构于所述第一导电层两侧、所述控制栅结构两侧及所述保护介电层两侧；
形成至少一第二侧墙结构于所述第一侧墙结构外侧，并去除所述第一栅介电层未被所述第一导电层、所述第一侧墙结构及所述第二侧墙结构覆盖的部分；
去除所述第一导电层未被所述控制栅结构、所述第一侧墙结构及所述第二侧墙结构覆盖的部分；
进行源区离子注入；
去除所述第二侧墙结构的至少一部分以暴露出所述拐角的尖端、所述第一尖锐部的尖端、所述第二尖锐部的尖端，并去除所述第一栅介电层未被所述第一导电层覆盖的部分。
15.根据权利要求14所述的非易失性存储器的制作方法，其特征在于，形成所述擦除栅结构于所述字线结构包括以下步骤：
沉积所述隧穿介电层，所述隧穿介电层覆盖所述衬底表面及所述衬底上的结构；
去除部分所述隧穿介电层，保留所述隧穿介电层位于所述源区上方的部分；
形成一第三栅介电层于所述衬底表面；
形成一第三导电层于所述第三栅介电层及所述隧穿介电层表面；
去除部分所述第三导电层，保留所述第三导电层位于所述源区上方的部分作为擦除栅导电层，保留所述第三导电层位于所述浮栅结构远离所述拐角的一侧的部分作为字线导电层。
16.根据权利要求15所述的非易失性存储器的制作方法，其特征在于：还保留一部分所述隧穿介电层作为第三侧墙结构，所述第三侧墙结构与所述擦除栅结构位于所述浮栅结构的相对两侧，且所述第三侧墙结构覆盖所述第一侧墙结构的外侧面。
17.根据权利要求15所述的非易失性存储器的制作方法，其特征在于：还包括形成至少一第四侧墙结构于所述字线导电层远离所述浮栅结构的一侧的步骤。
18.根据权利要求11所述的非易失性存储器的制作方法，其特征在于，还包括以下步骤：
形成至少一漏区于所述衬底中，所述漏区位于所述字线结构远离所述浮栅结构的一侧并与所述字线结构部分交迭；
形成一硅化物层于所述漏区表面、所述字线导电层表面及所述擦除栅导电层表面；
形成一层间介电层于所述衬底上并覆盖所述衬底上的结构；
形成至少一金属位线于所述层间介电层上；
形成至少一接触插塞于所述层间介电层中，所述接触插塞的顶端与所述金属位线连接，所述接触插塞的底端与所述漏区连接。
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