CN111430353B - 一种非易失性存储器及其制造方法 - Google Patents

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Abstract

本发明提出一种非易失性存储器及其制造方法，包括：衬底；至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；至少一字线结构，位于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；至少一漏区，位于所述衬底上，所述漏区与所述浮栅结构的第一边缘相邻；至少一源区，位于所述衬底上，所述源区与所述浮栅结构的第二边缘相邻；至少一周围掺杂区，位于所述衬底上，形成于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻，所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型；本发明提出的非易失性存储器结构简单，制造工艺可操作性强；在进行读写操作时，能够降低电压，简化电路设计。

Description

一种非易失性存储器及其制造方法
技术领域
本发明涉及半导体领域，特别涉及一种非易失性存储器及其制造方法。
背景技术
非易失性存储器(non-volatile memory)由于具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，因此，非易失性存储器被广泛采用在个人电脑和电子设备等等。
堆叠式栅极(Stack-Gate)结构是非易失性存储器的典型设计，在堆叠式栅极(Stack-Gat e)结构中，电子通过隧道效应通过浮栅转移到衬底中，非易失性存储器的编程，擦除，读取通常包括多种机制。已知，在现有技术中，公开了一种通过带间隧道感应衬底热电子(Ban d-to-Band tunneling induced substrate hot electron)进行编程，通过栅极感应漏极漏电流(Gate Induced Drain Leakage Current)进行读取。虽然该编程机制可以降低编程电流，但是在栅极形成之前使用非自对准工艺步骤形成源极和漏极区域，特别是当在不同的掩模步骤中使用不同类型的掺杂而形成源极和漏极区域时，由于未对准容差会导致存储单元尺寸变大。再者，通过栅极感应漏极漏电流机制进行读取，在读取过程中需要负字线电压，所以读取操作的电路设计更为复杂。
目前，随着集成电路正以更高的积集度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其积集度。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失性存储器及其制造方法，具体地是关于包括隧道场效应的非易失性存储器。
为实现上述目的及其他相关目的，本发明提供一种非易失性存储器，包括：
衬底；
至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；
至少一字线结构，位于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；
至少一漏区，位于所述衬底上，所述漏区与所述浮栅结构的第一边缘相邻；
至少一源区，位于所述衬底上，所述源区与所述浮栅结构的第二边缘相邻；以及
至少一周围掺杂区，位于所述衬底上，形成于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻。
其中，所述浮栅介电层位于所述衬底上，所述浮栅导电层的厚度范围是7-14nm。
所述浮栅导电层位于所述浮栅介电层上，所述浮栅导电层的厚度范围是8-50nm。
所述字线介电层位于所述浮栅导电层上；所述字线导电层位于所述字线介电层上。
所述浮栅结构位于所述漏区与所述源区之间。
所述漏区与所述源区的掺杂类型不同，所述漏区使用第一掺杂，所述第一掺杂包括N型掺杂，所述源区使用第二掺杂，所述第二掺杂包括P型掺杂。
所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型。
所述周围掺杂区的掺杂类型和所述漏区的掺杂类型相同。
所述周围掺杂区的厚度小于所述源区的厚度，所述周围掺杂区位于所述浮栅结构的下方。
所述存储器可还包括自对准基硅化层，所述硅化层位于所述字线结构，所述漏区以及所述源区上。
所述存储器可还包括一层间介电层、至少一位线及至少一接触插塞，所述层间介电层位于所述衬底上并覆盖所述浮栅结构及所述字线结构，所述接触插塞位于所述层间介电层中，所述接触插塞的顶端连接于所述位线，所述接触插塞的底端连接于所述漏区。
所述存储器还包括侧墙结构，所述侧墙结构位于所述字线结构以及所述浮栅结构的两侧。
当在所述字线结构上施加电压时，在所述浮栅结构下方会形成一反转通道，所述反转通道连接所述漏区和所述周围掺杂区。
当在所述字线结构上施加电压时，所述源区和所述周围掺杂区之间允许形成一带间隧道。
本发明还提供一种非易失性存储器的制造方法，至少包括以下步骤：
提供一衬底；
形成至少一浮栅结构于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；
形成至少一字线结构于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；
形成至少一漏区于所述衬底上，所述漏区与所述浮栅结构的第一边缘相邻；
形成至少一源区于所述衬底上，所述源区与所述浮栅结构的第二边缘相邻；以及
形成至少一周围掺杂区于所述衬底中，所述周围掺杂区位于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻。
其中，形成所述浮栅结构包括至少以下步骤：
形成第一栅介电层于所述衬底上，所述第一栅介电层包括氧化物，氮氧化物，所述第一栅介电层的厚度范围是7-14nm；
形成第一导电层于所述第一栅介电层上，所述第一导电层包括P型或N型多晶硅，所述第一导电层的厚度范围是8-50nm；
移除部分所述第一栅介电层以及所述第一导电层，以形成沿第一方向延伸的所述浮栅结构。
形成所述字线结构至少包括以下步骤：
形成第二栅介电层于所述浮栅结构及暴露出的所述第一栅介电层上，所述第二栅介电层包括氧化物或氮化物或氧化物与氮化物的组合，所述氧化物的厚度范围是3-7nm，所述氮化物的厚度范围是4-8nm；
形成第二导电层于所述第二栅介电层上，所述第二导电层包括N型多晶硅，所述第二导电层的厚度范围是80-250nm；
移除部分所述第二导电层，所述第二栅介电层以及部分所述第一栅介电层，以形成所述字线结构；
移除所述第一栅介电层时，采用湿法刻蚀所述第一栅介电层。
形成所述漏区至少包括以下步骤：
形成图案化光阻层于所述字线结构上及所述字线结构包围的所述衬底上，以暴露部分衬底；
在暴露的部分衬底上进行第一类型掺杂，以形成所述漏区，所述第一类型掺杂是N型掺杂，所述漏区与所述浮栅结构的第一边缘相邻。
形成所述源区及所述周围掺杂区至少包括以下步骤：
形成图案化光阻层于所述衬底上并覆盖所述漏区，以暴露部分衬底；
在暴露的部分衬底上进行第二类型掺杂，以形成所述源区，所述第二类型掺杂是P型掺杂，所述源区与所述浮栅结构的第二边缘相邻；以及
在暴露的部分衬底上进行第一类型掺杂，以形成所述周围掺杂区，所述周围掺杂区位于所述源区的两侧周围，所述周围掺杂区与所述浮栅结构的第二边缘相邻；
形成所述周围掺杂区时，可采用倾斜注入，倾斜角度范围是25-60°，掺杂能量范围是10-30KeV，离子注入剂量范围是1014/cm2-1015/cm2。
可选地，还包括以下步骤：
形成一层间介电层于所述衬底上，所述层间介电层覆盖所述浮栅结构及所述字线结构；
形成至少一接触插塞于所述层间介电层中，所述接触插塞的底端连接于所述漏区；
形成至少一位线于所述层间介电层上，所述位线连接于所述接触插塞的顶端。
可选地，还包括形成侧墙结构的步骤，所述侧墙结构位于所述字线结构以及所述浮栅结构的两侧；所述侧墙结构与所述字线结构的高度相等。
可选地，还包括形成自对准基硅化层于所述字线结构，所述漏区以及所述源区上。
综上所述，本发明提出一种非易失性存储器及其制造方法，通过在衬底上形成周围掺杂区，周围掺杂区位于源区的两侧周围；在进行读写操作时，形成一反转通道，该反转通道将周围掺杂区与漏区连接；能够降低供电电压，简化电路设计；同时本发明提出的一种非易失性存储器结构简单，制造工艺可操作性强，具有极大的推广价值。
附图说明
图1：本发明的非易失性存储器的一种电路图。
图2：本发明的非易失性存储器的一种平面布局图。
图2A：图2中所示A-A’线处的剖面图。
图2B：图2中所示B-B’线处的剖面图。
图3：本发明的非易失性存储器的制作方法的工艺流程图。
图4至图27显示为本发明的非易失性存储器的制作方法各步骤所呈现的剖面结构示意图。
图28-30显示为本发明的非易失性存储器编程，擦除，读写操作的剖面结构示意图。
元件符号说明
100                   存储器
101                   位线
102                   字线
103                   浮栅
104                   有源区
105                   接触区
201                   衬底
202                   浅沟槽隔离结构
203                   第一栅介电层
203a                  浮栅介电层
204                   第一导电层
205                   图案化光阻层
206                   浮栅导电层
207                   第一通道
208                   第二栅介电层
208a                  字线介电层
209                   第一导电层
210                   字线导电层
211                   漏区
212                   源区
213                   周围掺杂区
214                   自对准基硅化层
215                   接触插塞
216                   侧墙结构
217                   层间介电层
218                   位线
219                   反转通道
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-30，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例中提供一种非易失性存储器，所述非易失性存储器包括至少一非易失性存储单元，请参阅图1，显示为所述非易失性存储器的一种示例电路图，其中，所述存储器100至少包括至少一位线101、至少一字线102，在操作中，存储器系统将适当的信号施加到位线、字线以选择单独的存储单元，存储器系统可以从存储单元读取数据，编程存储单元或擦除存储单元。
作为示例，至少有两个所述非易失性存储单元共用一个漏区，至少用两个所述非易失性存储单元共用一个源区。
请参阅图2，显示为所述非易失性存储器的一种平面布局图，其中示出了所述存储器100的位线101、字线102、浮栅103、有源区104及接触区105的布局。
请参阅图2A及图2B，分别显示为所述非易失性存储器在图2所示A-A’线处的剖面图及B-B’线处的剖面图，其中，图2中所示位线101可以通过位线218来实现，图2中所示字线102可以通过字线导电层210来实现，图2中所示浮栅103可以通过浮栅导电层206来实现，图2中所示有源区104可通过浅沟槽隔离结构202在衬底201中界定，图2中所示接触区105可通过接触插塞215实现。
请参阅图2，作为示例，本发明中定义了X方向与Y(第一)方向，X方向与字线的延伸方向一致，Y方向垂直于X方向。
请参阅图2A及图2B，所述非易失性存储器中的非易失性存储单元包括衬底201，浮栅结构，字线结构，漏区211，源区212以及周围掺杂区213；其中，所述浮栅结构位于所述衬底201上，自下而上依次包括浮栅介电层203a及浮栅导电层206，所述浮栅介电层203a位于所述衬底201上，所述浮栅导电层206位于所述浮栅介电层203a上；所述浮栅介电层203a的厚度范围例如是7-14nm，所述浮栅导电层206的厚度范围例如是8-50nm。
请参阅图2A，所述字线结构位于所述浮栅结构上，自下而上依次包括字线介电层208a及字线导电层210，所述字线介电层208a位于所述浮栅导电层206上，所述字线介电层208a的厚度范围是3-8nm，所述字线导电层210的厚度范围是80-250nm。
请参阅图2A，所述漏区211位于所述衬底201中，所述漏区211与所述浮栅结构的第一边缘相邻，所述漏区211例如为N型掺杂漏区。
请参阅图2A，所述源区212位于所述衬底为201中，所述源区212与所述浮栅结构的第二边缘相邻，所述源区212例如为P型掺杂源区；所述源区212与所述漏区211的掺杂类型不同，所述浮栅结构位于所述源区212与所述漏区211之间。
请参阅图2A，所述周围掺杂区213位于所述源区212的两侧周围，所述周围掺杂区213与所述浮栅结构的第二边缘相邻，所述周围掺杂区213位于所述浮栅结构下方，所述周围掺杂区213的掺杂类型不同于所述源区212的掺杂类型，所述周围掺杂区213例如为N型掺杂区。
请参阅图2A，作为示例，所述非易失性存储器还可包括一层间介电层217、至少一位线218及至少一接触插塞215，所述层间介电层217位于所述衬底201上并覆盖所述浮栅结构及所述字线结构，所述接触插塞215位于所述层间介电层217中，所述接触插塞215的顶端连接于所述位线218，所述接触插塞215的底端连接于所述漏区211。
请参阅图2A，作为示例，所述非易失性存储器还可包括自对准基硅化层214、侧墙结构216；所述自对准基硅化层214位于所述漏区211、所述源区212及所述字线导电层210上；所述侧墙结构216位于所述浮栅结构以及所述字线结构的两侧。
请参阅图3，本实施例还提出一种非易失性存储器的制造方法，作为示例，请参阅图4至图27，显示为所述非易失性存储器的制作方法各步骤所呈现的剖面结构示意图，其中，各步骤所呈现的结构均分别从A-A’向与B-B’向进行了剖面显示。
在图4及图5中，呈现了所提供的衬底201的剖面图，其中，所述衬底201中可形成有浅沟槽隔离结构202，以在所述衬底201中界定出多个有源区。
在图4及图5中，作为示例，所述衬底201可采用P型掺杂半导体衬底，例如P型硅衬底。在其它实施例中，所述衬底201也可采用N型掺杂半导体衬底，在这种情况下，后续所有描述的N型掺杂区域需要变换为P型。在另一实施例中，也可以采用三阱结构替代单纯的P型衬底，例如P型衬底中包含一较深的N阱，该N阱中形成有一P阱。
在图6及图7中，首先形成图案化光阻层来覆盖外围区域，并暴露出阵列区域(未图示)，然后例如可采用硼离子或氟化硼离子(BF2)注入以实现阈值调节，再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。其中，图6及图7中采用虚线示出了阈值调节注入处，并采用箭头示出了硼离子或氟化硼离子注入的方向，本实施例中，注入方向优选为垂直注入，在其它实施例中，也可以倾斜注入。本实施例中，离子注入剂量范围例如是1012/cm2-8*1013/cm2。
需要指出的是，本发明的技术方案中，通过离子注入进行阈值调节并非必要，在其它实施例中，也可以省略该步骤。
在图8及图9中，首先在所述衬底201上形成第一栅介电层203，所述第一栅介电层203的材质可包括例如氧化物，氮氧化物；形成所述第一栅介电层203的方式可例如为热生长方式；所述第一栅介电层203的厚度范围例如是7-14nm。然后在所述第一栅介电层203形成第一导电层204，所述第一导电层204的材质可包括例如P型或N型多晶硅，所述第一导电层204的厚度范围例如是8-50nm；最后在所述第一导电层204上形成图案化光阻层205，以在第一(Y)方向上限定浮栅导电层206。
在图10及图11中，形成多条沿第一方向延伸的第一通槽207于所述第一导电层204中将所述第一导电层204分割为多条沿第一方向延伸的所述浮栅导电层206。
在图10及图11中，作为示例，采用各向异性刻蚀并结合一定程度的各向同性刻蚀来形成所述浮栅导电层206，其中，各向同性刻蚀有助于彻底清除第一通槽所在区域的第一导电层204。在其它实施例中，也可以采用各项异性刻蚀，并控制刻蚀工艺参数以获得较高的多晶硅对氧化物的刻蚀选择性，在保证将第一通槽所在区域的第一导电层去除彻底的基础上，避免该区域的第一栅介电层203被过度刻蚀。
在图12及图13中，首先去除所述图案化光阻层205；然后形成第二栅介电层208于所述浮栅导电层206表面及所述第一栅介电层203的被所述第一通槽207暴露的表面，并形成第二导电层209于所述第二栅介电层208的表面；最后在所述第二导电层209上形成图案化光阻层205，以限定字线导电层210。
在图12及图13中，作为示例，所述第二栅介电层208的材质包括氧化物(例如氧化硅)及氮化物(例如氮化硅)中的任意一种，或者所述第二栅介电层208自下而上依次包括第一氧化物层(例如氧化硅)、氮化物层(例如氮化硅)及第二氧化物层(例如氧化硅)，其中，所述第一氧化物层的厚度范围例如是3nm-7nm，所述氮化物层的厚度范围例如是4nm-8nm，所述第二氧化物层的厚度范围例如是3nm-7nm。所述第二导电层209的材质包括但不限于N型多晶硅，所述第二导电层209的厚度范围例如是80nm-250nm。
在图14及图15中，对所述第二导电层209，所述第二栅介电层208，所述第一导电层206以及所述第一栅介电层203进行刻蚀，以获得所述字线导电层210。
在图16及图17中，首先去除所述图案化光阻层205，然后在所述第一通道207内及所述字线导电层上210形成另一图案化光阻层205，以暴露出部分所述衬底201。
在图18及图19中，在暴露出的部分所述衬底201进行第一类型掺杂，以形成漏区211；所述漏区211与所述浮栅结构的第一边缘相邻；本实施例中，注入方向可选为垂直注入，在其它实施例中，也可以倾斜注入。本实施例中，离子注入剂量范围例如是1015/cm2～1016/cm2，掺杂能量例如为20-80KeV。
在图20及图21中，首先去除所述图案化光阻层205，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。
在图22及图23中，首先在所述衬底上形成图案化光阻层205，所述图案化光阻层205覆盖住所述漏区211，并暴露出部分所述衬底201；然后在暴露出的部分所述衬底201上进行第二类型掺杂，以形成源区212，所述源区212与所述浮栅结构的第二边缘相邻；本实施例中，注入方向可选为垂直注入，在其它实施例中，也可以倾斜注入。本实施例中，离子注入剂量范围例如为2*1015/cm2-1016/cm2，注入能量例如为10-40KeV；最后在在暴露出的部分所述衬底201上进行第一类型掺杂，以形成周围掺杂区213，所述周围掺杂区213位于所述源区212的两侧周围，且与所述浮栅结构的第二边缘相邻，所述周围掺杂区213与所述源区212的掺杂类型不同，所述周围掺杂区213的厚度小于所述源区212的厚度，所述周围掺杂区213位于所述浮栅结构的下方；本实施例中，注入方向可选为倾斜注入，倾斜角度例如在25-60°之间，离子注入剂量范围例如为1014/cm2-1015/cm2，注入能量例如为10-30KeV，两通道掺杂。
在图24及图25中，首先去除所述图案化光阻层205，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂形成所述源区212及所述周围掺杂区213。
在图26及图27中，形成后道互联结构，包括形成一层间介电层217于所述衬底201上，形成至少一接触孔于所述层间介电层217中，形成至少一接触插塞215于所述层间介电层217中，并形成至少一位线218于所述层间介电层217上。其中，所述层间介电层217覆盖所述浮栅结构及所述字线结构，所述接触插塞215的底端连接于所述漏区211，所述位线218连接于所述接触插塞215的顶端，所述位线218的材质可选用导电金属。
在图26及图27中，还形成自对准基硅化层214和侧墙结构216；所述自对准基硅化层214位于所述衬底201及所述字线导电层210上，所述侧墙结构216位于所述字线结构与所述浮栅结构的两侧，所述侧墙结构216的高度低于或等于不高于所述字线导电层210的高度。
综上所述，在本实施例中，首先形成浮栅结构以及字线结构，然后形成漏区，源区以及周围掺杂区，通过自对准工艺有效地提高了精度，有效控制了存储器的尺寸大小。
以下，将以图26的非易失性存储器来说明本发明的非易失性存储器的编程(program)操作、擦除(erase)操作与读取(read)操作。图28，29，30分别为本发明的非易失性存储器的编程、擦除与读取的操作示意图。
请参阅图26，28，进行编程操作时，在所述字线导电层210上施加电压，在所述浮栅结构的下方可形成一反转通道219，例如为N型反转通道，所述反转通道219连接所述漏区211和所述周围掺杂区213；所述N型反转通道219将所述漏区211的电压带到所述周围掺杂区213中，就会在所述源区212和所述周围掺杂区213形成带间隧道；在强电场的作用下，一部分隧道电子直接注入到所述浮栅导电层206中，另一部分隧道电子会产生碰撞电离，形成电子-空穴对；其中一部分电子会注入到所述浮栅导电层206中；一部分空穴会进入到所述衬底201或所述源区212中；一部分电子通过所述反转通道219进入所述浮栅导电层206中，另一部分电子直接进入到所述漏区211中，产生热电子；然后热电子在进入所述浮栅导电层206中；所述源区212与所述漏区211的电压是0V，所述字线导电层210的电压例如是8-14V。
请参阅图26，29，进行擦除操作时，在所述字线导电层210上施加一电压，所述浮栅导电层206中的电子通过隧道进入所述衬底201或所述源区212或所述漏区211；所述源区212与所述漏区211的电压是0V，所述字线导电层210的电压例如是-8-(-15)V。
请参阅图26，30，进行读写操作时，在所述字线导电层210上施加一电压，如果单元已被擦除，在所述浮栅结构的下方可形成一反转通道219，例如为N型反转通道；所述反转通道219连接所述漏区211和所述周围掺杂区213；所述字线结构在所述周围掺杂区213的上表面上积聚电子，因此在所述源区212和所述周围掺杂区213之间形成带间隧道以进行电子注入，产生很高的单元电流；另外，如果已经编程了单元，并且没有单元电流；则由于在所述字线导电层上积聚了电子，则不会产生反转通道；所述字线导电层210的电压例如是1.2-3.6V。
在本实施例中，存储器在进行读写操作时，周围掺杂区会通过一反转通道与漏区连接，同时在周围掺杂区的上表面上积聚电子，有效地降低了读写电压，从而简化了存储器的电路设计。
综上所述，本发明提出一种非易失性存储器及其制造方法，通过在衬底上形成周围掺杂区；在进行读写操作时，周围掺杂区与漏区之间会形成一反转通道，字线结构在周围掺杂区的上表面上积聚电子，降低了供电电压来达到相同的耦合电压，简化了存储器的电路设计；本发明提出的非易失性存储器结构简单，体积轻巧，制造工艺可操作性强。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (12)

1.一种非易失性存储器，其特征在于，包括：
衬底；
至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；
至少一字线结构，位于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；
至少一漏区，位于所述衬底中，所述漏区与所述浮栅结构的第一边缘相邻；
至少一源区，位于所述衬底中，所述源区与所述浮栅结构的第二边缘相邻；以及
至少一周围掺杂区，位于所述衬底中，形成于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻，所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型；当在所述字线结构上施加电压时，在所述浮栅结构下方形成一反转通道，所述反转通道连接所述漏区和所述周围掺杂区。
2.根据权利要求1所述的非易失性存储器，其特征在于：所述周围掺杂区的掺杂类型和所述漏区的掺杂类型相同。
3.根据权利要求1所述的非易失性存储器，其特征在于：所述周围掺杂区的厚度小于所述源区的厚度。
4.根据权利要求1所述的非易失性存储器，其特征在于：所述周围掺杂区位于所述浮栅结构的下方。
5.根据权利要求1所述的非易失性存储器，其特征在于：还可包括自对准基硅化层及侧墙结构，所述自对准基硅化层位于所述漏区、所述源区及所述字线导电层上，所述侧墙结构位于所述浮栅结构以及所述字线结构的两侧。
6.一种非易失性存储器的制造方法，其特征在于，包括：
提供一衬底；
形成至少一浮栅结构于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；
形成至少一字线结构于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；
形成至少一漏区于所述衬底中，所述漏区与所述浮栅结构的第一边缘相邻；
形成至少一源区于所述衬底中，所述源区与所述浮栅结构的第二边缘相邻；以及
形成至少一周围掺杂区于所述衬底中，所述周围掺杂区位于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻，所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型；当在所述字线结构上施加电压时，在所述浮栅结构下方形成一反转通道，所述反转通道连接所述漏区和所述周围掺杂区。
7.根据权利要求6所述的制造方法，其特征在于，形成所述浮栅结构的步骤包括：
形成第一栅介电层于所述衬底上；
形成第一导电层于所述第一栅介电层上；
移除部分所述第一栅介电层以及所述第一导电层，以形成沿第一方向延伸的所述浮栅结构。
8.根据权利要求7所述的制造方法，其特征在于，形成所述字线结构的步骤包括：
形成第二栅介电层于所述浮栅结构及暴露出的所述第一栅介电层上；
形成第二导电层于所述第二栅介电层上，移除部分所述第二导电层，所述第二栅介电层以形成所述字线结构。
9.根据权利要求6所述的制造方法，其特征在于，形成所述漏区的步骤包括：
形成图案化光阻层于所述字线结构上，以暴露部分衬底；
在暴露的部分衬底上进行第一类型掺杂，以形成所述漏区。
10.根据权利要求6所述的制造方法，其特征在于，形成所述源区及所述周围掺杂区的步骤包括：
形成图案化光阻层于所述衬底上并覆盖所述漏区，以暴露部分衬底；
在暴露的部分衬底上进行第二类型掺杂，以形成所述源区；以及
在暴露的部分衬底上进行第一类型掺杂，以形成所述周围掺杂区。
11.根据权利要求6所述的制造方法，其特征在于：形成所述周围掺杂区时，掺杂能量范围是10-30KeV，离子注入剂量范围是1014/cm2-1015/cm2。
12.根据权利要求6所述的制造方法，其特征在于，还包括以下步骤：
形成一层间介电层于所述衬底上，所述层间介电层覆盖所述浮栅结构及所述字线结构；
形成至少一接触插塞于所述层间介电层中，所述接触插塞的底端连接于所述漏区；
形成至少一位线于所述层间介电层上，所述位线连接于所述接触插塞的顶端。
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