KR100673017B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100673017B1
KR100673017B1 KR1020050118897A KR20050118897A KR100673017B1 KR 100673017 B1 KR100673017 B1 KR 100673017B1 KR 1020050118897 A KR1020050118897 A KR 1020050118897A KR 20050118897 A KR20050118897 A KR 20050118897A KR 100673017 B1 KR100673017 B1 KR 100673017B1
Authority
KR
South Korea
Prior art keywords
source
region
line
impurity ions
ions
Prior art date
Application number
KR1020050118897A
Other languages
English (en)
Inventor
이욱형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050118897A priority Critical patent/KR100673017B1/ko
Priority to US11/561,019 priority patent/US7687846B2/en
Application granted granted Critical
Publication of KR100673017B1 publication Critical patent/KR100673017B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 기판 상에 활성 영역을 한정하는 소자 분리막, 상기 활성 영역과 교차하는 워드 라인, 상기 워드 라인 양측의 활성 영역에 각각 형성된 소오스 영역 및 드레인 영역, 상기 소오스 영역 아래에서 상기 워드 라인 방향으로 연장하는 소오스 라인, 및 상기 소오스 영역과 상기 소오스 라인을 연결하는 접속 영역을 포함한다. 본 발명에 의하면, 저저항 소오스 라인을 형성할 수 있어 메모리 장치의 신뢰성이 향상된다.
비휘발성 메모리 장치, 소오스 라인, 접속 영역

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVALITILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 개략적으로 보여주는 배치도(layout)이다.
도 2a는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주기 위한 것으로, 도 1의 A-A'라인을 따라 취해진 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주기 위한 것으로, 도 1의 B-B'라인을 따라 취해진 단면도이다.
도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주기 위한 것으로, 도 1의 C-C'라인을 따라 취해진 단면도이다.
도 3a 내지 도 7a는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 1의 A-A'라인을 따라 취해진 단면도들이다.
도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 1의 B-B'라인을 따라 취해진 단면도들이다.
♧ 도면의 주요부분에 대한 참조부호의 설명 ♧
10 : 기판 11 : 소자 분리막
12 : 트렌치 13 : 셀 활성 영역
14 : 고립 영역 16 : 소오스 영역
17 : 접속 영역 18 : 소오스 라인
19 : 드레인 영역 21 : 터널 절연막
22 : 부유 게이트 23 : 유전막
24 : 제어 게이트 25 : 게이트 구조물
27 : 보호막 29 : 스페이서
30 : 워드 라인
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구별될 수 있다. 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)을 포함하는 휘발성 메모리 장치는 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이다. 이에 반해, 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다.
플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다.
플래시 메모리 장치는 낸드(NAND)형 플래시 메모리 장치와 노아(NOR)형 플래시 메모리 장치로 구분할 수 있다. 노아형 플래시 메모리 장치는 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 비트 라인 콘택이 필요하여 낸드형 플래시 메모리 장치에 비하여 셀 크기가 커지는 단점이 있다.
이러한 단점을 해결하기 위하여(즉, 메모리 장치의 셀 크기를 줄이기 위하여) 많은 기술이 개발되고 있다. 자기정렬된 소오스 라인(SAS:Self Aligned Source line) 기술과 얕은 트렌치 격리(STI:Shallow Trench Isolation) 기술이 있다. SAS 기술과 STI 기술은 각각 비트 라인 방향과 워드 라인 방향으로 셀 크기를 줄이는 기술로서, 최근에 노아형 플래시 메모리 장치를 제조함에 있어서, 널리 사용되고 있다.
그러나, 셀 크기가 점점 줄어들면서 SAS의 저항이 대폭 증대하는 문제점이 있다. 또한, 플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로 셀 크기가 줄어들면서 트렌치 깊이가 깊어지는데, 이로 인해 SAS의 저항이 더욱 증가한다. 이를 해결하기 위해서 SAS에 주입되는 불순물 이온의 농도를 증가시킬 경우, 채널 길이가 짧아져서 펀치쓰루(punch through)가 발생하는 등 메모리 장치의 신뢰성이 저하되는 문제점이 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 초고집적 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 비휘발성 메모리 장치의 제조 방법은 저저항 소오스 라인을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 활성 영역을 한정하는 소자 분리막을 형성하고, 상기 활성 영역과 교차하는 워드 라인을 형성하고, 상기 워드 라인의 일측의 활성 영역에 제1 불순물 이온을 주입하고, 상기 워드 라인의 상기 일측의 소자 분리막을 제거하여 상기 반도체 기판을 노출시키고, 상기 워드 라인의 상기 일측에 노출된 반도체 기판 및 활성 영역에 제2 불순물 이온을 주입하여 소오스 라인, 소오스 영역, 및 상기 소오스 라인과 상기 소오스 영역을 연결하는 접속 영역을 형성하는 것을 포함한다.
이 실시예에서, 상기 제1 불순물 이온은 게르마늄(Ge) 이온일 수 있다.
이 실시예에서, 상기 제1 불순물 이온이 주입되는 영역은 그 깊이가 200 ~ 500Å일 수 있다.
이 실시예에서, 상기 제2 불순물 이온은 도전형이 N형일 수 있으며, 예컨대 인(P) 이온일 수 있다.
이 실시예에서, 상기 소오스 라인은 상기 소오스 영역 아래에 형성될 수 있 으며, 이때 상기 소오스 라인은 그 밑면이 상기 소자 분리막의 밑면보다 낮게 형성될 수 있다. 이에 의해, 소오스 라인의 저항이 대폭 감소한다.
이 실시예에서, 상기 제1 불순물 이온을 주입하기 전에, 상기 워드 라인의 상기 일측을 노출시키고, 상기 워드 라인의 타측을 덮는 감광막 패턴을 형성하는 것을 더 포함할 수 있다. 이에 더하여, 상기 제2 불순물 이온을 주입한 후에 상기 감광막 패턴을 제거하고, 상기 활성 영역에 제3 불순물 이온을 주입하여 드레인 영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 소오스 라인 및 상기 소오스 영역에도 상기 제3 불순물 이온이 주입될 수 있다. 상기 제3 불순물 이온은 도전형이 N형일 수 있으며, 예컨대 비소(As) 이온일 수 있다.
이 실시예에서, 상기 제3 불순물 이온을 주입한 후에 열처리 공정을 진행하여 상기 소오스 영역 및 드레인 영역을 덮는 보호막을 형성하는 것을 더 포함할 수 있다. 이때, 상기 열처리 공정은 산소분위기에서 800 ~ 1000℃의 온도로 진행될 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 비휘발성 메모리 장치는 저저항 소오스 라인을 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 기판 상에 활성 영역을 한정하는 소자 분리막, 상기 활성 영역과 교차하는 워드 라인, 상기 워드 라인 양측의 활성 영역에 각각 형성된 소오스 영역 및 드레인 영역, 상기 소오스 영역 아래에서 상기 워드 라인 방향으로 연장하는 소오스 라인, 및 상기 소오스 영역과 상 기 소오스 라인을 연결하는 접속 영역을 포함한다.
이 실시예에서, 상기 소오스 영역, 상기 접속 영역, 및 상기 소오스 라인에 의해 둘러싸인 고립 영역을 더 포함할 수 있다.
이 실시예에서, 상기 소오스 라인의 밑면은 상기 소자 분리막의 밑면보다 낮게 위치할 수 있다.
이 실시예에서, 상기 소오스 영역은 두 종류 이상의 불순물 이온을 포함할 수 있다. 또한, 상기 소오스 영역과 상기 소오스 라인에 주입된 불순물 이온의 종류의 수가 다를 수 있다. 예컨대, 상기 소오스 영역은 게르마늄 이온을 포함하나, 상기 소오스 라인은 게르마늄 이온을 포함하지 않을 수 있다.
본 발명에 의하면, 디자인 룰(design rule)이 감소하더라도 저저항 소오스 라인을 형성할 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서의 실시예에서 제1, 제2 등의 용어가 불순물 이온을 기술하기 위해 서 사용되었지만, 불순물 이온이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 불순물 이온을 다른 불순물 이온과 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
명세서 전체에 걸쳐서 동일한 참조부호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(비휘발성 메모리 장치의 구조)
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 개략적으로 보여주는 배치도(layout)이다. 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 보여주기 위한 것으로, 도 2a는 도 1의 A-A'라인을 따라 취해진 단면도이고, 도 2b는 도 1의 B-B'라인을 따라 취해진 단면도이고, 도 2c는 도 1의 C-C'라인을 따라 취해진 단면도이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(10)에 형성된 소자 분리막(11)에 의해 서로 나란히 배치된 복수의 셀 활성 영역(13) 및 소오스 활성 영역(15)이 한정된다. 활성 영역(13,15)과 교차하는 방향으로 복수의 워드 라인(30)이 배치된다. 워드 라인(30) 양측의 셀 활성 영역(13)에 각각 소오스 영역(16)과 드 레인 영역(19)이 위치한다.
워드 라인(30)의 일측에 자기 정렬된 소오스 라인(SAS:Self Aligned Saurce line,18)이 위치하고, 두 개의 워드 라인(30)이 하나의 소오스 라인(18)을 공유한다. 소오스 라인(18)은 소자 분리막(11)이 제거된 트렌치(12)의 밑면의 깊이에서 위치할 수 있다. 소오스 영역(16)은 접속 영역(17)에 의해 소오스 라인(18)에 전기적으로 연결된다. 따라서, 소오스 영역(16), 접속 영역들(17)과 소오스 라인(18)에 의해 둘러싸인 고립 영역(14)이 형성될 수 있다. 소오스 라인(18)은 소오스 콘택(45)에 의해 소오스 활성 영역(15)의 상부에 배치된 공통 소오스 라인(미도시)과 전기적으로 연결된다. 공통 소오스 라인은 외부 배선을 통하여 접지된다. 드레인 영역(19)은 비트 라인 콘택(35)에 의해 셀 활성 영역(13)의 상부에 배치된 비트 라인(미도시)과 전기적으로 연결된다. 비트 라인 콘택(35)은 도 2a에서는 도시되지 않았다.
소오스 영역(16), 접속 영역(17), 소오스 라인(18) 및 드레인 영역(19)에 각각 주입된 불순물은 서로 다를 수 있다. 예컨대, 게르마늄 이온은 소오스 영역(16)에만 주입될 수 있으며, 인 이온은 소오스 영역(16), 접속 영역(17), 및 소오스 라인(18)에만 주입될 수 있다. 이렇게 주입되는 불순물을 조절하여 소오스 영역(16)은 확장되지 않으면서, 소오스 영역(16) 아래에 소오스 라인(18)이 형성될 수 있다. 따라서, 소오스 영역(16)과 드레인 영역(19) 사이의 단채널 효과(short channel effect)를 방지함과 동시에 소오스 라인(18)의 저항이 대폭 감소될 수 있다.
다시, 도 2a를 참조하면, 활성 영역(13,15) 상에 터널 절연막(21), 부유 게이트(22), 유전막(23), 및 제어 게이트(24)를 포함하는 게이트 구조물(25)이 배치된다. 게이트 구조물(25)은 제어 게이트(24) 상에 위치하는 하드 마스크(미도시)를 더 포함할 수 있다. 예컨대, 터널 절연막(21)은 실리콘 산화물로 이루어질 수 있고, 부유 게이트(22)는 도핑된 폴리 실리콘으로 이루어질 수 있다. 유전막(23)은 ONO막(산화물/질화물/산화물)으로 이루어질 수 있고, 제어 게이트(23)는 도핑된 폴리 실리콘과 실리사이드의 적층된 구조로 이루어질 수 있다.
각각의 부유 게이트(22)는 서로 전기적, 공간적으로 격리되지만, 제어 게이트(24)는 서로 연결되어 워드 라인(30)을 구성한다. 부유 게이트(22)는 전하저장요소로서 기능을 수행한다. 예컨대, 기입(program) 동작시에는 열전자 주입(hot electron injection)에 의해 부유 게이트(22)에 전자가 축적되고, 소거(erase) 동작시에는 파울러 노드하임(Fowler-Nordheim) 터널링 현상에 의해 부유 게이트(22)에 축적된 전자가 방출될 수 있다. 독출(read) 동작시에는 드레인 영역(19)으로부터 소오스 영역(16)으로 전류(셀 전류)가 흐르는가를 판별하여 부유 게이트(22)에 전자가 축적되었는지 여부, 즉 데이터의 저장 여부를 알 수 있게 된다. 이렇게 셀 전류가 흐를 때, 소오스 라인(18)을 통해 전하(charge, 전자 또는 정공)가 이동한다.
다시, 도 2b를 참조하면, 통상의 비휘발성 메모리 장치에는 제2 경로(②)가 없어 전하가 이동할 때 반드시 소오스 영역(16)을 경유하여야 하므로 소오스 라인의 저항이 클 수 밖에 없었다. 디자인 룰의 감소에 의해 메모리 셀의 크기가 감소 함에 따라(즉, 소오스 라인(18)의 폭이 감소하고, 트렌치(12)의 깊이가 커짐에 따라) 소오스 라인(18)의 저항은 더욱 커지게 된다. 따라서, 소오스 활성 영역(15)에서 멀리 떨어진 셀일수록 감지되는 셀 전류의 크기가 낮게 나타난다. 즉, 소오스 활성 영역(15)에 가까운 셀에서 감지되는 셀 전류의 크기와 멀리 떨어진 셀에서 감지되는 셀 전류의 크기의 차이가 크기 때문에 메모리 장치의 신뢰성이 저하될 수 있다. 그러나, 본 발명의 일 실시에에 따른 메모리 장치에서는 소오스 영역(16) 아래에 전하가 이동할 수 있는 별도의 통로, 즉 제2 경로(②)가 있어, 소오스 라인(18)의 저항이 대폭 감소된다. 따라서, 메모리 셀의 위치에 상관없이 감지되는 셀 전류의 크기도 거의 동일하게 나타난다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 게이트 구조물(25)의 측벽, 소오스 라인(18), 및 드레인 영역(19)을 덮는 보호막(27)과, 게이트 구조물(25)의 측벽 및 소오스 라인(18)을 덮는 스페이서(29)를 더 포함할 수 있다. 예컨대, 보호막(27)은 실리콘 산화물로 이루어질 수 있고, 스페이서(29)는 실리콘 질화물로 이루어질 수 있다.
(비휘발성 메모리 장치의 제조 방법)
이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법이 설명된다.
도 3a 내지 도 7a와 도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3a 내지 도 7a는 도 1의 A-A'라인을 따라 취해진 단면도들이고, 도 3b 내지 도 7b는 도 1의 B-B'라인을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(10)에 활성 영역(12)을 한정하는 소자 분리막(11)이 형성된다. 소자 분리막(11)은 얕은 트렌치 격리(STI:Shallow Trench Isolation) 공정을 통해 절연 물질 예컨대, 실리콘 산화물로 형성될 수 있다. 활성 영역(12) 상에 터널 절연막(21), 부유 게이트(22), 유전막(23), 및 제어 게이트(24)가 차례로 적층된 게이트 구조물(25)이 형성된다. 터널 절연막(21), 부유 게이트(22), 유전막(23), 및 제어 게이트(24)는 잘 알려진 박막 형성 공정을 통해 형성될 수 있다. 예컨대, 터널 절연막(21)은 열산화 공정을 통해 실리콘 산화물로 형성될 수 있고, 부유 게이트(22)는 플라즈마 화학 기상 증착 공정을 통해 도핑된 폴리 실리콘으로 형성될 수 있다. 유전막(23)은 플라즈마 화학 기상 증착 공정이나 원자층 증착 공정을 통해 ONO막(산화물/질화물/산화물)으로 형성될 수 있고, 제어 게이트(23)는 플라즈마 화학 기상 증착 공정을 통해 도핑된 폴리 실리콘으로 형성되거나, 도핑된 폴리 실리콘과 금속 실리사이드의 적층 구조로 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 기판(10) 상에 감광막 패턴(50)이 형성된다. 감광막 패턴(50)은 소오스 라인(도 6의 참조부호 18 참조)이 형성될 영역을 제외하고, 노출된 기판(10)의 전면을 덮는다.
감광막 패턴(50)을 이온주입 마스크로 사용하여 불순물 이온을 주입하여 소오스 영역(도 6의 참조부호 16 참조)에 대응하는 위치에 불순물 영역(15)이 형성된다. 불순물 영역(15)은 후속 공정에서 소오스 라인이 형성될 때 주입되는 도전형 의 불순물 이온이 확산되는 것을 억제할 수 있는 물질, 예컨대 게르마늄 이온이 주입되어 형성될 수 있다. 게르마늄 원자는 실리콘 격자에 쉽게 침투하여 실리콘 자리에 자리 잡을 수 있고, 고체 용해도(solid solubility)가 매우 높아 인 또는 비소와 같은 불순물의 확산을 억제하고, 얕은 불순물 영역을 형성하는데 사용된다.
게르마늄 이온은 10 ~ 150KeV의 에너지와 5*1013 ~ 1016개/㎠의 농도로 주입될 수 있으며, 이때 형성되는 불순물 영역(15)의 깊이는 200 ~ 500Å 정도가 되는 것이 바람직하다.
도 5a 및 도 5b를 참조하면, 감광막 패턴(50)을 식각 마스크로 사용하여 불순물 영역(15) 사이의 소자 분리막(11)이 식각되어 트렌치(12)가 노출된다. 이때, 플라즈마를 사용한 건식식각 방법이 사용될 수 있다. 도시되지 않았지만, 소자 분리막(11)이 식각될 때, 감광막 패턴(50)에 의해 덮혀 있지 않는 제어 게이트(24) 상부가 일부 식각될 수 있다.
도 6a 및 도 6b를 참조하면, 감광막 패턴(50)을 이온주입 마스크로 사용하여 불순물 이온을 주입하여 소오스 라인(18)이 형성된다. 소오스 라인(18)은 소오스 영역(16)과, 각 소오스 영역(16)을 연결하는 접속 영역(17)을 포함한다. 접속 영역(17)은 소오스 영역(16) 아래에서 서로 연결된다. 따라서, 소오스 영역(16)과 접속 영역(17)에 의해 둘러싸인 고립 영역(14)이 형성될 수 있다.
주입되는 불순물 이온은 인 이온 또는 비소 이온일 수 있으며, 5 ~ 100KeV의 에너지와 1012 ~ 1016개/㎠의 농도로 주입될 수 있다. 비소 이온보다는 확산 속도가 빠른 인 이온을 주입하는 것이 바람직하다. 예컨대, 인 이온을 주입할 때, 게르마늄 이온이 주입된 소오스 영역(16)에서는 인 이온의 확산이 느리게 진행되고, 게르마늄 이온이 주입되지 않은 접속 영역(17)에서는 인 이온의 확산이 빠르게 진행된다. 따라서, 소오스 영역(16)은 확장되지 않는 반면, 접속 영역(17)은 빠르게 확장되어 소오스 영역(16) 아래에서 서로 연결된다. 또한, 인 이온은 트렌치(12)의 프로파일을 따라 주입되기 때문에 접속 영역(17)은 트렌치(12) 밑면의 깊이에서 서로 연결될 수 있다. 이에 의해, 단채널 효과를 방지함과 동시에 소오스 라인(18)의 저항이 대폭 감소될 수 있다. 따라서, 디자인 룰의 감소에 의해 소오스 라인(18)의 폭이 감소되거나 트렌치(12)의 깊이가 증가되더라도 메모리 장치의 신뢰성이 향상될 수 있다.
도 7a 및 도 7b를 참조하면, 감광막 패턴(50)을 제거하고, 기판 전면에 불순물 이온을 주입하여 드레인 영역(19)이 형성된다. 예컨대, 주입되는 불순물 이온은 비소 이온일 수 있으며, 5 ~ 100KeV의 에너지와 1012 ~ 1016개/㎠의 농도로 주입될 수 있다. 이때, 소오스 라인(18)에도 비소 이온이 주입될 수 있는데, 이에 의해 소오스 라인(18)의 저항이 더욱 감소될 수 있다. 특히, 인 이온과 비소 이온이 함께 주입되는 경우에는 저항이 감소되는 효과가 더욱 증대될 수 있다.
이어서, 게이트 구조물(25)의 측벽, 소오스 라인(18), 및 드레인 영역(19)을 덮는 보호막(27)이 형성된다. 보호막(27)은 산소 분위기에서 열처리 공정을 진행함으로써 형성될 수 있다. 열처리 공정은 800~1000℃의 온도에서 1~100분 정도 진 행된다. 다만, 고온의 산소 분위기에서 열처리 공정을 진행하기 전에 질소 분위기에서 온도를 서서히 올리는 예비 단계를 수행함으로써 보호막(27)이 보다 안정된 상태에서 형성될 수 있게 하는 것이 바람직하다.
이어서, 게이트 구조물(25)의 측벽을 덮는 스페이서(29)가 형성되면, 도 2a 및 도 2b에 도시된 메모리 장치가 된다. 스페이서(29)는 실리콘 질화물로 형성될 수 있다. 소오스 라인(18) 상의 게이트 구조물(25)간 간격은 매우 짧기 때문에 소오스 라인(18)은 스페이서(29)에 의해 덮힐 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로, 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 본 발명에 의하면, 메모리 장치가 초고집적화 될 수 있다. 또한, 메모리 장치의 특성 및 신뢰성이 향상된다.

Claims (20)

  1. 반도체 기판 상에 활성 영역을 한정하는 소자 분리막을 형성하고;
    상기 활성 영역과 교차하는 워드 라인을 형성하고;
    상기 워드 라인의 일측의 활성 영역에 제1 불순물 이온을 주입하고;
    상기 워드 라인의 상기 일측의 소자 분리막을 제거하여 상기 반도체 기판을 노출시키고;
    상기 워드 라인의 상기 일측에 노출된 반도체 기판 및 활성 영역에 제2 불순물 이온을 주입하여 소오스 라인, 소오스 영역, 및 상기 소오스 라인과 상기 소오스 영역을 연결하는 접속 영역을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 불순물 이온은 게르마늄(Ge) 이온인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 불순물 이온이 주입되는 영역은 그 깊이가 200 ~ 500Å인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 불순물 이온의 도전형은 N형인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2 불순물 이온은 인(P) 이온인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소오스 라인은 상기 소오스 영역 아래에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 소오스 라인은 그 밑면이 상기 소자 분리막의 밑면보다 낮게 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제1 불순물 이온을 주입하기 전에,
    상기 워드 라인의 상기 일측을 노출시키고, 상기 워드 라인의 타측을 덮는 감광막 패턴을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 불순물 이온을 주입한 후에 상기 감광막 패턴을 제거하고,
    상기 활성 영역에 제3 불순물 이온을 주입하여 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 활성 영역에 상기 제3 불순물 이온이 주입될 때, 상기 소오스 라인 및 상기 소오스 영역에도 상기 제3 불순물 이온이 주입되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제3 불순물 이온의 도전형은 N형인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제3 불순물 이온은 비소(As) 이온인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제3 불순물 이온을 주입한 후에 열처리 공정을 진행하여 상기 소오스 영역 및 드레인 영역을 덮는 보호막을 형성하는 것을 더 포함하되,
    상기 열처리 공정은 산소분위기에서 800 ~ 1000℃의 온도로 진행되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 기판 상에 활성 영역을 한정하는 소자 분리막;
    상기 활성 영역과 교차하는 워드 라인;
    상기 워드 라인 양측의 활성 영역에 각각 형성된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 아래에서 상기 워드 라인 방향으로 연장하는 소오스 라인; 및
    상기 소오스 영역과 상기 소오스 라인을 연결하는 접속 영역을 포함하는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 소오스 영역, 상기 접속 영역, 및 상기 소오스 라인에 의해 둘러싸인 고립 영역을 더 포함하는 비휘발성 메모리 장치.
  16. 제 14 항에 있어서,
    상기 소오스 라인의 밑면은 상기 소자 분리막의 밑면보다 낮게 위치하는 것 을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 14 항에 있어서,
    상기 소오스 영역은 두 종류 이상의 불순물 이온을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 14 항에 있어서,
    상기 소오스 영역과 상기 소오스 라인에 주입된 불순물 이온의 종류의 수가 다른 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 14 항에 있어서,
    상기 소오스 영역은 게르마늄 이온을 포함하나, 상기 소오스 라인은 게르마늄 이온을 포함하지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 기판 상에 복수의 활성 영역들을 한정하는 소자 분리막;
    상기 활성 영역들 및 상기 소자 분리막과 교차하는 복수의 워드 라인들;
    상기 워드 라인들 각각의 양측의 활성 영역들에 각각 형성된 소오스 영역들 및 드레인 영역들;
    상기 워드 라인들 각각의 일측의 소오스 영역들 아래에서 상기 워드 라인 방향으로 연장하는 소오스 라인들; 및
    상기 소오스 영역들과 상기 소오스 라인들을 연결하는 접속 영역들을 포함하는 비휘발성 메모리 장치.
KR1020050118897A 2005-12-07 2005-12-07 비휘발성 메모리 장치 및 그 제조 방법 KR100673017B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050118897A KR100673017B1 (ko) 2005-12-07 2005-12-07 비휘발성 메모리 장치 및 그 제조 방법
US11/561,019 US7687846B2 (en) 2005-12-07 2006-11-17 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050118897A KR100673017B1 (ko) 2005-12-07 2005-12-07 비휘발성 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100673017B1 true KR100673017B1 (ko) 2007-01-24

Family

ID=38014549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050118897A KR100673017B1 (ko) 2005-12-07 2005-12-07 비휘발성 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7687846B2 (ko)
KR (1) KR100673017B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111916459A (zh) * 2019-05-07 2020-11-10 爱思开海力士有限公司 半导体装置的制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138077B2 (en) * 2008-05-13 2012-03-20 Hynix Semiconductor Inc. Flash memory device and method of fabricating the same
KR20180005033A (ko) * 2016-07-05 2018-01-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102007391B1 (ko) * 2018-11-02 2019-08-06 브이메모리 주식회사 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858839A (en) 1996-11-20 1999-01-12 Texas Instruments Incorporated Method of making EPROM cell array using n-tank as common source
KR19990016850A (ko) 1997-08-20 1999-03-15 윤종용 불휘발성 메모리 장치의 제조 방법
US6180456B1 (en) * 1999-02-17 2001-01-30 International Business Machines Corporation Triple polysilicon embedded NVRAM cell and method thereof
KR100381953B1 (ko) * 2001-03-16 2003-04-26 삼성전자주식회사 노어형 플래시 메모리 소자의 제조방법
KR100503365B1 (ko) 2003-10-01 2005-07-26 동부아남반도체 주식회사 반도체 소자 제조 방법
KR100503366B1 (ko) 2003-10-01 2005-07-26 동부아남반도체 주식회사 반도체 소자 제조 방법
US7074682B2 (en) 2003-10-01 2006-07-11 Dongbuanam Semiconductor Inc. Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111916459A (zh) * 2019-05-07 2020-11-10 爱思开海力士有限公司 半导体装置的制造方法
CN111916459B (zh) * 2019-05-07 2023-08-08 爱思开海力士有限公司 半导体装置的制造方法

Also Published As

Publication number Publication date
US7687846B2 (en) 2010-03-30
US20070128798A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
JP5241485B2 (ja) Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法
JP2012114269A (ja) 半導体装置および半導体装置の製造方法
JP2007281092A (ja) 半導体装置およびその製造方法
US10692877B2 (en) Non-volatile memory with silicided bit line contacts
KR20120108560A (ko) 비휘발성 메모리 장치 및 이의 제조 방법
KR100295685B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100546405B1 (ko) 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
CN100499081C (zh) Nor型闪存单元阵列的制造方法
JP4405489B2 (ja) 不揮発性半導体メモリ
JP2005524990A (ja) 失われた窒化物スペーサによって規定されたフローティングゲートトランジスタにおける超小型の薄いウインドウ
US7741179B2 (en) Method of manufacturing flash semiconductor device
US8664706B2 (en) Current in one-time-programmable memory cells
KR100673017B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100585097B1 (ko) 이이피롬 소자 및 그 제조방법
US20080093678A1 (en) NAND type non-volatile memory device and method of forming the same
KR100732629B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
KR100606536B1 (ko) 비휘발성 메모리 소자 및 그의 제조방법
US6436800B1 (en) Method for fabricating a non-volatile memory with a shallow junction
JP5937172B2 (ja) 半導体装置および半導体装置の製造方法
US7696561B2 (en) Non-volatile memory device, method of manufacturing the same and method of operating the same
US10726894B2 (en) Non-volatile memory cell, array and fabrication method
KR100623334B1 (ko) 비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법,그리고 이를 이용한 반도체 소자의 제조방법
CN111430353A (zh) 一种非易失性存储器及其制造方法
US20080054333A1 (en) Semiconductor Device and Manufacturing Method Thereof
KR100798267B1 (ko) 플래시 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee