KR100503365B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

SAS 기술 적용시 발생하는 SAS 저항 문제를 해결하면서 채널의 길이를 줄이지 않는 방법을 제공하기 위해, 본 발명에서는 반도체 기판에 선형의 트렌치라인들을 연속적으로 형성하는 제1단계; 트렌치라인을 제외한 반도체 기판 상에 게이트산화막 라인을 형성하는 제2단계; 트렌치라인 및 게이트산화막 라인 상에 트렌치라인과 수직인 게이트라인들을 연속적으로 형성하는 제3단계; 게이트라인 사이에 위치하는 게이트산화막 라인 및 트렌치라인을 식각하는 제4단계; 식각된 영역에 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 주입하는 제5단계; 식각된 영역에 반도체 기판과 다른 족인 제2불순물 이온을 주입하여 자기정렬소스(self aligned source : SAS) 영역을 형성하는 제6단계를 포함하여 반도체 소자를 제조한다.

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}
본 발명은 반도체 소자 제조방법에 관한 것으로 더욱 상세하게는 셀 지역의 SAS 저항을 줄이기 위한 방법에 관한 것이다.
최근 플래쉬 메모리의 사용이 범용화되고 가격 경쟁이 치열해짐에 따라 소자의 크기를 줄이는 기술개발이 더욱 활발해지고 있다. 소자의 크기를 줄이는 기술 중의 하나로서 자기정렬 소스(Self aligned source : SAS, 이하 SAS라 칭함) 기술이 있다.
SAS 기술은 비트 라인(bit line) 방향으로 셀 크기를 줄이는 기술로서, 미국특허 제5,120,671호를 통해 알려져 있다. 이러한 SAS 기술은 게이트와 소스 사이의 간격을 줄일 수 있어서 선폭 0.25㎛ 이하 기술에서는 필수적인 공정으로 사용되고 있으며, SAS 기술의 도입으로 셀 크기를 약 20% 정도 줄일 수 있다.
SAS 영역은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접합 저항이 급격하게 증가하는 단점이 있다.
한편, 0.25㎛ 혹은 0.18㎛ 급 이하에서 대부분의 반도체는 격리기술로서 얕은 트렌치 격리(Shallow Trench Isolation : STI) 기술을 사용하고 있다.
즉, STI 격리기술은 워드 라인 방향으로, SAS 기술은 비트 라인 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.
특히 플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 소스 저항에 불리하게 작용한다.
As 이온주입의 경우, 트렌치의 깊이가 2400Å일 때 셀 당 저항이 대략 400 Ohm 정도인 데 반해, 트렌치의 깊이가 3600Å일 때 셀 당 저항이 780 Ohm 정도로 증가한다.
또한, P 이온주입의 경우, 트렌치의 깊이가 2400Å일 때 셀 당 저항이 대략 250 Ohm 정도인 데 반해, 트렌치의 깊이가 3600Å일 때 셀 당 저항이 450 Ohm 정도로 증가한다.
임베디드 플래쉬(embedded flash)의 경우 읽기 및 프로그래밍 동작에 영향을 주지 않기 위해서 소스 저항이 400 Ohm 이하인 것이 요구된다. 그러나, As 이온을 주입하는 경우 0.18㎛ 급 플래쉬 메모리 셀에서는 로직 트랜지스터의 트렌치 깊이가 3500Å이므로 셀당 저항이 700-900 Ohm 정도로서 요구되는 저항의 2배 정도에 달하여 셀 프로그램 특성 및 읽기 속도가 저하되는 등 제품에 치명적인 악영향을 미친다.
이를 해결하기 위해서 P 이온주입 추가로 할 수 있다. 도 1은 As만 이온주입하는 경우와 As 및 P를 이온주입하는 경우에 대해 트렌치 깊이에 따른 소스 저항을 도시한 그래프이다. 도 1에 도시된 바와 같이 As만 이온주입한 경우에 비해, P를 추가로 더 이온주입하면 소스 저항이 낮아짐을 알 수 있다.
그러나, 이와 같이 게이트 형성 이후에 P 이온을 추가로 주입하면 채널 길이가 0.24㎛ 정도로 짧아져서 펀치쓰루(punch through)가 발생하는 문제점이 있었다.
또한, 추가로 이온주입을 하면 향후 소자의 소형화에 어려움을 발생시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 SAS 기술 적용시 발생하는 저항 증가의 문제를 해결하는 것이다.
본 발명의 다른 목적은 SAS 저항 문제를 해결하면서 채널의 길이를 줄이지 않는 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판에 선형의 트렌치라인들을 연속적으로 형성하는 제1단계; 트렌치라인을 제외한 반도체 기판 상에 게이트산화막 라인을 형성하는 제2단계; 트렌치라인 및 게이트산화막 라인 상에 트렌치라인과 수직인 게이트라인들을 연속적으로 형성하는 제3단계; 게이트라인 사이에 위치하는 게이트산화막 라인 및 트렌치라인을 식각하는 제4단계; 식각된 영역에 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 주입하는 제5단계; 식각된 영역에 반도체 기판과 다른 족인 제2불순물 이온을 주입하여 자기정렬소스(self aligned source : SAS) 영역을 형성하는 제6단계를 포함하여 반도체 소자를 제조한다.
이 때 반도체 기판은 실리콘 웨이퍼이고, 제5단계에서 주입한 제1불순물이온은 Ge 이온인 것이 바람직하다.
제5단계에서 Ge 이온을 1x1014 - 5x1015/cm3 만큼 주입하는 것이 바람직하다.
제5단계에서 제1불순물 이온과 함께, Ar, Xe 및 Kr을 포함하는 불활성 기체 중의 어느 하나 또는 둘 이상의 혼합기체를 주입하는 것이 바람직하다.
반도체 기판은 실리콘 웨이퍼이고, 제6단계에서 주입한 제2불순물이온은 As 및 P 중의 어느 하나, 또는 As과 P 둘 다인 것이 바람직하다.
제6단계에서는 제2불순물 이온을 1x1014 - 5x1015/cm3 만큼 주입하는 것이 바람직하다.
제5단계 및 제6단계에서는 5-40 keV의 에너지로 이온주입하는 것이 바람직하다.
반도체 소자 제트렌치라인은 비트라인 방향에 평행하고, 게이트라인은 워드라인 방향에 평행한 것이 바람직하다.
식각하는 제4단계에서는 게이트라인의 일부분을 포함하여 게이트라인들 사이를 노출시키는 마스크를 이용하여 식각하는 것이 바람직하다.
식각하는 제4단계에서는 트렌치라인을 이루는 절연물질의 식각속도가 반도체 기판의 식각속도보다 빠른 조건에서 식각하는 것이 바람직하다.
트렌치라인을 이루는 절연물질은 산화막인 것이 바람직하다.
게이트라인은 제1다결정실리콘층, 유전체층, 및 제2다결정실리콘층으로 이루어진 것이 바람직하다.
이하, 본 발명을 상세히 설명한다.
SAS 기술은 비트 라인(bit line) 방향으로 셀 크기를 줄이는 기술로서, 게이트와 소스 사이의 간격을 줄일 수 있어서 선폭 0.25㎛ 이하 기술에서는 필수적인 공정으로 사용되고 있다.
일반적으로 노어(NOR) 타입 플래쉬 메모리는 공통소스 방식을 사용하고 있는데, 보통 16개의 셀마다 1개의 컨택이 형성된다.
도 2a는 SAS 기술을 도입하지 않은 종래 메모리 셀을 도시한 평면도이고, 도 2b는 SAS 기술을 도입한 메모리 셀을 도시한 평면도이며, 도 2c는 도 2b를 I-I' 방향, 즉 워드라인 방향으로 잘라서 본 단면도이다.
도 2a에는 비트 라인(BL) 방향으로 소자분리영역인 필드옥사이드 영역(10)이 형성되어 있고, 이웃하는 필드옥사이드 영역(10) 사이는 소자가 형성되는 활성영역(20)으로 정의되며, 활성영역(20)에 형성된 각 셀에는 드레인 컨택(30)이 형성되어 있다.
워드 라인(WL) 방향으로는 게이트 라인(40)이 형성되어 있고, 이 게이트 라인(40)과 평행하면서 게이트 라인(40)으로부터 소정 간격 이격되어 공통소스 라인(50)이 형성되어 있다.
이러한 메모리 셀에 SAS 기술을 도입하면, 도 2b 및 2c에 도시된 바와 같이, 종래의 공통소스 라인(50)에 해당하는 부분에 형성된 필드옥사이드 영역(60)을 식각한 후 불순물을 이온주입하여 SAS 영역(70)을 형성한다.
이렇게 형성된 SAS 영역(70)은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접합 저항이 급격하게 증가하는 단점이 있다. 저항이 커지는 이유는 저항이 트렌치의 프로파일을 따라 형성되므로 실제적인 면저항의 길이가 길어지기 때문이고, 또한 트렌치 사이드월의 비저항 자체가 커지기 때문이다.
이를 해결하기 위해서 추가로 이온 주입하는 방법을 적용할 경우 채널의 길이가 짧아지는 문제점을 해결하기 위해, 본 발명에서는 SAS영역 형성을 위한 불순물 이온 주입 전에 Ge 이온을 주입하는 것을 특징으로 한다.
그러면, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.
먼저, 반도체 기판에 선형의 트렌치라인들을 연속적으로 형성한다. 이 때 트렌치라인들은 비트 라인 방향에 평행하게 형성한다.
다음, 트렌치라인을 제외한 반도체 기판 상에 게이트산화막 라인을 형성한다.
다음, 트렌치라인 및 게이트산화막 라인 상에 트렌치라인과 수직한 방향으로, 즉 워드 라인과 평행한 방향으로 게이트라인들을 연속적으로 형성한다.
게이트라인으로는 다결정실리콘층을 형성하는 것이 바람직하고, 이 때 제1다결정실리콘층, 산화막-질화막-산화막(ONO)과 같은 복합 유전체층, 제2다결정실리콘층을 형성하여 플래쉬 메모리를 이루도록 형성할 수도 있다.
다음, 게이트라인 사이에 위치하는 게이트산화막 라인 및 트렌치라인을 식각한다. 이 때에는 게이트라인의 일부분을 포함하여 게이트라인들 사이를 노출시키는 마스크를 이용하여 식각하는 것이 바람직하다.
이 때, 트렌치라인을 이루는 절연물질, 예를 들면 산화막의 식각속도가 상기 반도체 기판의 식각속도보다 빠른 조건에서 식각하는 것이 바람직하다. 즉, 높은 선택성 산화막 식각 조건을 사용한다.
다음, 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 주입한다.
반도체 기판으로 실리콘 웨이퍼를 사용할 경우, 제1불순물 이온으로는 Ge 이온을 주입할 수 있다. Ge 이온은 1x1014 - 5x1015/cm3 만큼 주입하는 것이 바람직하다.
또한 제1불순물 이온과 함께, Ar, Xe 및 Kr을 포함하는 불활성 기체 중의 어느 하나 또는 둘 이상의 혼합기체를 주입하는 것이 바람직하다.
다음, 식각된 영역에 반도체 기판과 다른 족인 제2불순물 이온을 주입하여 자기정렬소스(self aligned source : SAS) 영역을 형성한다.
제2불순물로는 As 또는 P를 이온주입할 수도 있고, 또는 As과 P를 순차적으로 이온주입할 수도 있다.
제2불순물 이온은 1x1014 - 5x1015/cm3 도즈량을 5-40 keV의 에너지로 주입할 수 있다.
상술한 바와 같이, 본 발명에 따라 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 주입한 후에 반도체 기판과 다른 족의 제2불순물 이온을 주입하면, 접합 깊이가 얕아지므로, 채널의 길이를 짧게 하는 것을 방지하는 효과가 있다.
도 3은 Ge를 사용한 경우와 Ge를 사용하지 않은 경우에 대해, P 이온주입 두께와 이온 농도의 관계를 나타낸 그래프이고, 도 4는 다양한 Ge 이온 주입 에너지 경우에 대해, 접합 두께와 이온 농도의 관계를 나타낸 그래프이다.
도 3 및 도 4에 도시된 바와 같이 P 이온주입 전에 Ge를 사용하여 먼저 이온주입을 하면, Ge 이온주입을 하지 않은 경우에 비해 이온주입 두께, 즉 접합깊이가 얇아짐을 확인할 수 있다.
상술한 바와 같이, 본 발명에서는 SAS 저항 감소를 위해 불순물 이온주입을 하기 전에 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 먼저 주입한 후, 반도체 기판과 다른 족의 제2불순물 이온을 주입하기 때문에 이온주입 두께를 얇게 할 수 있으며, 따라서 불순물 이온 주입에 의해 채널의 길이가 짧아지는 현상을 방지하는 효과가 있다.
따라서 추가 이온주입으로 인한 채널 길이의 단축이 방지되고, 펀치쓰루가 방지되는 효과가 있다.
도 1은 As만 이온주입하는 경우와 As 및 P를 이온주입하는 경우에 대해 트렌치 깊이에 따른 소스 저항을 도시한 그래프이고,
도 2a는 SAS 기술을 도입하지 않은 종래 메모리 셀을 도시한 평면도이고, 도 2b는 SAS 기술을 도입한 메모리 셀을 도시한 평면도이며, 도 2c는 도 2b를 I-I' 방향으로 잘라서 본 단면도이고,
도 3은 Ge를 사용한 경우와 Ge를 사용하지 않은 경우에 대해, P 이온주입 두께와 이온 농도의 관계를 나타낸 그래프이고,
도 4는 다양한 Ge 이온 주입 에너지 경우에 대해, 접합 두께와 이온 농도의 관계를 나타낸 그래프이다.

Claims (11)

  1. 반도체 기판에 선형의 트렌치라인들을 연속적으로 형성하는 제1단계;
    상기 트렌치라인을 제외한 반도체 기판 상에 게이트산화막 라인을 형성하는 제2단계;
    상기 트렌치라인 및 게이트산화막 라인 상에 상기 트렌치라인과 수직인 게이트라인들을 연속적으로 형성하는 제3단계;
    상기 게이트라인 사이에 위치하는 게이트산화막 라인 및 트렌치라인을 식각하는 제4단계;
    상기 식각된 영역에 상기 반도체 기판과 동일한 족이면서 다른 원소로 이루어진 제1불순물 이온을 주입하는 제5단계;
    상기 식각된 영역에 상기 반도체 기판과 다른 족인 제2불순물 이온을 주입하여 자기정렬소스(self aligned source : SAS) 영역을 형성하는 제6단계;
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 웨이퍼이고, 상기 제5단계에서 주입한 제1불순물이온은 Ge 이온인 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제5단계에서 상기 Ge 이온을 1x1014 - 5x1015/cm3 만큼 주입하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제5단계에서 상기 제1불순물 이온과 함께, Ar, Xe 및 Kr을 포함하는 불활성 기체 중의 어느 하나 또는 둘 이상의 혼합기체를 주입하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 웨이퍼이고, 상기 제6단계에서 주입한 제2불순물이온은 As 및 P 중의 어느 하나인 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘 웨이퍼이고, 상기 제6단계에서는 As 및 P를 순차 이온주입하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 트렌치라인은 비트라인 방향에 평행하고, 상기 게이트라인은 워드라인 방향에 평행한 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 식각하는 제4단계에서는 상기 게이트라인의 일부분을 포함하여 게이트라인들 사이를 노출시키는 마스크를 이용하여 식각하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 식각하는 제4단계에서는 상기 트렌치라인을 이루는 절연물질의 식각속도가 상기 반도체 기판의 식각속도보다 빠른 조건에서 식각하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치라인을 이루는 절연물질은 산화막인 반도체 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 게이트라인은 제1다결정실리콘층, 유전체층, 및 제2다결정실리콘층으로 이루어진 반도체 소자 제조 방법.
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