KR0155829B1 - Nand형 불휘발성 메모리장치 및 그 제조방법 - Google Patents
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Abstract
소자분리 특성을 개선한 NAND형 불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다.
이는, 제1도전형의 반도체기판, 반도체기판의 비활성영역에 형성된 필드산화막, 필드산화막에 정합되어, 필드산화막 하부의 반도체기판에 형성된 제1도전형의 제1불순물영역, 필드산화막 하부의 반도체기판에 형성되며, 제1불순물영역에 둘러싸인 제1도전형의 제2불순물영역 및 필드산화막의 좌,우의 반도체기판에 형성된 제2도전형의 소오스/드레인을 포함하는 것을 특징으로 한다.
따라서, 종래에 비해 소자분리 특성을 개선할 수 있으며, 마스크 및 사진공정의 수를 줄일 수 있다.
Description
제1도는 종래의 일반적인 NAND형 불휘발성 메모리 장치의 셀 레이아웃도이다.
제2도는 종래의 NAND형 불휘발성 메모리장치에 있어서 채널스톱 이온주입을 위한 레이아웃도이다.
제3도 내지 제4b도는 종래 일 방법에 의한 NAND형 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도로서, 제4a도 및 제4b도는 상기 제2도의 레이아웃도를 A-A' 및 B-B'선을 각각 잘라본 단면도이다.
제5도는 본 발명에 의한 NAND형 불휘발성 메모리장치의 셀 레이아웃도이다.
제6a도 및 제6b도는 본 발명의 바람직한 실시예에 의한 NAND형 불휘발성 메모리장치를 도시한 단면도로서, 제6a도는 상기 제5도의 A-A'선을 잘라 본 단면도이고, 제6b도는 B-B'선을 잘라 본 단면도이다.
제7a도 내지 제7e도는 본 발명의 바람직한 일 실시예에 의한 NAND형 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 38 : 제1채널스톱 불순물층
40 : 필드산화막 42 : 게이트산화막
46 : 플로팅게이트 48 : 제2채널스톱 불순물층
50 : 유전체막 52 : 다결정실리콘
54 : 텅스텐 실리사이드 56,58 : 소오스/드레인
본 발명은 불휘발성 메모리장치 및 그 제조방법에 관한 것으로, 특히 활성영역간의 전기적인 소자분리 특성을 개선한 NAND형 불휘발성 메모리장치 및 그 제조방법에 관한 것이다.
최근 고집적 불휘발성 메모리(nonvolatile memory), 즉 플래쉬 메모리(flash memory)는, 자기 디스크를 대체할 수 있을 것으로 기대되고 있는데, 이는 작은 셀 크기와 빠른 억세스 타임(access time)등의 이점이 있기 때문이다.
불휘발성 메모리는, 일반적으로, 소오스, 드레인 및 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)로 이루어진 게이트전극으로 구성된 하나의 트랜지스터가 하나의 메모리 셀을 구성한다. 여기서, 플로팅 게이트는 데이타를 저장하는 역할을 행하고, 컨트롤 게이트는 이 플로팅 게이트를 제어하는 역할을 수행하며, 고압의 신호를 컨트롤 게이트 및 포켓 웰(pocket well)에 인가하여 데이타의 프로그램(program) 및 소거(erase)가 가능하도록 하는 특징을 가지고 있다.
불휘발성 메모리를 고집적화하기 위해서는 셀 크기를 작게 형성해야 하는데, 이는 셀의 한 쪽으로는 워드선의 폭과 간격을 줄여야 하는 문제와, 다른 한 쪽으로는 비트선간의 간격을 줄여야 하는 문제가 있다. 비트선간의 간격은 비트선과 같은 방향으로 형성되어 있는 활성영역의 폭과, 활성영역간의 이격거리에 의해 결정되어지며, 특히 전기적으로 비트선과 이웃한 비트선이 소자분리 되어있어야 하기때문에, 활성영역간의 이격거리를 작게하는 데에는 어려움이 있다.
이러한 문제를 해결하기 위하여, 비트선간의 소자분리 특성을 개선하여 활성영역간의 이격거리를 줄임으로써 셀 크기를 감소시키려는 많은 방법들이 제안되었다. 그 일례를 도면을 통해 설명하기로 한다.
제1도는 종래의 일 예에 따른 NAND형 불휘발성 메모리 셀의 레이아웃도이다.
제1도를 참조하면, 활성영역(110)에 의해 메모리 셀이 형성될 영역과 소자분리 영역이 결정되고, 상기 활성영역과 수직하게 워드선(word line)(120)과 선택선(select line)(130) 등이 형성되며, 워드선의 경우 셀마다 각 1개씩의 플로팅 게이트(floating gate)(참조부호 F)를 갖도록 구성되어 있고, 이 워드선은 복수개로 이루어진다. 각각의 활성영역은 콘택(contact)(150)을 통해 비트선(140)과 선택선(이 경우 스트링 선택선이라고 함)사이에 전기적으로 연결되도록 되어 있다.
제2도는 소자분리 특성을 개선하기 위한 NAND형 불휘발성 메모리 셀에 대한 레이아웃도이다(미국특허 번호:5,172,198, 발명자:Seiichi Aritome et al., 1992년 12월 15일, 제목:MOS Type Semiconductor Device), 빗금이 칠해진 부분을 제외한 부분이 소자분리 특성을 개선하기 위한 채널스톱 이온주입될 부분을 나타낸다.
제3도 내지 제4b도는 종래 일 방법에 의해 소자분리 특성을 개선하기 위한 NAND형 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도로서, 제4a도 및 제4b도는 상기 제2도의 레이아웃도를 A-A' 및 B-B'선을 각각 잘라본 단면도이다.
제2도 내지 제4b도를 참조하여 종래의 일 방법에 의한 소자분리 및 셀 형성방법을 설명하기로 한다.
제3도는 채널스톱으 위한 이온주입단계를 도시한 단면도이다.
구체적으로, P형 반도체기판(10)에 N형 및 P형의 불순물을 이온주입한 후, 고온확산에 의해 소정 깊이의 웰(well)을 형성하는 제1공정, 통상의 선택적 산화(Local Oxidation Silicon; LOCOS)에 의해 소자간 분리기능을 갖는 필드산화막을 형성하기 위하여, 상기 반도체기판상에 패드산화막(12)과 질화막(14)을 소정 두께로 적층하는 제2공정, 소정의 사진식각 공정을 사용하여 상기 비활성영역의 질화막을 식각하여 질화막패턴(14)을 형성하는 제3공정, 소자분리 특성을 강화하기 위해 상기 질화막 패턴(14)을 이온주입 마스크로 하여 상기 반도체기판에, 기판과 같은 도전형의 불순물, 예를 들어 보론(B)을 100keV의 에너지와 7×1012이온/cm2의 도우즈(dose)로 1차 이온주입하여 제1이온주입층(16)을 형성하는 제4공정, 상기 제2도의 채널스톱 이온주입을 위한 마스크(빗금이 칠해진 부분)를 사용하여 소자분리 영역의 중앙부분에 해당하는 부위만을 노출시키는 감광막패턴(18)을 형성하는 제5공정, 상기 감광막패턴을 이온주입 마스크로 하여 상기 반도체기판에 보론(B) 이온을 100keV의 에너지와 3×1013이온/cm2의 도우즈량으로 2차 이온주입하여 제2이온주입층(20)을 형성하는 제6공정으로 진행한다.
제4a도는 필드산화막(22)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 이 단계는 2차 이온주입 마스크로 사용된 상기 감광막패턴(제3도의 18)을 제거하는 제1공정, 상기 질화막패턴(제3도의 14)을 산화저지층으로 하여, 고온의 산화공정에 의해 반도체기판에 필드산화막(22)을 형성하는 공정 및 상기 질화막패턴을 제거하는 제3공정으로 진행된다.
상기 필드산화막(22) 형성공정을 통해, 전 단계에서 형성된 제1 및 제2이온주입층(16 및 20)의 불순물들이 활성화(activation)되어 각각 P형 및 고농도 P형(P+)의 불순물층(16 및 20)을 형성하게 된다.
제4a도에 도시된 바와 같이, 채널스톱 불순물층은 일차적으로 필드산화막(22)과 정합(align)되어 있는 제1불순물층(16)과, 필드산화막의 중앙부에서 감광막패턴(제3도의 18)에 의해 제한되어 이온주입된 제2불순물층(20)으로 구성되어 있다. 이 제2불순물층(20)은 제1불순물층(16)보다 높은 농도를 갖도록 되어 있어, 소자분리 특성과 필드 문턱전압(field threshold voltage; Vth)을 개선시킬 수 있게 된다.
그러나, 상기한 종래의 방법의 경우, 상기 제2도의 B-B' 절단면, 즉 비트선 콘택이 형성되는 영역에 대한 수직단면도인 제4b도를 보면, 채널스톱 이온주입을 위한 개구부가 형성되어 있지 않아, 제3도에서와 같이 제2불순물 이온주입 공정에 의한 추가 불순물 주입이 불가능하게 되어, 결국 제1불순물층(16)만이 형성되게 된다. 이것은 비트선 콘택이 형성되는 부분에 대한 소자분리 특성이 제1불순물층(16)에 의해서만 결정되는 것으로, 제4a도의 셀 어레이(cell array)에서와는 다른 채널스톱 형태를 갖게되며, 소자간 이격거리가 서브-마이크론(sub-micron)에 해당하는 고집적 불휘발성 메모리 셀에서는 적용하기 곤란한 문제점이 있다.
이 영역의 소자분리 특성을 개선하기 위해 제1불순물의 도우즈량을 증가시킬 경우, 최종 공정까지 여러 단계의 열처리 공정을 거치면서 채널스톱층 형성을 위해 주입된 불순물이 메모리 셀 트랜지스터의 채널영역까지 확산되기 때문에, 셀 트랜지스터의 실제 채널 폭(effective channel width)을 감소시켜, 셀 구동전류가 감소하고, 접합 브레이크다운 전압(juction breakdown voltage)이 감소하게 되는 문제가 발생한다.
따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 소자분리 특성을 개선할 수 있는 NAND형 불휘발성 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 NAND형 불휘발성 메모리장치를 제조하는데 있어서 그 적합한 제조방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위한 NAND형 불휘발성 메모리장치는, 제1도전형의 반도체기판; 상기 반도체기판의 비활성영역에 형성된 필드산화막; 상기 필드산화막 하부의 반도체기판에, 상기 필드산화막에 정합된 제1도전형의 제1불순물영역; 상기 필드산화막 하부의 반도체기판에 형성되며, 상기 제1불순물영역에 둘러싸인 제1도전형의 제2불순물영역; 및 상기 필드산화막의 좌,우의 반도체기판에 형성된 제2도전형의 소오스/드레인을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의한 불휘발성 메모리장치에 있어서, 상기 제1도전형의 불순물은 P형이고, 상기 제2도전형의 불순물은 N형인 것이 바람직하다.
본 발명의 바람직한 실시예에 있어서, 상기 필드산화막 상부의 홈의 크기는 상기 필드산화막이 크기보다 작은 것이 바람직하다.
본 발명의 바람직한 실시예에 있어서, 상기 제2불순물영역의 불순물 농도는 제1불순물영역의 농도보다 높은 것이 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위한 NAND형 불휘발성 메모리장치의 제조방법은, 제1도전형의 반도체기판 상에, 비활성영역의 상기 반도체기판을 노출시키는 물질층패턴을 형성하는 제1공정; 상기 반도체기판에 제1도전형의 불순물을 이온주입하여 제1채널스톱 불순물층을 형성하는 제2공정; 상기 반도체기판의 비활성영역에 필드산화막을 형성하는 제3공정; 상기 물질층패턴을 제거하는 제4공정; 상기 반도체기판 상에 게이트절연막을 개재한 플로팅 게이트층을 형성하는 제5공정; 및 상기 반도체기판에 제1도전형의 불순물을 이온주입하여 제2채널스톱 불순물층을 형성하는 제6공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의한 불휘발성 메모리장치의 제조방법에 있어서, 상기 제6공정 후에, 결과물 상에 유전체막을 형성하는 공정, 결과물 상에 워드선 및 컨트롤 게이트 형성을 위한 도전층을 형성하는 공정, 상기 도전층 상에 워드선 및 컨트롤 게이트 형성을 위한 감광막패턴을 형성하는 공정, 및 상기 도전층, 유전체막 및 플로팅 게이트층을 차례로 식각하는 공정을 더 구비하는 것이 바람직하다.
상기 제6공정은, 주입되는 불순물 이온이 상기 필드산화막을 투과할 수 있을 정도의 에너지로 주입되는 것이 바람직하다.
더욱 바람직하게는, 필드산화막의 두께가 4,000Å될 때 상기 이온주입 에너지는 130keV 정도이다.
본 발명에 따르면, 마스크공정을 추가하지 않고도 소자분리 특성을 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 제5도 내지 제7d도는 본 발명을 설명하기 위하여 도시된 도면들이다.
[레이아웃]
제5도는 본 발명에 의한 NAND형 불휘발성 메모리 셀의 레이아웃도이다.
제5도의 레이아웃도에 있어서, 실선으로 표시되며 세로방향으로 긴 영역은 반도체기판을 활성영역 및 비활성영역으로 한정하는 필드산화막을 형성하기 위한 마스크패턴(110)을, 일점쇄선으로 표시된 영역은 상기 필드산화막을 형성하기 위한 마스크패턴(110)에 직교하면서, 서로 나란하게 배열된 두 개의 전극층으로 구성된 단위 메모리 셀들을 포함하는 워드선을 형성하기 위한 마스크패턴(120)을, 이점쇄선으로 표시되며 상기 워드선을 형성하기 위한 마스크패턴(120)과 평행한 영역은 선택선을 형성하기 위한 마스크패턴(130)을, 점선으로 표시된 영역은 비트선을 형성하기 위한 마스크패턴(140)을, 상기 필드산화막 형성을 위한 마스크패턴(110)의 한쪽 연장선 끝에 X로 표시된 부분은 비트선 콘택을 형성하기 위한 마스크패턴(150)을 각각 나타낸다. 또한, 빗금으로 칠해진 영역은 플로팅 게이트를 형성하기 위한 마스크패턴(160)으로, 비트선과 동일한 방향으로 소자분리 영역의 내부에 개구부가 형성되며, 워드선 방향으로는 활성영역(110)의 폭보다 넓고, 워드선(120)과 선택선(130) 사이에 그 한쪽 끝을 갖게 되는 개구부(161)들과, 상기 선택선 사이의 내부로 제한되는 영역에서 소자분리 영역의 내부에서 개방되는 개구부(161')들로 이루어져 있다. 이때, 절단선 A-A'는 워드선 영역을 지나는 선을, B-B'는 비트선콘택이 형성된 영역을 지나는 선을 나타낸다.
[구조]
제6a도 및 제6b도는 본 발명의 일 실시예에 의한 NAND형 불휘발성 메모리 셀의 단면을 도시한 것으로서, 제6a도는 상기 제5도의 A-A'선을 잘라 본 단면도이고, 제6b도는 B-B'선을 잘라 본 단면도이다.
상기 단면도에서, 도면참조 부호 30은 반도체기판을, 38 및 48은 제1 및 제2채널스톱 불순물층을, 40은 필드산화막을, 42는 게이트산화막을, 46은 플로팅 게이트를, 50은 유전체막을, 52 및 54는 다결정실리콘 및 텅스텐 실리사이드로 구성된 워드선을, 56 및 58은 소오스/드레인을, 그리고 60은 필드산화막에 형성된 홈을 각각 나타낸다.
제6a도 및 제6b도를 참조하면, P형 반도체기판(30)의 비활성영역에, 그 상부에 소정의 홈(60)이 형성된 소자분리를 위한 필드산화막(40)이 형성되어 있고, 상기 필드산화막과 정합되고, 상기 필드산화막 아래의 반도체기판에, P형의 불순물로 도우프된 제1불순물영역(38)이 형성되어 있고, 상기 제1불순물영역에 둘러싸이며, P형의 불순물로 도우프된 제2불순물영역(48)이 상기 필드산화막 아래의 기판에 형성되어 있으며, N형의 불순물로 도우프된 소오스/드레인영역(56 및 58)이 상기 제1불순물영역(38)과 접속되어 형성되어 있다.
본 발명의 바람직한 실시예에 있어서, 상기 필드산화막 상부의 홈의 크기(S)는 필드산화막의 크기보다 작은 것이 바람직하다. 또한, 상기 제2불순물영역(48)의 불순물 농도는 제1불순물영역(38)의 농도보다 높은 것이 바람직하다.
본 발명에 의한 NAND형 불휘발성 메모리 셀 구조에 따르면, 비트선콘택이 형성되는 영역의 채널스톱 불순물층의 프로파일(profile)이 메모리 셀에서의 채널스톱 불순물층의 프로파일과 동일하게 형성되도록 함으로써, 소자분리 특성을 개선할 수 있게 된다.
[제조방법]
제7a도 내지 제7e도는 본 발명의 바람직한 일 실시예에 의한 NAND형 불휘발성 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제7a도는 활성영역 패턴을 형성하는 단계를 도시한 단면도이다.
이 단계는 구체적으로, 예컨대 P형의 반도체기판(30)에 통상의 웰형성을 위한 이온주입 공정을 사용하여 P형 웰을 형성하는 제1공정, 통상의 LOCOS에 의해 소자간 절연기능을 갖는 필드산화막을 형성하기 위한 활성패턴을 형성하기 위해, 반도체기판에 패드산화막(32)과 질화막(34)을 소정의 두께로 적층하는 제2공정, 상기 질화막 상에 감광물질을 도포한 후 사진식각하여 비활성영역의 질화막을 노출시키는 감광막패턴(36)을 형성하는 제3공정, 상기 감광막패턴을 식각마스크로 하여 상기 질화막을 패터닝하여 비활성영역의 반도체기판을 표면으로 노출시키는 활성영역 패턴을 형성하는 제4공정으로 진행된다.
제7b도는 제1불순물층(38) 및 필드산화막(40)을 형성하는 단계를 도시한 단면도이다.
이 단계는 구체적으로, 상기 감광막패턴을 제거하는 제1공정, 상기 질화막패턴(제7a도의 34)을 이온주입 마스크로 하여 기판과 동일한 도전형의 불순물을 반도체기판에 주입함으로써 채널스톱을 위한 제1불순물층(38)을 형성하는 제2공정, 고온의 산화공정에 의해 반도체기판의 비활성영역에 필드산화막(40)을 형성하는 제3공정 및 상기 질화막패턴을 제거하는 제4공정으로 진행된다.
제7c도는 플로팅 게이트(46) 및 제2불순물층(48)을 형성하는 단계를 도시한 단면도이다.
이 단계는 구체적으로, 필드산화막이 형성된 결과물의 전면에 얇은 열산화막을 침적하여 게이트산화막(42)을 형성하는 제1공정, 상기 게이트산화막 상에 다결정실리콘을 침적하는 제2공정, 상기 다결정실리콘층에 포클(POCL3)을 침적하여 저항을 낮추는 제3공정, 결과물 상에 감광물질을 도포한 후 사진식각하여 게이트전극 형성을 위한 감광막패턴(44)을 형성하는 제4공정, 상기 감광막패턴을 식각마스크로 하여 상기 다결정실리콘층을 패터닝하여 플로팅 게이트전극(46)을 형성하는 제5공정, 및 상기 감광막패턴 및 게이트전극을 이온주입 마스크로 하여 반도체기판에 제2채널스톱을 위한 이온주입을 진행하여 제2불순물층(48)을 형성하는 제6공정으로 진행된다.
이때, 상기 채널스톱을 위한 제2불순물층(48)은 상기 필드산화막(40)을 투과할 수 있도록 주입에너지가 조절되는 것이 바람직하다. 더욱 바람직하게는, 상기 필드산화막의 두께가 4,000Å정도일 때, 상기 이온주입은, 예컨대 보론(B) 이온을 130keV의 에너지로 주입한다. 또한, 채널스톱을 위한 제2불순물층은, 상기 플로팅게이트(46)가 개방된 영역에만 불순물이 이온주입되어 형성되고, 상기 제1채널스톱 불순물층(38)보다 작은 폭을 갖게 된다.
종래의 비트선콘택 부위에 대한 수직단면도인 제4b도에서는, 제2채널스톱 이온주입 공정후에도 필드산화막의 아래에는 제1채널스톱 불순물층(16)만이 존재하게 되나, 본 발명의 일 실시예에 의하면, 비트선콘택에 이웃한 필드산화막(40)의 아래에 제1채널스톱 불순물층(38)과, 기존 공정의 플로팅게이트 패턴을 수정함으로써 추가 마스크를 사용하지 않고도 제2채널스톱 불순물층(48)이 형성된다.
제7d도 및 제7e도는 워드선, 컨트롤 게이트 및 소오스/드레인을 형성하는 단계를 도시한 단면도로서, 제7d도는 상기 제5도의 A-A'선을, 제7e도는 B-B'선을 각각 잘라본 단면도이다.
이 단계는 구체적으로, 플로팅 게이트(46)와 워드선(52)을 절연시켜 주면서, 소정의 정전용량을 갖도록 산화막, 질화막 또는 산화막과 질화막의 복합막으로 구성된 유전체막(50)을 형성하는 제1공정, 상기 유전체막 상에 다결정실리콘(52) 및 텅스텐 실리사이드(WSix)(54)를 적층하는 제2공정, 결과물 상에 메모리 셀의 워드선 및 컨트롤 게이트 형성을 위한 감광막패턴(도시되지 않음)을 형성하는 제3공정, 상기 감광막패턴을 식각마스크로 하여 상기 워드선(52+54), 유전체막(50) 및 플로팅 게이트(46)를 차례로 식각하는 제4공정, 및 결과물 상에 메모리 셀 트랜지스터의 소오스/드레인을 형성하기 위한 사진공정을 진행한 후, N형의 불순물을 기판에 주입하여 소오스(56) 및 드레인(58)을 형성하는 제5공정으로 진행된다.
이미 플로팅게이트 형성 공정에서 필드산화막 상부의 플로팅 게이트층이 식각된 상태에서, 연속적으로 텅스텐 실리사이드층(54)/다결정실리콘층(52)/유전체막(50)/플로팅 게이트층(46)에 대한 식각공정이 진행된다. 이때, 플로팅 게이트(46) 위의 유전체막(50)을 완전히 제거하기 위해 통상적으로 유전체막 식각은 플로팅 게이트(46)의 두께만큼 식각하여 주므로, 노출된 필드산화막 영역은 소정의 깊이만큼 식각되어 다른 부분보다 얇아지게 된다. 이 때, 얇아지는 필드산화막 영역은 플로팅 게이트 패턴형성 공정시 플로팅 게이트가 개방되었던 영역으로서, 상기 공정중 이온주입된 불순물층(48)은 이 공정에서 필드산화막에 부분적으로 형성된 홈(제7e도의 60)에 자기정합(self align)되어 있는 상태가 된다.
제7d도 및 제7e도에 도시된 바와 같이, 비트선 콘택에 이웃한 필드산화막의 아래에 제1채널스톱 불순물층(38)과 제2채널스톱 불순물층(48)이 형성되어 있음을 보여준다.
본 발명의 NAND형 불휘발성 메모리장치의 제조방법에 따르면, 채널스톱을 위한 제2불순물이온 주입공정을 필드산화막 형성 이후에 진행함으로써, 필드산화막 형성시 고온에 의한 불순물 확산을 감소시켜 소자분리 특성을 개선할 수 있으며, 제2채널스톱 불순물층 형성시 종래의 감광막패턴을 이용하는 대신 기존 공정의 플로팅 게이트 패턴을 수정함으로써 추가 마스크를 사용하지 않고도 가능하게 된다.
상술한 바와 같이 본 발명에 의한 NAND형 불휘발성 메모리장치 및 그 제조방법에 따르면, 첫째, 비트선콘택이 형성되는 영역의 채널스톱 불순물층의 프로파일이 메모리 셀에서의 채널스톱 불순물층의 프로파일과 동일하게 형성되도록 함으로써 소자분리 특성을 개선할 수 있으며, 둘째, 제2채널스톱 불순물층을 필드산화막 형성후에 진행하여 고온에 의한 불순물 확산을 감소시킬 수 있으며, 셋째, 제2채널스톱 불순물층 형성을 위해 플로팅 게이트 패턴을 수정함으로써, 마스크의 수 및 사진공정을 줄일 수 있는 이점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (8)
- 제1도전형의 반도체기판; 상기 반도체기판의 비활성영역에 형성된 필드산화막; 상기 필드산화막에 정합되어, 상기 필드산화막 하부의 반도체기판에 형성된 제1도전형의 제1불순물영역; 상기 필드산화막 하부의 반도체기판에 형성되며, 상기 제1불순물영역에 둘러싸인 제1도전형의 제2불순물영역; 및 상기 필드산화막의 좌,우의 반도체기판에 형성된 제2도전형의 소오스/드레인을 포함하는 것을 특징으로 하는 NAND형 불휘발성 메모리장치.
- 제1항에 있어서, 상기 제1도전형의 불순물은 P형이고, 상기 제2도전형의 불순물은 N형임을 특징으로 하는 NAND형 불휘발성 메모리장치.
- 제1항에 있어서, 상기 필드산화막 상부의 홈의 크기는 필드산화막의 크기보다 작은 것을 특징으로 하는 NAND형 불휘발성 메모리장치.
- 제1항에 있어서, 상기 제2불순물영역의 불순물 농도는 제1불순물영역의 불순물 농도보다 높은 것을 특징으로 하는 NAND형 불휘발성 메모리장치.
- 제1도전형의 반도체기판 상에, 비활성영역의 상기 반도체기판을 노출시키는 물질층패턴을 형성하는 제1공정; 상기 반도체기판에 제1도전형의 불순물을 이온주입하여 제1채널스톱 불순물층을 형성하는 제2공정; 반도체기판을 산화시켜 필드산화막을 형성하는 제3공정; 상기 물질층패턴을 제거하는 제4공정; 상기 반도체기판 상에 게이트절연막을 개재한 플로팅 게이트층을 형성하는 제5공정; 및 상기 반도체기판에 제1도전형의 불순물을 이온주입하여 제2채널스톱 불순물층을 형성하는 제6공정을 포함하는 것을 특징으로 하는 NAND형 불휘발성 메모리장치의 제조방법.
- 제5항에 있어서, 상기 제6공정 후에, 결과물 상에 유전체막을 형성하는 공정, 결과물 상에 워드선 및 컨트롤 게이트 형성을 위한 도전층을 형성하는 공정, 상기 도전층 상에 워드선 및 컨트롤 게이트 형성을 위한 감광막패턴을 형성하는 공정, 및 상기 도전층, 유전체막 및 플로팅 게이트층을 차례로 식각하는 공정을 더 구비하는 것을 특징으로 NAND형 불휘발성 메모리장치의 제조방법.
- 제5항에 있어서, 상기 제6공정은, 주입되는 불순물 이온이 상기 필드산화막을 투과할 수 있을 정도의 에너지로 주입되는 것을 특징으로 하는 NAND형 불휘발성 메모리장치의 제조방법.
- 제8항에 있어서, 상기 이온주입 에너지는 필드산화막의 두께가 4,000Å정도일 때 130keV 정도인 것을 특징으로 하는 NAND형 불휘발성 메모리장치의 제조방법.
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| KR1019950016159A KR0155829B1 (ko) | 1995-06-17 | 1995-06-17 | Nand형 불휘발성 메모리장치 및 그 제조방법 |
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