JP4330810B2 - ノア型マスクロム素子のセルアレイ領域及びその形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、特にノア型マスクロム素子のセルアレイ領域及びその形成方法に関する。
【0002】
【従来の技術】
半導体記憶素子のうちでマスクロムは、メモリセルに一度プログラムされた情報は消去できない特徴をもつ。さらに、マスクロムは特定セルに新しい情報を貯蔵できない。このようなマスクロムはフラッシュメモリ素子に比べて製造工程が比較的簡単であり、使用者の所望のコードが保存されたマスクロムを短い時間で製造できる。マスクロムをプログラムする方法は、その製造工程の途中で所望のセルのチャンネル領域に選択的に不純物を注入して所望のセルのしきい値電圧を変化させることである。
【0003】
図1は従来のノア型マスクロムのセルアレイ領域の一部分を示す平面図である。
図1を参照すれば、半導体基板に埋め込まれたN+層より構成された複数の副ビットラインSBL1、SBL2、SBL3、SBL4...が並んで配置されている。前記副ビットラインを横切る複数のワードラインWL1、WL2、WL3...が並んで配列される。そして、前記副ビットラインSBL1、SBL2、SBL3、SBL4...と並んで複数のビットラインBL1、BL2...が形成されている。前記ビットラインBL1、BL2...は選択トランジスタ(図示せず)を通じて前記副ビットラインと連結され、外部の電気的信号を伝達する。特に、前記副ビットラインSBL1、SBL2、SBL3、SBL4...はメモリセルトランジスタのソース/ドレインの役割を果たす。前記ワードラインの下部に位置する副ビットラインSBL1、SBL2、SBL3、SBL4...間の領域はチャンネル領域として使われる。そして、前記ワードラインWL1、WL2、WL3...は前記ソース/ドレイン領域及びチャンネル領域上に形成されてゲート電極の役割を果たす。
【0004】
図2A、図3A、図4Aは、図1のAA’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図であり、図2B、図3B、図4Bは図1のBB’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図である。
【0005】
図2A及び図2Bを参照すれば、まず半導体基板11にPウェル領域13を形成する。前記Pウェル領域13の表面に犠牲酸化層15を形成し、前記犠牲酸化層15の上に図1の副ビットラインが描かれたフォトマスクを使用して第1フォトレジストパターン17を形成する。前記第1フォトレジストパターン17をイオン注入マスクとして使用し、前記Pウェル領域13の表面にN型の不純物19、例えばヒ素(As)イオンを注入することにより、並んだ複数のN型不純物領域21を形成する。
【0006】
図3A及び図3Bを参照すれば、前記第1フォトレジストパターン17及び前記犠牲酸化層15を除去してPウェル領域13及びPウェル領域13の表面に形成された複数のN型不純物領域21を露出させる。その結果物の表面にゲート酸化層23、例えば熱酸化層を形成する。これにより、前記N型不純物領域21内の不純物はアクティブになって、並んだ複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4が形成される。この時、各埋め込みN+層SBL1、SBL2、SBL3、SBL4の端には前記N型不純物領域21内の不純物がゲート酸化層23及びPウェル領域13間の界面にそって広がったテール(TL)が形成される。これは、N型不純物領域21が露出した状態でゲート酸化層23、すなわち熱酸化層を形成する時、N型不純物領域21内の不純物がPウェル領域13のバルク領域に拡散する速度よりPウェル領域13の表面にそって拡散する速度が速いためである。このような現象を酸化促進拡散効果という。これにより、前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4間の間隔が初期のN型不純物領域21間の間隔より一層狭くなる。結果的に、セルトランジスタのソース/ドレイン領域の役割を果たす埋め込みN+層SBL1、SBL2、SBL3、SBL4間の間隔が狭まり、セルトランジスタの有効チャンネル長さだけではなく素子分離領域の幅もまた減少する問題点が生じる。
【0007】
さらに、前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4はセルトランジスタの共通ソースライン及び共通ドレインラインの役割を果たす。従って、前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4は可能な限り高い濃度でドーピングしてその抵抗を減少させることが望ましい。しかし、前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4の不純物濃度が高いほど前記テール(TL)の長さが長くなるので、セルトランジスタの有効チャンネル長さはより一層短くなる。
【0008】
さらに、前記ゲート酸化層23を形成するための熱酸化工程の初期にN型不純物領域21内の不純物、すなわちヒ素イオンが外向拡散する現象が生じる。これにより、Pウェル領域13の表面及び周辺回路領域(図示せず)の基板表面に前記外向拡散したN型不純物が再び注入され、基板表面の不純物濃度が局部的に変化しうる。基板表面の不純物濃度が不均一ならば、モストランジスタのしきい値電圧のような電気的特性もやはり不均一で、回路の誤動作が誘発されうる。
【0009】
続いて、前記ゲート酸化層23上に第1導電層、例えばドーピングされたポリシリコン層を形成する。前記第1導電層23をパターニングして前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4を横切る複数のワードライン(WL2)25を形成する。次に、前記複数のワードライン25が形成された半導体基板の上に図1のプログラムマスク(P)を使用して、所望のセルを開口させる第2フォトレジストパターン26を形成する。前記第2フォトレジストパターン26をイオン注入マスクとして使用し、前記所望のセルのチャンネル領域に選択的にP型不純物27、例えばボロン(B)イオンを注入する。これにより、前記所望のセルのチャンネル濃度は初期のチャンネル濃度より高まるので、所望のセルのしきい値電圧が増加する。結果的に、前記所望のセルはプログラムされる。
【0010】
図4A及び図4Bを参照すれば、前記第2フォトレジストパターン26を除去する。前記第2フォトレジストパターン26が除去された半導体基板の全面に層間絶縁層28を形成する。前記層間絶縁層28をパターニングして、前記複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4のうち所定領域を露出させるビットラインコンタクトホールを(図示せず)形成する。前記ビットラインコンタクトホールが形成された半導体基板11の全面に第2導電層、例えば金属層を形成する。前記第2導電層をパターニングして、前記複数のワードライン25を横切る複数のビットラインBL1、BL2を形成する。第1及び第2ビットラインBL1、BL2は各々前記ビットラインコンタクトホールを通じて埋め込みN+層SBL1、SBL2、SBL3、SBL4と電気的に連結する。
【0011】
前述のように従来の技術によれば、半導体基板の表面に複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4を形成する時に、テール(TL)が発生する。これにより、複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4間の間隔が後続の熱工程により一層狭くなり、複数の埋め込みN+層SBL1、SBL2、SBL3、SBL4から外向拡散した不純物がセル領域内のPウェル領域及び周辺回路領域の半導体基板11の表面に再注入される。結果的に、セルトランジスタのパンチスルー現象に対する余裕度が減少するだけではなく、セルトランジスタの素子分離特性が低下し、セルアレイ領域が占める面積を減少させるのが困難である。これにより、従来の技術は集積的マスクロムを具現するのに不適合である。さらに、プログラムされないセルトランジスタのチャンネル領域の表面濃度だけではなく、周辺回路領域に形成されるモストランジスタのチャンネル領域の表面濃度が不均一であり、マスクロムの誤動作が誘発されうる。
【0012】
【発明が解決しようとする課題】
本発明の目的は、セルトランジスタのパンチスルーの余裕度を増加させると共に、セルトランジスタ間の素子分離特性を改善できるノア型マスクロム素子のセルアレイ領域を提供することにある。
本発明の他の目的は、セルトランジスタのパンチスルー余裕度及びセルトランジスタ間の素子分離特性を改善できることはもちろん、均一した特性をもつセルトランジスタ及び周辺回路トランジスタを具現できるノア型マスクロム素子のセルアレイ領域の形成方法を提供することにある。
【0013】
【課題を解決するための手段】
前記目的を達成するために本発明のノア型マスクロム素子のセルアレイ領域は、半導体基板の上に並んで形成された複数のワードラインと、前記複数のワードラインと直交する複数の副ビットラインと、前記複数のワードライン及び前記複数の副ビットラインにより露出する半導体基板に形成された複数のトレンチ領域と、前記副ビットラインと電気的に連結されたビットラインとを含む。ここで、前記半導体基板はPウェル領域が形成された半導体基板かP型半導体基板であることが望ましい。さらに、前記半導体基板はシリコン基板であることが望ましい。
【0014】
前記複数のワードライン及び前記半導体基板間にゲート絶縁層が介在し、前記各ワードライン上にキャッピング層パターンが積層される。前記各ワードライン及びその上に積層されたキャッピング層パターンはワードラインパターンを構成する。さらに、前記各ワードラインパターンの側壁には絶縁層よりなるスペーサが形成される。従って、前記各ワードラインはキャッピング層パターン及びスペーサにより絶縁される。
【0015】
前記各副ビットラインは前記複数のワードラインパターンの上部を過ぎ、複数のワードライン間の半導体基板と接触する。前記各副ビットラインと接触する半導体基板の表面にセルトランジスタのソース領域またはドレイン領域が形成される。前記ソース領域及びドレイン領域は半導体基板と別の導電型の不純物、例えばN型の不純物でドーピングされる。
【0016】
前記各副ビットライン上にもやはりキャッピング層パターンが積層され、前記各ソースライン上にもキャッピング層パターンが積層される。前記各副ビットライン及びその上に積層されたキャッピング層パターンは副ビットラインパターンを構成する。
【0017】
前記トレンチ領域の側壁及び底に前記半導体基板と同一の導電型の不純物でドーピングされたフィールドチャンネル阻止層をさらに備えることが望ましい。
前記副ビットライン間の半導体基板の表面のうち前記複数のワードラインが形成された半導体基板の表面は各セルトランジスタのチャンネル領域に該当する。複数のセルトランジスタのうち少なくとも一つのプログラムされたセルトランジスタのチャンネル領域は、半導体基板より高い不純物濃度をもつ。前記ビットラインは副ビットライン上部を過ぎ、副ビットラインと並んで配列される。
【0018】
前記他の目的を達成するために本発明ではまず半導体基板の上に複数のワードラインパターンを並ぶように形成する。前記複数のワードラインパターン間の半導体基板を露出させた後、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する。前記複数のワードラインパターン及び複数の副ビットラインパターンにより露出する半導体基板を蝕刻して複数のトレンチ領域を形成する。前記複数のトレンチ領域が形成された半導体基板の全面に層間絶縁層を形成する。前記層間絶縁層をパターニングし、前記各副ビットラインパターンを構成する副ビットラインと連結する活性領域を露出させるビットラインコンタクトホールを形成する。前記各ビットラインコンタクトホールを通じて副ビットラインと電気的に連結したビットラインを形成する。前記ビットラインは副ビットラインと並ぶように形成する。
【0019】
前記複数のワードラインパターンを形成する段階は、前記半導体基板の上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を順次にパターニングする段階とを含む。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成し、従って前記各ワードラインパターンは導電層パターンよりなるワードライン及びその上に積層されたキャッピング層パターンより構成される。
【0020】
前記複数の副ビットラインパターンを形成する段階は、前記複数のワードラインパターンの側壁に絶縁層、例えば高温酸化層(HTO)よりなるスペーサを形成する段階と、前記複数のワードラインパターン間の半導体基板の上に残存するゲート絶縁層を除去して複数のワードラインパターン間の半導体基板を露出させる段階と、その結果物の全面に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を連続的にパターニングして、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する段階とを含む。前記各副ビットラインパターンは導電層パターンよりなる副ビットライン及びその上に積層されたキャッピング層パターンより構成される。前記導電層は半導体基板と別の導電型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。さらに、前記キャッピング層は前記複数のワードラインパターンを形成するのに使われたキャッピング層と同一の物質層より形成することが望ましい。
【0021】
前記スペーサを形成する段階前に、前記複数のワードラインパターン間の半導体基板の表面に半導体基板と別の導電型の不純物領域を形成する段階をさらに含むこともできる。前記不純物領域は、製造過程中に前記副ビットラインを構成する導電層内の不純物がオートドーピングすることにより形成されることもある。前記不純物領域は1018/cm3以上の高濃度でドーピングすることが望ましい。
【0022】
前記複数のトレンチ領域は、前記複数のワードラインパターンを構成するキャッピング層パターン、前記複数のワードラインパターンの側壁に形成されたスペーサ、前記複数の副ビットラインパターンを構成するキャッピング層パターンを自己整列蝕刻マスクとして使用して半導体基板を蝕刻することにより形成する。前記複数のトレンチ領域は前記不純物領域の深さより深く形成せねばならない。
【0023】
前記複数のトレンチ領域が形成された半導体基板の表面に前記半導体基板と同一の導電型の不純物を注入して、前記複数のトレンチ領域の側壁及び底にフィールドチャンネル阻止層を形成することが望ましい。
前述のように本発明によれば、複数のワードラインを形成した後で副ビットラインを形成することにより、セルトランジスタのソース領域及びドレイン領域に加えられる熱工程時間を従来技術に比べて顕著に減少させることができる。これにより、セルトランジスタのパンチスルー余裕度を向上させられるので集積的マスクロム素子を具現できる。さらに、ソース領域及びドレイン領域間にトレンチ領域を形成することによりソース領域及びドレイン領域間の素子分離特性を向上させることができる。
【0024】
【発明の実施の形態】
まず、本発明の一実施例によるノア型マスクロム素子のセルアレイ領域を説明する。
図5は本実施例によるによるノア型マスクロム素子のセルアレイ領域の平面図であり、図6A及び図6Bはそれぞれ図5のAA’線及びBB’線による断面図であり、図7は本実施例によるマスクロム素子のセルアレイ領域の等価回路図である。
【0025】
具体的には、シリコン基板のような半導体基板51の表面に第1導電型のウェル領域55p、例えばPウェル領域が形成される。前記第1導電型のウェル領域55p上にゲート絶縁層57が形成され、前記ゲート絶縁層57上に複数のワードラインWL1’、WL2’、WL3’...が並んで配列される。前記各ワードライン上にはキャッピング層パターン61が積層される。前記キャッピング層パターン61は絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層(SiON)、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかであることが望ましい。前記各ワードライン及びその上に積層されたキャッピング層パターン61はワードラインパターン63wを構成する。前記各ワードラインパターン63wの側壁には絶縁層、例えば高温酸化層のようなシリコン酸化層よりなるスペーサ(図示せず)が形成される。これにより、前記各ワードラインはキャッピング層パターン61及びスペーサにより覆われる。
【0026】
前記複数のワードラインパターン63wの上部に複数の副ビットラインSBL1、SBL2、SBL3、SBL4...が並んで配列される。前記複数の副ビットラインSBL1、SBL2、SBL3、SBL4...は前記複数のワードラインパターン63wを横切る。前記副ビットラインSBL1、SBL2、SBL3、SBL4...はセルトランジスタのソースラインかドレインラインの役割を果たす。
【0027】
前記副ビットラインSBL1、SBL2、SBL3、SBL4...は前記複数のワードラインWL1’、WL2’、WL3’、...間の半導体基板、すなわちPウェル領域55pと接触する。前記副ビットラインSBL1、SBL2、SBL3、SBL4...と接触するPウェル領域55pの表面にはN型の不純物領域65、望ましくは1018/cm3以上の濃度でドーピングされたN型の不純物領域が形成される。
【0028】
前記複数の副ビットラインSBL1、SBL2、SBL3、SBL4...間の領域のうち前記複数のワードラインパターン63w間のPウェル領域55pに複数のトレンチ領域(T)が形成される。前記複数のトレンチ領域(T)は前記N型の不純物領域65より深くなければならない。前記各トレンチ領域(T)の側壁及び底にP型の不純物でドーピングされたフィールドチャンネル阻止層75をさらに備えることもできる。前記フィールドチャンネル阻止層75は互いに隣り合ったソース領域及びドレイン領域間の素子分離特性を向上させる。
【0029】
結果的に、前記副ビットラインSBL1、SBL2、SBL3、SBL4...と接触するPウェル領域55pの表面に形成されたN型の不純物領域65はセルトランジスタのソース領域かドレイン領域に該当する。そして、前記副ビットラインSBL1、SBL2、SBL3、SBL4...間の半導体基板の表面のうち前記ワードラインパターンの下部の半導体基板の表面領域はセルトランジスタのチャンネル領域に該当する。
【0030】
前記複数のワードラインWL1’、WL2’、WL3’...及び複数の副ビットラインSBL1、SBL2、SBL3、SBL4...上に前記複数のトレンチ領域(T)を充填する層間絶縁層87が形成される。前記層間絶縁層87上には前記複数の副ビットラインSBL1、SBL2、SBL3、SBL4...と並んだ複数のビットラインBL1’、BL2’...が配列される。一つのビットラインは図7に図示されたように二つの副ビットラインを共有し、選択トランジスタBSO1、BSO2、BSE1、BSE2により一つの副ビットラインに電気的に連結する。例えば、第1ビットラインBL1’は前記層間絶縁層87の所定領域を貫通するビットラインコンタクトホール41と選択トランジスタBSO1、BSO2を第1副ビットラインSBL1または第3副ビットラインSBL3と連結する。これと同様に、第2ビットラインBL2’もやはり前記層間絶縁層87の所定領域を貫通するビットラインコンタクトホール43と選択トランジスタBSE1、BSE2を通じて第2副ビットラインSBL2か第4副ビットラインSBL4と連結する。図7にて、BO1、BO2、BE1、BE2は選択ラインを示し、S.A.はセンス増幅器を示し、VGはトランジスタ(Q2)に印加される制御信号を示す。
【0031】
次に、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明する。
図8Aから図14A及び図8Bから図14Bは、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。各図面において、参照符号「CA」及び「PC」で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。さらに、図8Aから図14Aのセルアレイ領域は図5のAA’線による断面図であり、図8Bから図14Bは図5のBB’線による断面図である。
【0032】
図8A及び図8Bを参照すれば、シリコン基板のような半導体基板51の所定領域に活性領域を限定する素子分離層53を形成する。前記素子分離層53はいままでよく知られたロコス工程またはトレンチ素子分離工程を利用して形成する。
前記素子分離層53が形成された半導体基板の前領域、すなわちセルアレイ領域(CA)全体及び周辺回路領域(PC)全体にP型不純物を注入してPウェル領域55pを形成する。加えて、前記Pウェル領域55p周辺の半導体基板51の表面にはN型の不純物を注入してNウェル領域55nを形成する。この時、前記素子分離層53下の半導体基板51に形成されるPウェル領域55pまたはNウェル領域55nは活性領域下の半導体基板に形成されるPウェル領域55pまたはNウェル領域55nより浅く形成され、フィールドチャンネル阻止層の役割を果たす。前記Pウェル領域55p及びNウェル領域55nが形成された半導体基板の活性領域の表面にセルトランジスタ及び周辺回路のモストランジスタのしきい値電圧を調節するための不純物を追加して注入することもできる。
【0033】
前記活性領域上にゲート絶縁層57、例えば熱酸化層を形成する。前記ゲート絶縁層57が形成された半導体基板51の全面に導電層及びキャッピング層を順番に形成する。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成する。前記金属ポリサイド層はドーピングされたポリシリコン層及び耐火性金属を含有する金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層は写真工程時に乱反射を最小化させることができる絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層(SiON)、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかより形成することが望ましい。
【0034】
前記キャッピング層及び導電層を順次にパターニングすることにより、セルアレイ領域(CA)に複数のワードラインパターン63wを並んで形成すると同時に、周辺回路領域(PC)にゲートパターン63n、63pを形成する。前記各ワードラインパターン63wは導電層パターンよりなるワードライン(図5のWL1’、WL2’、またはWL3’)及びその上に積層されたキャッピング層パターン61より構成される。さらに、前記各ゲートパターン(63nまたは63p)もやはり導電層パターンよりなるゲート電極(59nまたは59p)及びその上に積層されたキャッピング層パターン61より構成される。ここで、ゲート電極59nは周辺回路領域(PC)のPウェル領域55pの上部に形成され、NMOSトランジスタのゲート電極の役割を果たす。これと同様に、ゲート電極59pは周辺回路領域(PC)のNウェル領域55nの上部に形成され、PMOSトランジスタのゲート電極の役割を果たす。
【0035】
前記複数のワードラインパターン63wをイオン注入マスクとして使用し前記セルアレイ領域(CA)に選択的にN型の不純物を注入することにより、複数のワードラインパターン63w間の半導体基板の表面にN型の不純物領域65を形成する。前記N型の不純物領域65は1018/cm3以上の高濃度でドーピングすることが望ましい。
【0036】
図9A及び図9Bを参照すれば、前記周辺回路領域(PC)のPウェル領域55pに選択的にN型の不純物、例えばリンイオンを注入して、前記ゲートパターン63nの両側の活性領域にN型のLDD領域67を形成する。前記N型のLDD領域67が形成された半導体基板の全面に絶縁層69、例えば高温酸化層(HTO)を形成する。
【0037】
図10A及び図10Bを参照すれば、前記セルアレイ領域(CA)内の絶縁層69を選択的に異方性蝕刻して、各ワードラインパターン63wの側壁にスペーサ69cを形成する。これにより、各ワードラインWL1’、WL2’、WL3’は前記スペーサ69c及びキャッピング層パターン61により覆われる。引続き、前記セルアレイ領域(CA)に選択的にセルトランジスタのしきい値電圧を調節するためのP型の不純物71、例えばボロンイオンを注入する。セルトランジスタのしきい値電圧は0ボルトから2ボルト間の値に調節することが望ましい。前記P型の不純物71を注入するイオン注入工程は、前記P型の不純物71がワードラインパターン63wを貫通するように適切なエネルギーで実施する。次いで、前記複数のワードラインパターン63w間に残存するゲート絶縁層57または自然酸化膜を除去してN型不純物領域65を露出させる。
【0038】
図11A及び図11Bを参照すれば、前記N型不純物領域65が露出した半導体基板の全面に導電層及びキャッピング層を順番に形成する。前記導電層はN型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。前記金属ポリサイド層はN型の不純物でドーピングされたポリシリコン層及び金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層はシリコン窒化層、シリコンオキシナイトライド層、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかと共に反射防止層の機能をもつ絶縁層より形成することが望ましい。
【0039】
一方、図8A及び図8BにてN型不純物領域65を形成しなくても、前記導電層を構成するN型のポリシリコン層内の不純物が後続熱工程によりPウェル領域55pに広がり、前記N型不純物領域65に対応する不純物領域が形成されうる。この時、前記N型不純物領域65の不純物濃度はオートドーピングにより1018/cm3以上の濃度を維持するが望ましい。
【0040】
前記キャッピング層及び導電層を順次にパターニングして前記複数のワードラインパターン63wを横切る複数の副ビットラインSBL1’、SBL2’、SBL3’、SBL4’を並んで形成すると共に、各副ビットラインSBL1’、SBL2’、SBL3’、SBL4’上にキャッピング層パターン73を形成する。
【0041】
引続き、前記複数の副ビットラインSBL1’、SBL2’、SBL3’、SBL4’間に露出するPウェル領域55pを蝕刻して複数のトレンチ領域(T)を形成する。この時、前記複数のトレンチ領域(T)はN型の不純物領域65より深く形成せねばならない。ここで、各副ビットラインSBL1’、SBL2’、SBL3’、SBL4’と接触するN型の不純物領域65はセルトランジスタのソース領域またはドレイン領域の役割を果たす。
【0042】
図12A及び図12Bを参照すれば、前記複数のトレンチ領域(T)が形成された半導体基板の全面にP型不純物を注入して、各トレンチ領域(T)の側壁及び底にPウェル領域55pの不純物濃度より濃度が高いフィールドチャンネル阻止層75を形成する。この時、前記P型不純物は半導体基板の表面に垂直な層に対し所定の角度、例えば7゜ほどで注入し、各トレンチ領域(T)の底だけではなく側壁も均一にドーピングすることが望ましい。前記フィールドチャンネル阻止層75を形成する工程は省略することもできる。前記フィールドチャンネル阻止層75が形成された半導体基板を熱酸化して、前記各トレンチ領域(T)の側壁及び底に熱酸化層77を形成する。前記熱酸化層77は各トレンチ領域(T)に加えた蝕刻損傷を治癒するために形成される。この時、副ビットラインSBL1’、SBL2’、SBL3’、SBL4’の側壁にも熱酸化層77が形成される。
【0043】
図13A及び図13Bを参照すれば、前記周辺回路領域(PC)のPウェル領域55p上部に形成された絶縁層69を選択的に異方性蝕刻し、ゲートパターン63nの側壁にスペーサ69nを形成する。引続き、前記周辺回路領域(PC)のPウェル領域55pに前記ゲートパターン63n、スペーサ69n及び素子分離層53をイオン注入マスクとして使用し、N型の不純物、例えばヒ素(As)イオンを注入してゲートパターン63nの両側の活性領域にN型の高濃度ソース/ドレイン領域79を形成する。この時、スペーサ69nの下部のPウェル領域55pの表面にはN型のLDD領域67が残存する。前記N型のLDD領域67及びN型の高濃度ソース/ドレイン領域79はNMOSトランジスタのソース/ドレイン領域81nを構成する。
【0044】
次に、前記周辺回路領域(PC)のNウェル領域55nの上部に形成された絶縁層69を選択的に異方性蝕刻し、ゲートパターン63pの側壁にスペーサ69pを形成する。引続き、前記周辺回路領域(PC)のNウェル領域55nに前記ゲートパターン63p、スペーサ69p及び素子分離層53をイオン注入マスクとして使用し、P型の不純物、例えばボロン(B)イオンを注入してゲートパターン63pの両側の活性領域にPMOSトランジスタのソース/ドレイン領域83pを形成する。
【0045】
図14A及び図14Bを参照すれば、セルアレイ領域(CA)内の所望のセルトランジスタのチャンネル領域に選択的にP型不純物を注入して蓄積層85を形成する。もう少し具体的には、前記周辺回路領域(PC)のNMOSトランジスタ及びPMOSトランジスタのソース/ドレイン領域81n、81pが形成された半導体基板の全面に図5のプログラムマスク(P’)を使用してプログラムしようとするセルトランジスタのチャンネル領域の上部を開口させるフォトレジストパターン(図示せず)を形成する。前記プログラム用フォトレジストパターンをイオン注入マスクとして使用し、P型不純物、例えばボロン(B)イオンを注入し、第1副ビットラインSBL1’及び第2副ビットラインSBL2’間のPウェル領域55pのうち第2ワードラインWL2’下部のPウェル領域55pの表面に蓄積層85を形成する。これにより、前記プログラムされたセルトランジスタはプログラムされないセルトランジスタより高いしきい値電圧、例えば3.5ボルト以上のしきい値電圧を示す。
【0046】
前記蓄積層85が形成された半導体基板の全面に層間絶縁層87を形成する。前記層間絶縁層87をパターニングし、前記各副ビットラインと連結する活性領域を露出させるビットラインコンタクトホール(図示せず)を形成する。前記層間絶縁層87上に各ビットラインコンタクトホールを充填する導電層、例えば金属層を形成する。前記導電層をパターニングして層間絶縁層87上に複数のビットラインBL1’、BL2’及び配線89iを並ぶように形成する。
【0047】
前述のように製作されたセルアレイ領域を備えるノア型マスクロム素子の読み取り動作は、選択されたセルトランジスタのソース領域と連結した副ビットラインを接地させ、前記選択されたセルトランジスタのゲート電極、すなわち選択されたワードラインに2ボルトから5ボルト間の電圧を印加し、前記選択されたセルトランジスタのドレイン領域と連結した副ビットライン、すなわち選択されたビットラインに約1.2ボルトの電圧を印加することによりなされる。この時、前記選択されたセルトランジスタがプログラムされたセルトランジスタならば、前記選択されたビットラインを通じていかなる電流も流れない。しかし、前記選択されたセルトランジスタがプログラムされないセルトランジスタならば、前記選択されたビットラインを通じて所定のセル電流が流れる。これにより、選択されたセルトランジスタに保存された情報が論理「1」または論理「0」に該当しているかを判読できる。本発明は前記実施例に限定されずに当業者の水準でその変形及び改良が可能である。
【0048】
【発明の効果】
前述のように本発明によれば、セルトランジスタのゲート電極に該当するワードラインを形成した後、セルトランジスタのソース領域及びドレイン領域を形成する。ここで、セルトランジスタのソース領域及びドレイン領域は高濃度でドーピングするか、副ビットラインを構成するドーピングされたポリシリコン層内の不純物を拡散させて形成する。これにより、本発明のセルトランジスタの有効チャンネル長さは従来の技術に比べて長く形成できる。
【0049】
さらに、本発明によれば、各副ビットラインの抵抗をセルトランジスタのソース領域及びドレイン領域とは別途に低く調節できる。従って、セルトランジスタの電気的な特性が低下することを防止すると共にセルトランジスタのパンチスルー余裕度を増大させられる。結果的に、本発明は従来技術に比べてノア型マスクロム素子のセルアレイ領域の集積度をより一層増加させられる。
【0050】
これに加えて、本発明によれば、従来技術のようなように埋め込まれたN+層を形成する必要がない。これにより、半導体基板の表面濃度、すなわちPウェル領域及びNウェル領域表面の濃度が局部的に不均一になる問題点を防止できる。結果的に、半導体基板の全体にわたり均一した特性を持つモストランジスタを具現できる。
【0051】
さらに、本発明によれば、セルトランジスタのソース領域及びドレイン領域間にトレンチ領域が形成される。従って、ソース領域及びドレイン領域間の素子分離特性を改善させられる。
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されずに、本発明の技術的思想内で当分野にて通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図1】従来のノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図2】図1のAA’線及びBB’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図3】図1のAA’線及びBB’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図4】図1のAA’線及びBB’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図5】本発明の実施例によるノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図6】図5のAA’線及びBB’線による断面図である。
【図7】本発明の実施例によるマスクロムのセルアレイ領域の等価回路図である。
【図8】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図9】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図10】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図11】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図12】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図13】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【図14】図5のAA’線に沿った部分及び周辺回路領域の断面図、ならびに図5のBB’線による断面図である。
【符号の説明】
51 半導体基板
BL1’、BL2’ ビットライン
SBL1’、SBL2’、SBL3’、SBL4’ 副ビットライン
T トレンチ領域
WL1’、WL2’、WL3’ ワードライン
Claims (14)
- 半導体基板の上に並んで形成され、前記半導体基板と絶縁された複数のワードラインと、
前記複数のワードラインの上部に前記複数のワードラインと直交するように並び、前記複数のワードライン間の半導体基板と接触する複数の副ビットラインと、
前記複数の副ビットラインならびに前記複数のワードラインにより露出する半導体基板に形成された複数のトレンチ領域と、
前記各副ビットラインの上部に前記各副ビットラインと並んで配列された複数のビットラインとを備えることを特徴とするノア型マスクロム素子のセルアレイ領域。 - 前記半導体基板は、Pウェル領域を有する半導体基板またはP型半導体基板であることを特徴とする請求項1に記載のノア型マスクロム素子のセルアレイ領域。
- 前記各副ビットラインと接触する半導体基板の表面にN型のソース及びドレイン領域が形成され、前記各副ビットラインの間の半導体基板の表面のうち前記複数のワードラインが形成されている半導体基板の表面にはチャンネル領域が形成されることを特徴とする請求項2に記載のノア型マスクロム素子のセルアレイ領域。
- 前記各トレンチ領域の側壁及び底にP型の不純物領域をさらに備えることを特徴とする請求項2に記載のノア型マスクロム素子のセルアレイ領域。
- 半導体基板の上にゲート絶縁層を形成する段階と、
前記ゲート絶縁層の上に複数のワードラインパターンを並ぶように形成する段階と、
前記複数のワードラインパターンの上部に前記複数のワードラインパターンと直交しかつ前記複数のワードラインパターン間の半導体基板と接触する複数の副ビットラインパターンを形成する段階と、
前記複数のワードラインパターンならびに前記複数の副ビットラインパターンを自己整列蝕刻マスクとして使用し前記半導体基板を蝕刻することにより、複数のトレンチ領域を形成する段階と、
前記複数のトレンチ領域が形成された半導体基板の全面に層間絶縁層を形成する段階と、
前記層間絶縁層をパターニングし、前記各副ビットラインパターンを構成する副ビットラインと連結する活性領域を露出させるビットラインコンタクトホールを形成する段階と、
前記層間絶縁層の上に前記各副ビットラインパターンと平行でかつ前記各ビットラインコンタクトホールを通じて前記各副ビットラインと電気的に連結されるビットラインを形成する段階とを含むノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のワードラインパターンを形成する段階は、
前記ゲート絶縁層が形成された半導体基板の全面に導電層及びキャッピング層を順番に形成する段階と、
前記キャッピング層及び前記導電層を順次にパターニングし、前記ゲート絶縁層の上に並んだ複数のワードラインならびに前記各ワードラインの上に積層されたキャッピング層パターンを形成する段階とを含むことを特徴とする請求項5に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記導電層は、ドーピングされたポリシリコン層または金属ポリサイド層から形成されることを特徴とする請求項6に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記キャッピング層は、シリコン窒化層、シリコンオキシナイトライド層、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかから形成されることを特徴とする請求項6に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記複数の副ビットラインパターンを形成する段階は、
前記複数のワードラインパターンの側壁にスペーサを形成する段階と、
前記各ワードラインパターンの間の半導体基板の上に残存するゲート絶縁層を蝕刻し、前記複数のワードラインパターン間の半導体基板を露出させる段階と、
前記複数のワードラインパターン間の半導体基板の露出後得られた半導体基板の全面に導電層及びキャッピング層を順番に形成する段階と、
前記キャッピング層及び前記導電層を順次にパターニングし、前記複数のワードラインパターンを横切る複数の副ビットラインならびに前記各副ビットラインの上に積層されたキャッピング層パターンを形成する段階とを含むことを特徴とする請求項5に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記スペーサを形成する段階前に、
前記複数のワードラインパターン間の半導体基板の表面に前記半導体基板と別の導電型の不純物でドーピングされた不純物領域を形成する段階をさらに含むことを特徴とする請求項9に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のトレンチ領域は、前記不純物領域より深く形成されることを特徴とする請求項10に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記複数のトレンチ領域を形成する段階後に、
前記複数のトレンチ領域の側壁及び底に前記半導体基板と同一の導電型の不純物を注入し、フィールドチャンネル阻止層を形成する段階と、
前記複数のトレンチ領域の側壁及び底に熱酸化層を形成する段階とをさらに含むことを特徴とする請求項5に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のトレンチ領域を形成する段階後に、
前記複数の副ビットラインパターン間の半導体基板と前記複数のワードラインパターンとが互いに重なるチャンネル領域のうち所望のチャンネル領域に選択的に前記半導体基板と同一の導電型の不純物を注入し、所望のセルトランジスタをプログラムする段階をさらに含むことを特徴とする請求項5に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記副ビットラインを構成する導電層内の不純物は、前記セルアレイ領域の形成過程中にオートドーピングにより前記複数のワードラインパターン間の半導体基板の表面に前記半導体基板と別の導電型の不純物領域を形成することを特徴とする請求項5に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
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