JP4330810B2 - ノア型マスクロム素子のセルアレイ領域及びその形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、特にノア型マスクロム素子のセルアレイ領域及びその形成方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちでマスクロムは、メモリセルに一度プログラムされた情報は消去できない特徴をもつ。さらに、マスクロムは特定セルに新しい情報を貯蔵できない。このようなマスクロムはフラッシュメモリ素子に比べて製造工程が比較的簡単であり、使用者の所望のコードが保存されたマスクロムを短い時間で製造できる。マスクロムをプログラムする方法は、その製造工程の途中で所望のセルのチャンネル領域に選択的に不純物を注入して所望のセルのしきい値電圧を変化させることである。
【０００３】
図１は従来のノア型マスクロムのセルアレイ領域の一部分を示す平面図である。
図１を参照すれば、半導体基板に埋め込まれたＮ+層より構成された複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．が並んで配置されている。前記副ビットラインを横切る複数のワードラインＷＬ１、ＷＬ２、ＷＬ３．．．が並んで配列される。そして、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と並んで複数のビットラインＢＬ１、ＢＬ２．．．が形成されている。前記ビットラインＢＬ１、ＢＬ２．．．は選択トランジスタ（図示せず）を通じて前記副ビットラインと連結され、外部の電気的信号を伝達する。特に、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．はメモリセルトランジスタのソース／ドレインの役割を果たす。前記ワードラインの下部に位置する副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の領域はチャンネル領域として使われる。そして、前記ワードラインＷＬ１、ＷＬ２、ＷＬ３．．．は前記ソース／ドレイン領域及びチャンネル領域上に形成されてゲート電極の役割を果たす。
【０００４】
図２Ａ、図３Ａ、図４Ａは、図１のＡＡ’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図であり、図２Ｂ、図３Ｂ、図４Ｂは図１のＢＢ’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図である。
【０００５】
図２Ａ及び図２Ｂを参照すれば、まず半導体基板１１にＰウェル領域１３を形成する。前記Ｐウェル領域１３の表面に犠牲酸化層１５を形成し、前記犠牲酸化層１５の上に図１の副ビットラインが描かれたフォトマスクを使用して第１フォトレジストパターン１７を形成する。前記第１フォトレジストパターン１７をイオン注入マスクとして使用し、前記Ｐウェル領域１３の表面にＮ型の不純物１９、例えばヒ素（Ａｓ）イオンを注入することにより、並んだ複数のＮ型不純物領域２１を形成する。
【０００６】
図３Ａ及び図３Ｂを参照すれば、前記第１フォトレジストパターン１７及び前記犠牲酸化層１５を除去してＰウェル領域１３及びＰウェル領域１３の表面に形成された複数のＮ型不純物領域２１を露出させる。その結果物の表面にゲート酸化層２３、例えば熱酸化層を形成する。これにより、前記Ｎ型不純物領域２１内の不純物はアクティブになって、並んだ複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４が形成される。この時、各埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４の端には前記Ｎ型不純物領域２１内の不純物がゲート酸化層２３及びＰウェル領域１３間の界面にそって広がったテール（ＴＬ）が形成される。これは、Ｎ型不純物領域２１が露出した状態でゲート酸化層２３、すなわち熱酸化層を形成する時、Ｎ型不純物領域２１内の不純物がＰウェル領域１３のバルク領域に拡散する速度よりＰウェル領域１３の表面にそって拡散する速度が速いためである。このような現象を酸化促進拡散効果という。これにより、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が初期のＮ型不純物領域２１間の間隔より一層狭くなる。結果的に、セルトランジスタのソース／ドレイン領域の役割を果たす埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が狭まり、セルトランジスタの有効チャンネル長さだけではなく素子分離領域の幅もまた減少する問題点が生じる。
【０００７】
さらに、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４はセルトランジスタの共通ソースライン及び共通ドレインラインの役割を果たす。従って、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４は可能な限り高い濃度でドーピングしてその抵抗を減少させることが望ましい。しかし、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４の不純物濃度が高いほど前記テール（ＴＬ）の長さが長くなるので、セルトランジスタの有効チャンネル長さはより一層短くなる。
【０００８】
さらに、前記ゲート酸化層２３を形成するための熱酸化工程の初期にＮ型不純物領域２１内の不純物、すなわちヒ素イオンが外向拡散する現象が生じる。これにより、Ｐウェル領域１３の表面及び周辺回路領域（図示せず）の基板表面に前記外向拡散したＮ型不純物が再び注入され、基板表面の不純物濃度が局部的に変化しうる。基板表面の不純物濃度が不均一ならば、モストランジスタのしきい値電圧のような電気的特性もやはり不均一で、回路の誤動作が誘発されうる。
【０００９】
続いて、前記ゲート酸化層２３上に第１導電層、例えばドーピングされたポリシリコン層を形成する。前記第１導電層２３をパターニングして前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４を横切る複数のワードライン（ＷＬ２）２５を形成する。次に、前記複数のワードライン２５が形成された半導体基板の上に図１のプログラムマスク（Ｐ）を使用して、所望のセルを開口させる第２フォトレジストパターン２６を形成する。前記第２フォトレジストパターン２６をイオン注入マスクとして使用し、前記所望のセルのチャンネル領域に選択的にＰ型不純物２７、例えばボロン（Ｂ）イオンを注入する。これにより、前記所望のセルのチャンネル濃度は初期のチャンネル濃度より高まるので、所望のセルのしきい値電圧が増加する。結果的に、前記所望のセルはプログラムされる。
【００１０】
図４Ａ及び図４Ｂを参照すれば、前記第２フォトレジストパターン２６を除去する。前記第２フォトレジストパターン２６が除去された半導体基板の全面に層間絶縁層２８を形成する。前記層間絶縁層２８をパターニングして、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４のうち所定領域を露出させるビットラインコンタクトホールを（図示せず）形成する。前記ビットラインコンタクトホールが形成された半導体基板１１の全面に第２導電層、例えば金属層を形成する。前記第２導電層をパターニングして、前記複数のワードライン２５を横切る複数のビットラインＢＬ１、ＢＬ２を形成する。第１及び第２ビットラインＢＬ１、ＢＬ２は各々前記ビットラインコンタクトホールを通じて埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４と電気的に連結する。
【００１１】
前述のように従来の技術によれば、半導体基板の表面に複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４を形成する時に、テール（ＴＬ）が発生する。これにより、複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が後続の熱工程により一層狭くなり、複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４から外向拡散した不純物がセル領域内のＰウェル領域及び周辺回路領域の半導体基板１１の表面に再注入される。結果的に、セルトランジスタのパンチスルー現象に対する余裕度が減少するだけではなく、セルトランジスタの素子分離特性が低下し、セルアレイ領域が占める面積を減少させるのが困難である。これにより、従来の技術は集積的マスクロムを具現するのに不適合である。さらに、プログラムされないセルトランジスタのチャンネル領域の表面濃度だけではなく、周辺回路領域に形成されるモストランジスタのチャンネル領域の表面濃度が不均一であり、マスクロムの誤動作が誘発されうる。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、セルトランジスタのパンチスルーの余裕度を増加させると共に、セルトランジスタ間の素子分離特性を改善できるノア型マスクロム素子のセルアレイ領域を提供することにある。
本発明の他の目的は、セルトランジスタのパンチスルー余裕度及びセルトランジスタ間の素子分離特性を改善できることはもちろん、均一した特性をもつセルトランジスタ及び周辺回路トランジスタを具現できるノア型マスクロム素子のセルアレイ領域の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するために本発明のノア型マスクロム素子のセルアレイ領域は、半導体基板の上に並んで形成された複数のワードラインと、前記複数のワードラインと直交する複数の副ビットラインと、前記複数のワードライン及び前記複数の副ビットラインにより露出する半導体基板に形成された複数のトレンチ領域と、前記副ビットラインと電気的に連結されたビットラインとを含む。ここで、前記半導体基板はＰウェル領域が形成された半導体基板かＰ型半導体基板であることが望ましい。さらに、前記半導体基板はシリコン基板であることが望ましい。
【００１４】
前記複数のワードライン及び前記半導体基板間にゲート絶縁層が介在し、前記各ワードライン上にキャッピング層パターンが積層される。前記各ワードライン及びその上に積層されたキャッピング層パターンはワードラインパターンを構成する。さらに、前記各ワードラインパターンの側壁には絶縁層よりなるスペーサが形成される。従って、前記各ワードラインはキャッピング層パターン及びスペーサにより絶縁される。
【００１５】
前記各副ビットラインは前記複数のワードラインパターンの上部を過ぎ、複数のワードライン間の半導体基板と接触する。前記各副ビットラインと接触する半導体基板の表面にセルトランジスタのソース領域またはドレイン領域が形成される。前記ソース領域及びドレイン領域は半導体基板と別の導電型の不純物、例えばＮ型の不純物でドーピングされる。
【００１６】
前記各副ビットライン上にもやはりキャッピング層パターンが積層され、前記各ソースライン上にもキャッピング層パターンが積層される。前記各副ビットライン及びその上に積層されたキャッピング層パターンは副ビットラインパターンを構成する。
【００１７】
前記トレンチ領域の側壁及び底に前記半導体基板と同一の導電型の不純物でドーピングされたフィールドチャンネル阻止層をさらに備えることが望ましい。
前記副ビットライン間の半導体基板の表面のうち前記複数のワードラインが形成された半導体基板の表面は各セルトランジスタのチャンネル領域に該当する。複数のセルトランジスタのうち少なくとも一つのプログラムされたセルトランジスタのチャンネル領域は、半導体基板より高い不純物濃度をもつ。前記ビットラインは副ビットライン上部を過ぎ、副ビットラインと並んで配列される。
【００１８】
前記他の目的を達成するために本発明ではまず半導体基板の上に複数のワードラインパターンを並ぶように形成する。前記複数のワードラインパターン間の半導体基板を露出させた後、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する。前記複数のワードラインパターン及び複数の副ビットラインパターンにより露出する半導体基板を蝕刻して複数のトレンチ領域を形成する。前記複数のトレンチ領域が形成された半導体基板の全面に層間絶縁層を形成する。前記層間絶縁層をパターニングし、前記各副ビットラインパターンを構成する副ビットラインと連結する活性領域を露出させるビットラインコンタクトホールを形成する。前記各ビットラインコンタクトホールを通じて副ビットラインと電気的に連結したビットラインを形成する。前記ビットラインは副ビットラインと並ぶように形成する。
【００１９】
前記複数のワードラインパターンを形成する段階は、前記半導体基板の上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を順次にパターニングする段階とを含む。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成し、従って前記各ワードラインパターンは導電層パターンよりなるワードライン及びその上に積層されたキャッピング層パターンより構成される。
【００２０】
前記複数の副ビットラインパターンを形成する段階は、前記複数のワードラインパターンの側壁に絶縁層、例えば高温酸化層（ＨＴＯ）よりなるスペーサを形成する段階と、前記複数のワードラインパターン間の半導体基板の上に残存するゲート絶縁層を除去して複数のワードラインパターン間の半導体基板を露出させる段階と、その結果物の全面に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を連続的にパターニングして、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する段階とを含む。前記各副ビットラインパターンは導電層パターンよりなる副ビットライン及びその上に積層されたキャッピング層パターンより構成される。前記導電層は半導体基板と別の導電型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。さらに、前記キャッピング層は前記複数のワードラインパターンを形成するのに使われたキャッピング層と同一の物質層より形成することが望ましい。
【００２１】
前記スペーサを形成する段階前に、前記複数のワードラインパターン間の半導体基板の表面に半導体基板と別の導電型の不純物領域を形成する段階をさらに含むこともできる。前記不純物領域は、製造過程中に前記副ビットラインを構成する導電層内の不純物がオートドーピングすることにより形成されることもある。前記不純物領域は１０18／ｃｍ3以上の高濃度でドーピングすることが望ましい。
【００２２】
前記複数のトレンチ領域は、前記複数のワードラインパターンを構成するキャッピング層パターン、前記複数のワードラインパターンの側壁に形成されたスペーサ、前記複数の副ビットラインパターンを構成するキャッピング層パターンを自己整列蝕刻マスクとして使用して半導体基板を蝕刻することにより形成する。前記複数のトレンチ領域は前記不純物領域の深さより深く形成せねばならない。
【００２３】
前記複数のトレンチ領域が形成された半導体基板の表面に前記半導体基板と同一の導電型の不純物を注入して、前記複数のトレンチ領域の側壁及び底にフィールドチャンネル阻止層を形成することが望ましい。
前述のように本発明によれば、複数のワードラインを形成した後で副ビットラインを形成することにより、セルトランジスタのソース領域及びドレイン領域に加えられる熱工程時間を従来技術に比べて顕著に減少させることができる。これにより、セルトランジスタのパンチスルー余裕度を向上させられるので集積的マスクロム素子を具現できる。さらに、ソース領域及びドレイン領域間にトレンチ領域を形成することによりソース領域及びドレイン領域間の素子分離特性を向上させることができる。
【００２４】
【発明の実施の形態】
まず、本発明の一実施例によるノア型マスクロム素子のセルアレイ領域を説明する。
図５は本実施例によるによるノア型マスクロム素子のセルアレイ領域の平面図であり、図６Ａ及び図６Ｂはそれぞれ図５のＡＡ’線及びＢＢ’線による断面図であり、図７は本実施例によるマスクロム素子のセルアレイ領域の等価回路図である。
【００２５】
具体的には、シリコン基板のような半導体基板５１の表面に第１導電型のウェル領域５５ｐ、例えばＰウェル領域が形成される。前記第１導電型のウェル領域５５ｐ上にゲート絶縁層５７が形成され、前記ゲート絶縁層５７上に複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’．．．が並んで配列される。前記各ワードライン上にはキャッピング層パターン６１が積層される。前記キャッピング層パターン６１は絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層（ＳｉＯＮ）、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかであることが望ましい。前記各ワードライン及びその上に積層されたキャッピング層パターン６１はワードラインパターン６３ｗを構成する。前記各ワードラインパターン６３ｗの側壁には絶縁層、例えば高温酸化層のようなシリコン酸化層よりなるスペーサ（図示せず）が形成される。これにより、前記各ワードラインはキャッピング層パターン６１及びスペーサにより覆われる。
【００２６】
前記複数のワードラインパターン６３ｗの上部に複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．が並んで配列される。前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．は前記複数のワードラインパターン６３ｗを横切る。前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．はセルトランジスタのソースラインかドレインラインの役割を果たす。
【００２７】
前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．は前記複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’、．．．間の半導体基板、すなわちＰウェル領域５５ｐと接触する。前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と接触するＰウェル領域５５ｐの表面にはＮ型の不純物領域６５、望ましくは１０18／ｃｍ3以上の濃度でドーピングされたＮ型の不純物領域が形成される。
【００２８】
前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の領域のうち前記複数のワードラインパターン６３ｗ間のＰウェル領域５５ｐに複数のトレンチ領域（Ｔ）が形成される。前記複数のトレンチ領域（Ｔ）は前記Ｎ型の不純物領域６５より深くなければならない。前記各トレンチ領域（Ｔ）の側壁及び底にＰ型の不純物でドーピングされたフィールドチャンネル阻止層７５をさらに備えることもできる。前記フィールドチャンネル阻止層７５は互いに隣り合ったソース領域及びドレイン領域間の素子分離特性を向上させる。
【００２９】
結果的に、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と接触するＰウェル領域５５ｐの表面に形成されたＮ型の不純物領域６５はセルトランジスタのソース領域かドレイン領域に該当する。そして、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の半導体基板の表面のうち前記ワードラインパターンの下部の半導体基板の表面領域はセルトランジスタのチャンネル領域に該当する。
【００３０】
前記複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’．．．及び複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．上に前記複数のトレンチ領域（Ｔ）を充填する層間絶縁層８７が形成される。前記層間絶縁層８７上には前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と並んだ複数のビットラインＢＬ１’、ＢＬ２’...が配列される。一つのビットラインは図７に図示されたように二つの副ビットラインを共有し、選択トランジスタＢＳＯ１、ＢＳＯ２、ＢＳＥ１、ＢＳＥ２により一つの副ビットラインに電気的に連結する。例えば、第１ビットラインＢＬ１’は前記層間絶縁層８７の所定領域を貫通するビットラインコンタクトホール４１と選択トランジスタＢＳＯ１、ＢＳＯ２を第１副ビットラインＳＢＬ１または第３副ビットラインＳＢＬ３と連結する。これと同様に、第２ビットラインＢＬ２’もやはり前記層間絶縁層８７の所定領域を貫通するビットラインコンタクトホール４３と選択トランジスタＢＳＥ１、ＢＳＥ２を通じて第２副ビットラインＳＢＬ２か第４副ビットラインＳＢＬ４と連結する。図７にて、ＢＯ１、ＢＯ２、ＢＥ１、ＢＥ２は選択ラインを示し、Ｓ．Ａ．はセンス増幅器を示し、ＶＧはトランジスタ（Ｑ２）に印加される制御信号を示す。
【００３１】
次に、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明する。
図８Ａから図１４Ａ及び図８Ｂから図１４Ｂは、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。各図面において、参照符号「ＣＡ」及び「ＰＣ」で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。さらに、図８Ａから図１４Ａのセルアレイ領域は図５のＡＡ’線による断面図であり、図８Ｂから図１４Ｂは図５のＢＢ’線による断面図である。
【００３２】
図８Ａ及び図８Ｂを参照すれば、シリコン基板のような半導体基板５１の所定領域に活性領域を限定する素子分離層５３を形成する。前記素子分離層５３はいままでよく知られたロコス工程またはトレンチ素子分離工程を利用して形成する。
前記素子分離層５３が形成された半導体基板の前領域、すなわちセルアレイ領域（ＣＡ）全体及び周辺回路領域（ＰＣ）全体にＰ型不純物を注入してＰウェル領域５５ｐを形成する。加えて、前記Ｐウェル領域５５ｐ周辺の半導体基板５１の表面にはＮ型の不純物を注入してＮウェル領域５５ｎを形成する。この時、前記素子分離層５３下の半導体基板５１に形成されるＰウェル領域５５ｐまたはＮウェル領域５５ｎは活性領域下の半導体基板に形成されるＰウェル領域５５ｐまたはＮウェル領域５５ｎより浅く形成され、フィールドチャンネル阻止層の役割を果たす。前記Ｐウェル領域５５ｐ及びＮウェル領域５５ｎが形成された半導体基板の活性領域の表面にセルトランジスタ及び周辺回路のモストランジスタのしきい値電圧を調節するための不純物を追加して注入することもできる。
【００３３】
前記活性領域上にゲート絶縁層５７、例えば熱酸化層を形成する。前記ゲート絶縁層５７が形成された半導体基板５１の全面に導電層及びキャッピング層を順番に形成する。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成する。前記金属ポリサイド層はドーピングされたポリシリコン層及び耐火性金属を含有する金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層は写真工程時に乱反射を最小化させることができる絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層（ＳｉＯＮ）、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかより形成することが望ましい。
【００３４】
前記キャッピング層及び導電層を順次にパターニングすることにより、セルアレイ領域（ＣＡ）に複数のワードラインパターン６３ｗを並んで形成すると同時に、周辺回路領域（ＰＣ）にゲートパターン６３ｎ、６３ｐを形成する。前記各ワードラインパターン６３ｗは導電層パターンよりなるワードライン（図５のＷＬ１’、ＷＬ２’、またはＷＬ３’）及びその上に積層されたキャッピング層パターン６１より構成される。さらに、前記各ゲートパターン（６３ｎまたは６３ｐ）もやはり導電層パターンよりなるゲート電極（５９ｎまたは５９ｐ）及びその上に積層されたキャッピング層パターン６１より構成される。ここで、ゲート電極５９ｎは周辺回路領域（ＰＣ）のＰウェル領域５５ｐの上部に形成され、ＮＭＯＳトランジスタのゲート電極の役割を果たす。これと同様に、ゲート電極５９ｐは周辺回路領域（ＰＣ）のＮウェル領域５５ｎの上部に形成され、ＰＭＯＳトランジスタのゲート電極の役割を果たす。
【００３５】
前記複数のワードラインパターン６３ｗをイオン注入マスクとして使用し前記セルアレイ領域（ＣＡ）に選択的にＮ型の不純物を注入することにより、複数のワードラインパターン６３ｗ間の半導体基板の表面にＮ型の不純物領域６５を形成する。前記Ｎ型の不純物領域６５は１０18／ｃｍ3以上の高濃度でドーピングすることが望ましい。
【００３６】
図９Ａ及び図９Ｂを参照すれば、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐに選択的にＮ型の不純物、例えばリンイオンを注入して、前記ゲートパターン６３ｎの両側の活性領域にＮ型のＬＤＤ領域６７を形成する。前記Ｎ型のＬＤＤ領域６７が形成された半導体基板の全面に絶縁層６９、例えば高温酸化層（ＨＴＯ）を形成する。
【００３７】
図１０Ａ及び図１０Ｂを参照すれば、前記セルアレイ領域（ＣＡ）内の絶縁層６９を選択的に異方性蝕刻して、各ワードラインパターン６３ｗの側壁にスペーサ６９ｃを形成する。これにより、各ワードラインＷＬ１’、ＷＬ２’、ＷＬ３’は前記スペーサ６９ｃ及びキャッピング層パターン６１により覆われる。引続き、前記セルアレイ領域（ＣＡ）に選択的にセルトランジスタのしきい値電圧を調節するためのＰ型の不純物７１、例えばボロンイオンを注入する。セルトランジスタのしきい値電圧は０ボルトから２ボルト間の値に調節することが望ましい。前記Ｐ型の不純物７１を注入するイオン注入工程は、前記Ｐ型の不純物７１がワードラインパターン６３ｗを貫通するように適切なエネルギーで実施する。次いで、前記複数のワードラインパターン６３ｗ間に残存するゲート絶縁層５７または自然酸化膜を除去してＮ型不純物領域６５を露出させる。
【００３８】
図１１Ａ及び図１１Ｂを参照すれば、前記Ｎ型不純物領域６５が露出した半導体基板の全面に導電層及びキャッピング層を順番に形成する。前記導電層はＮ型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。前記金属ポリサイド層はＮ型の不純物でドーピングされたポリシリコン層及び金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層はシリコン窒化層、シリコンオキシナイトライド層、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかと共に反射防止層の機能をもつ絶縁層より形成することが望ましい。
【００３９】
一方、図８Ａ及び図８ＢにてＮ型不純物領域６５を形成しなくても、前記導電層を構成するＮ型のポリシリコン層内の不純物が後続熱工程によりＰウェル領域５５ｐに広がり、前記Ｎ型不純物領域６５に対応する不純物領域が形成されうる。この時、前記Ｎ型不純物領域６５の不純物濃度はオートドーピングにより１０18／ｃｍ3以上の濃度を維持するが望ましい。
【００４０】
前記キャッピング層及び導電層を順次にパターニングして前記複数のワードラインパターン６３ｗを横切る複数の副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’を並んで形成すると共に、各副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’上にキャッピング層パターン７３を形成する。
【００４１】
引続き、前記複数の副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’間に露出するＰウェル領域５５ｐを蝕刻して複数のトレンチ領域（Ｔ）を形成する。この時、前記複数のトレンチ領域（Ｔ）はＮ型の不純物領域６５より深く形成せねばならない。ここで、各副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’と接触するＮ型の不純物領域６５はセルトランジスタのソース領域またはドレイン領域の役割を果たす。
【００４２】
図１２Ａ及び図１２Ｂを参照すれば、前記複数のトレンチ領域（Ｔ）が形成された半導体基板の全面にＰ型不純物を注入して、各トレンチ領域（Ｔ）の側壁及び底にＰウェル領域５５ｐの不純物濃度より濃度が高いフィールドチャンネル阻止層７５を形成する。この時、前記Ｐ型不純物は半導体基板の表面に垂直な層に対し所定の角度、例えば７゜ほどで注入し、各トレンチ領域（Ｔ）の底だけではなく側壁も均一にドーピングすることが望ましい。前記フィールドチャンネル阻止層７５を形成する工程は省略することもできる。前記フィールドチャンネル阻止層７５が形成された半導体基板を熱酸化して、前記各トレンチ領域（Ｔ）の側壁及び底に熱酸化層７７を形成する。前記熱酸化層７７は各トレンチ領域（Ｔ）に加えた蝕刻損傷を治癒するために形成される。この時、副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’の側壁にも熱酸化層７７が形成される。
【００４３】
図１３Ａ及び図１３Ｂを参照すれば、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐ上部に形成された絶縁層６９を選択的に異方性蝕刻し、ゲートパターン６３ｎの側壁にスペーサ６９ｎを形成する。引続き、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐに前記ゲートパターン６３ｎ、スペーサ６９ｎ及び素子分離層５３をイオン注入マスクとして使用し、Ｎ型の不純物、例えばヒ素（Ａｓ）イオンを注入してゲートパターン６３ｎの両側の活性領域にＮ型の高濃度ソース／ドレイン領域７９を形成する。この時、スペーサ６９ｎの下部のＰウェル領域５５ｐの表面にはＮ型のＬＤＤ領域６７が残存する。前記Ｎ型のＬＤＤ領域６７及びＮ型の高濃度ソース／ドレイン領域７９はＮＭＯＳトランジスタのソース／ドレイン領域８１ｎを構成する。
【００４４】
次に、前記周辺回路領域（ＰＣ）のＮウェル領域５５ｎの上部に形成された絶縁層６９を選択的に異方性蝕刻し、ゲートパターン６３ｐの側壁にスペーサ６９ｐを形成する。引続き、前記周辺回路領域（ＰＣ）のＮウェル領域５５ｎに前記ゲートパターン６３ｐ、スペーサ６９ｐ及び素子分離層５３をイオン注入マスクとして使用し、Ｐ型の不純物、例えばボロン（Ｂ）イオンを注入してゲートパターン６３ｐの両側の活性領域にＰＭＯＳトランジスタのソース／ドレイン領域８３ｐを形成する。
【００４５】
図１４Ａ及び図１４Ｂを参照すれば、セルアレイ領域（ＣＡ）内の所望のセルトランジスタのチャンネル領域に選択的にＰ型不純物を注入して蓄積層８５を形成する。もう少し具体的には、前記周辺回路領域（ＰＣ）のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース／ドレイン領域８１ｎ、８１ｐが形成された半導体基板の全面に図５のプログラムマスク（Ｐ’）を使用してプログラムしようとするセルトランジスタのチャンネル領域の上部を開口させるフォトレジストパターン（図示せず）を形成する。前記プログラム用フォトレジストパターンをイオン注入マスクとして使用し、Ｐ型不純物、例えばボロン（Ｂ）イオンを注入し、第１副ビットラインＳＢＬ１’及び第２副ビットラインＳＢＬ２’間のＰウェル領域５５ｐのうち第２ワードラインＷＬ２’下部のＰウェル領域５５ｐの表面に蓄積層８５を形成する。これにより、前記プログラムされたセルトランジスタはプログラムされないセルトランジスタより高いしきい値電圧、例えば３.５ボルト以上のしきい値電圧を示す。
【００４６】
前記蓄積層８５が形成された半導体基板の全面に層間絶縁層８７を形成する。前記層間絶縁層８７をパターニングし、前記各副ビットラインと連結する活性領域を露出させるビットラインコンタクトホール（図示せず）を形成する。前記層間絶縁層８７上に各ビットラインコンタクトホールを充填する導電層、例えば金属層を形成する。前記導電層をパターニングして層間絶縁層８７上に複数のビットラインＢＬ１’、ＢＬ２’及び配線８９ｉを並ぶように形成する。
【００４７】
前述のように製作されたセルアレイ領域を備えるノア型マスクロム素子の読み取り動作は、選択されたセルトランジスタのソース領域と連結した副ビットラインを接地させ、前記選択されたセルトランジスタのゲート電極、すなわち選択されたワードラインに２ボルトから５ボルト間の電圧を印加し、前記選択されたセルトランジスタのドレイン領域と連結した副ビットライン、すなわち選択されたビットラインに約１.２ボルトの電圧を印加することによりなされる。この時、前記選択されたセルトランジスタがプログラムされたセルトランジスタならば、前記選択されたビットラインを通じていかなる電流も流れない。しかし、前記選択されたセルトランジスタがプログラムされないセルトランジスタならば、前記選択されたビットラインを通じて所定のセル電流が流れる。これにより、選択されたセルトランジスタに保存された情報が論理「１」または論理「０」に該当しているかを判読できる。本発明は前記実施例に限定されずに当業者の水準でその変形及び改良が可能である。
【００４８】
【発明の効果】
前述のように本発明によれば、セルトランジスタのゲート電極に該当するワードラインを形成した後、セルトランジスタのソース領域及びドレイン領域を形成する。ここで、セルトランジスタのソース領域及びドレイン領域は高濃度でドーピングするか、副ビットラインを構成するドーピングされたポリシリコン層内の不純物を拡散させて形成する。これにより、本発明のセルトランジスタの有効チャンネル長さは従来の技術に比べて長く形成できる。
【００４９】
さらに、本発明によれば、各副ビットラインの抵抗をセルトランジスタのソース領域及びドレイン領域とは別途に低く調節できる。従って、セルトランジスタの電気的な特性が低下することを防止すると共にセルトランジスタのパンチスルー余裕度を増大させられる。結果的に、本発明は従来技術に比べてノア型マスクロム素子のセルアレイ領域の集積度をより一層増加させられる。
【００５０】
これに加えて、本発明によれば、従来技術のようなように埋め込まれたＮ+層を形成する必要がない。これにより、半導体基板の表面濃度、すなわちＰウェル領域及びＮウェル領域表面の濃度が局部的に不均一になる問題点を防止できる。結果的に、半導体基板の全体にわたり均一した特性を持つモストランジスタを具現できる。
【００５１】
さらに、本発明によれば、セルトランジスタのソース領域及びドレイン領域間にトレンチ領域が形成される。従って、ソース領域及びドレイン領域間の素子分離特性を改善させられる。
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されずに、本発明の技術的思想内で当分野にて通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】従来のノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図２】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図３】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図４】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図５】本発明の実施例によるノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図６】図５のＡＡ’線及びＢＢ’線による断面図である。
【図７】本発明の実施例によるマスクロムのセルアレイ領域の等価回路図である。
【図８】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図９】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１０】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１１】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１２】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１３】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１４】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【符号の説明】
５１ 半導体基板
ＢＬ１’、ＢＬ２’ ビットライン
ＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’ 副ビットライン
Ｔ トレンチ領域
ＷＬ１’、ＷＬ２’、ＷＬ３’ ワードライン
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、特にノア型マスクロム素子のセルアレイ領域及びその形成方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちでマスクロムは、メモリセルに一度プログラムされた情報は消去できない特徴をもつ。さらに、マスクロムは特定セルに新しい情報を貯蔵できない。このようなマスクロムはフラッシュメモリ素子に比べて製造工程が比較的簡単であり、使用者の所望のコードが保存されたマスクロムを短い時間で製造できる。マスクロムをプログラムする方法は、その製造工程の途中で所望のセルのチャンネル領域に選択的に不純物を注入して所望のセルのしきい値電圧を変化させることである。
【０００３】
図１は従来のノア型マスクロムのセルアレイ領域の一部分を示す平面図である。
図１を参照すれば、半導体基板に埋め込まれたＮ+層より構成された複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．が並んで配置されている。前記副ビットラインを横切る複数のワードラインＷＬ１、ＷＬ２、ＷＬ３．．．が並んで配列される。そして、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と並んで複数のビットラインＢＬ１、ＢＬ２．．．が形成されている。前記ビットラインＢＬ１、ＢＬ２．．．は選択トランジスタ（図示せず）を通じて前記副ビットラインと連結され、外部の電気的信号を伝達する。特に、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．はメモリセルトランジスタのソース／ドレインの役割を果たす。前記ワードラインの下部に位置する副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の領域はチャンネル領域として使われる。そして、前記ワードラインＷＬ１、ＷＬ２、ＷＬ３．．．は前記ソース／ドレイン領域及びチャンネル領域上に形成されてゲート電極の役割を果たす。
【０００４】
図２Ａ、図３Ａ、図４Ａは、図１のＡＡ’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図であり、図２Ｂ、図３Ｂ、図４Ｂは図１のＢＢ’線に沿って従来のノア型マスクロムセルを製造する方法を説明するための断面図である。
【０００５】
図２Ａ及び図２Ｂを参照すれば、まず半導体基板１１にＰウェル領域１３を形成する。前記Ｐウェル領域１３の表面に犠牲酸化層１５を形成し、前記犠牲酸化層１５の上に図１の副ビットラインが描かれたフォトマスクを使用して第１フォトレジストパターン１７を形成する。前記第１フォトレジストパターン１７をイオン注入マスクとして使用し、前記Ｐウェル領域１３の表面にＮ型の不純物１９、例えばヒ素（Ａｓ）イオンを注入することにより、並んだ複数のＮ型不純物領域２１を形成する。
【０００６】
図３Ａ及び図３Ｂを参照すれば、前記第１フォトレジストパターン１７及び前記犠牲酸化層１５を除去してＰウェル領域１３及びＰウェル領域１３の表面に形成された複数のＮ型不純物領域２１を露出させる。その結果物の表面にゲート酸化層２３、例えば熱酸化層を形成する。これにより、前記Ｎ型不純物領域２１内の不純物はアクティブになって、並んだ複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４が形成される。この時、各埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４の端には前記Ｎ型不純物領域２１内の不純物がゲート酸化層２３及びＰウェル領域１３間の界面にそって広がったテール（ＴＬ）が形成される。これは、Ｎ型不純物領域２１が露出した状態でゲート酸化層２３、すなわち熱酸化層を形成する時、Ｎ型不純物領域２１内の不純物がＰウェル領域１３のバルク領域に拡散する速度よりＰウェル領域１３の表面にそって拡散する速度が速いためである。このような現象を酸化促進拡散効果という。これにより、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が初期のＮ型不純物領域２１間の間隔より一層狭くなる。結果的に、セルトランジスタのソース／ドレイン領域の役割を果たす埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が狭まり、セルトランジスタの有効チャンネル長さだけではなく素子分離領域の幅もまた減少する問題点が生じる。
【０００７】
さらに、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４はセルトランジスタの共通ソースライン及び共通ドレインラインの役割を果たす。従って、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４は可能な限り高い濃度でドーピングしてその抵抗を減少させることが望ましい。しかし、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４の不純物濃度が高いほど前記テール（ＴＬ）の長さが長くなるので、セルトランジスタの有効チャンネル長さはより一層短くなる。
【０００８】
さらに、前記ゲート酸化層２３を形成するための熱酸化工程の初期にＮ型不純物領域２１内の不純物、すなわちヒ素イオンが外向拡散する現象が生じる。これにより、Ｐウェル領域１３の表面及び周辺回路領域（図示せず）の基板表面に前記外向拡散したＮ型不純物が再び注入され、基板表面の不純物濃度が局部的に変化しうる。基板表面の不純物濃度が不均一ならば、モストランジスタのしきい値電圧のような電気的特性もやはり不均一で、回路の誤動作が誘発されうる。
【０００９】
続いて、前記ゲート酸化層２３上に第１導電層、例えばドーピングされたポリシリコン層を形成する。前記第１導電層２３をパターニングして前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４を横切る複数のワードライン（ＷＬ２）２５を形成する。次に、前記複数のワードライン２５が形成された半導体基板の上に図１のプログラムマスク（Ｐ）を使用して、所望のセルを開口させる第２フォトレジストパターン２６を形成する。前記第２フォトレジストパターン２６をイオン注入マスクとして使用し、前記所望のセルのチャンネル領域に選択的にＰ型不純物２７、例えばボロン（Ｂ）イオンを注入する。これにより、前記所望のセルのチャンネル濃度は初期のチャンネル濃度より高まるので、所望のセルのしきい値電圧が増加する。結果的に、前記所望のセルはプログラムされる。
【００１０】
図４Ａ及び図４Ｂを参照すれば、前記第２フォトレジストパターン２６を除去する。前記第２フォトレジストパターン２６が除去された半導体基板の全面に層間絶縁層２８を形成する。前記層間絶縁層２８をパターニングして、前記複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４のうち所定領域を露出させるビットラインコンタクトホールを（図示せず）形成する。前記ビットラインコンタクトホールが形成された半導体基板１１の全面に第２導電層、例えば金属層を形成する。前記第２導電層をパターニングして、前記複数のワードライン２５を横切る複数のビットラインＢＬ１、ＢＬ２を形成する。第１及び第２ビットラインＢＬ１、ＢＬ２は各々前記ビットラインコンタクトホールを通じて埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４と電気的に連結する。
【００１１】
前述のように従来の技術によれば、半導体基板の表面に複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４を形成する時に、テール（ＴＬ）が発生する。これにより、複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４間の間隔が後続の熱工程により一層狭くなり、複数の埋め込みＮ+層ＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４から外向拡散した不純物がセル領域内のＰウェル領域及び周辺回路領域の半導体基板１１の表面に再注入される。結果的に、セルトランジスタのパンチスルー現象に対する余裕度が減少するだけではなく、セルトランジスタの素子分離特性が低下し、セルアレイ領域が占める面積を減少させるのが困難である。これにより、従来の技術は集積的マスクロムを具現するのに不適合である。さらに、プログラムされないセルトランジスタのチャンネル領域の表面濃度だけではなく、周辺回路領域に形成されるモストランジスタのチャンネル領域の表面濃度が不均一であり、マスクロムの誤動作が誘発されうる。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、セルトランジスタのパンチスルーの余裕度を増加させると共に、セルトランジスタ間の素子分離特性を改善できるノア型マスクロム素子のセルアレイ領域を提供することにある。
本発明の他の目的は、セルトランジスタのパンチスルー余裕度及びセルトランジスタ間の素子分離特性を改善できることはもちろん、均一した特性をもつセルトランジスタ及び周辺回路トランジスタを具現できるノア型マスクロム素子のセルアレイ領域の形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するために本発明のノア型マスクロム素子のセルアレイ領域は、半導体基板の上に並んで形成された複数のワードラインと、前記複数のワードラインと直交する複数の副ビットラインと、前記複数のワードライン及び前記複数の副ビットラインにより露出する半導体基板に形成された複数のトレンチ領域と、前記副ビットラインと電気的に連結されたビットラインとを含む。ここで、前記半導体基板はＰウェル領域が形成された半導体基板かＰ型半導体基板であることが望ましい。さらに、前記半導体基板はシリコン基板であることが望ましい。
【００１４】
前記複数のワードライン及び前記半導体基板間にゲート絶縁層が介在し、前記各ワードライン上にキャッピング層パターンが積層される。前記各ワードライン及びその上に積層されたキャッピング層パターンはワードラインパターンを構成する。さらに、前記各ワードラインパターンの側壁には絶縁層よりなるスペーサが形成される。従って、前記各ワードラインはキャッピング層パターン及びスペーサにより絶縁される。
【００１５】
前記各副ビットラインは前記複数のワードラインパターンの上部を過ぎ、複数のワードライン間の半導体基板と接触する。前記各副ビットラインと接触する半導体基板の表面にセルトランジスタのソース領域またはドレイン領域が形成される。前記ソース領域及びドレイン領域は半導体基板と別の導電型の不純物、例えばＮ型の不純物でドーピングされる。
【００１６】
前記各副ビットライン上にもやはりキャッピング層パターンが積層され、前記各ソースライン上にもキャッピング層パターンが積層される。前記各副ビットライン及びその上に積層されたキャッピング層パターンは副ビットラインパターンを構成する。
【００１７】
前記トレンチ領域の側壁及び底に前記半導体基板と同一の導電型の不純物でドーピングされたフィールドチャンネル阻止層をさらに備えることが望ましい。
前記副ビットライン間の半導体基板の表面のうち前記複数のワードラインが形成された半導体基板の表面は各セルトランジスタのチャンネル領域に該当する。複数のセルトランジスタのうち少なくとも一つのプログラムされたセルトランジスタのチャンネル領域は、半導体基板より高い不純物濃度をもつ。前記ビットラインは副ビットライン上部を過ぎ、副ビットラインと並んで配列される。
【００１８】
前記他の目的を達成するために本発明ではまず半導体基板の上に複数のワードラインパターンを並ぶように形成する。前記複数のワードラインパターン間の半導体基板を露出させた後、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する。前記複数のワードラインパターン及び複数の副ビットラインパターンにより露出する半導体基板を蝕刻して複数のトレンチ領域を形成する。前記複数のトレンチ領域が形成された半導体基板の全面に層間絶縁層を形成する。前記層間絶縁層をパターニングし、前記各副ビットラインパターンを構成する副ビットラインと連結する活性領域を露出させるビットラインコンタクトホールを形成する。前記各ビットラインコンタクトホールを通じて副ビットラインと電気的に連結したビットラインを形成する。前記ビットラインは副ビットラインと並ぶように形成する。
【００１９】
前記複数のワードラインパターンを形成する段階は、前記半導体基板の上にゲート絶縁層を形成する段階と、前記ゲート絶縁層上に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を順次にパターニングする段階とを含む。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成し、従って前記各ワードラインパターンは導電層パターンよりなるワードライン及びその上に積層されたキャッピング層パターンより構成される。
【００２０】
前記複数の副ビットラインパターンを形成する段階は、前記複数のワードラインパターンの側壁に絶縁層、例えば高温酸化層（ＨＴＯ）よりなるスペーサを形成する段階と、前記複数のワードラインパターン間の半導体基板の上に残存するゲート絶縁層を除去して複数のワードラインパターン間の半導体基板を露出させる段階と、その結果物の全面に導電層及びキャッピング層を順番に形成する段階と、前記キャッピング層及び導電層を連続的にパターニングして、前記複数のワードラインパターンを横切る複数の副ビットラインパターンを形成する段階とを含む。前記各副ビットラインパターンは導電層パターンよりなる副ビットライン及びその上に積層されたキャッピング層パターンより構成される。前記導電層は半導体基板と別の導電型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。さらに、前記キャッピング層は前記複数のワードラインパターンを形成するのに使われたキャッピング層と同一の物質層より形成することが望ましい。
【００２１】
前記スペーサを形成する段階前に、前記複数のワードラインパターン間の半導体基板の表面に半導体基板と別の導電型の不純物領域を形成する段階をさらに含むこともできる。前記不純物領域は、製造過程中に前記副ビットラインを構成する導電層内の不純物がオートドーピングすることにより形成されることもある。前記不純物領域は１０18／ｃｍ3以上の高濃度でドーピングすることが望ましい。
【００２２】
前記複数のトレンチ領域は、前記複数のワードラインパターンを構成するキャッピング層パターン、前記複数のワードラインパターンの側壁に形成されたスペーサ、前記複数の副ビットラインパターンを構成するキャッピング層パターンを自己整列蝕刻マスクとして使用して半導体基板を蝕刻することにより形成する。前記複数のトレンチ領域は前記不純物領域の深さより深く形成せねばならない。
【００２３】
前記複数のトレンチ領域が形成された半導体基板の表面に前記半導体基板と同一の導電型の不純物を注入して、前記複数のトレンチ領域の側壁及び底にフィールドチャンネル阻止層を形成することが望ましい。
前述のように本発明によれば、複数のワードラインを形成した後で副ビットラインを形成することにより、セルトランジスタのソース領域及びドレイン領域に加えられる熱工程時間を従来技術に比べて顕著に減少させることができる。これにより、セルトランジスタのパンチスルー余裕度を向上させられるので集積的マスクロム素子を具現できる。さらに、ソース領域及びドレイン領域間にトレンチ領域を形成することによりソース領域及びドレイン領域間の素子分離特性を向上させることができる。
【００２４】
【発明の実施の形態】
まず、本発明の一実施例によるノア型マスクロム素子のセルアレイ領域を説明する。
図５は本実施例によるによるノア型マスクロム素子のセルアレイ領域の平面図であり、図６Ａ及び図６Ｂはそれぞれ図５のＡＡ’線及びＢＢ’線による断面図であり、図７は本実施例によるマスクロム素子のセルアレイ領域の等価回路図である。
【００２５】
具体的には、シリコン基板のような半導体基板５１の表面に第１導電型のウェル領域５５ｐ、例えばＰウェル領域が形成される。前記第１導電型のウェル領域５５ｐ上にゲート絶縁層５７が形成され、前記ゲート絶縁層５７上に複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’．．．が並んで配列される。前記各ワードライン上にはキャッピング層パターン６１が積層される。前記キャッピング層パターン６１は絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層（ＳｉＯＮ）、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかであることが望ましい。前記各ワードライン及びその上に積層されたキャッピング層パターン６１はワードラインパターン６３ｗを構成する。前記各ワードラインパターン６３ｗの側壁には絶縁層、例えば高温酸化層のようなシリコン酸化層よりなるスペーサ（図示せず）が形成される。これにより、前記各ワードラインはキャッピング層パターン６１及びスペーサにより覆われる。
【００２６】
前記複数のワードラインパターン６３ｗの上部に複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．が並んで配列される。前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．は前記複数のワードラインパターン６３ｗを横切る。前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．はセルトランジスタのソースラインかドレインラインの役割を果たす。
【００２７】
前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．は前記複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’、．．．間の半導体基板、すなわちＰウェル領域５５ｐと接触する。前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と接触するＰウェル領域５５ｐの表面にはＮ型の不純物領域６５、望ましくは１０18／ｃｍ3以上の濃度でドーピングされたＮ型の不純物領域が形成される。
【００２８】
前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の領域のうち前記複数のワードラインパターン６３ｗ間のＰウェル領域５５ｐに複数のトレンチ領域（Ｔ）が形成される。前記複数のトレンチ領域（Ｔ）は前記Ｎ型の不純物領域６５より深くなければならない。前記各トレンチ領域（Ｔ）の側壁及び底にＰ型の不純物でドーピングされたフィールドチャンネル阻止層７５をさらに備えることもできる。前記フィールドチャンネル阻止層７５は互いに隣り合ったソース領域及びドレイン領域間の素子分離特性を向上させる。
【００２９】
結果的に、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と接触するＰウェル領域５５ｐの表面に形成されたＮ型の不純物領域６５はセルトランジスタのソース領域かドレイン領域に該当する。そして、前記副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．間の半導体基板の表面のうち前記ワードラインパターンの下部の半導体基板の表面領域はセルトランジスタのチャンネル領域に該当する。
【００３０】
前記複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’．．．及び複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．上に前記複数のトレンチ領域（Ｔ）を充填する層間絶縁層８７が形成される。前記層間絶縁層８７上には前記複数の副ビットラインＳＢＬ１、ＳＢＬ２、ＳＢＬ３、ＳＢＬ４．．．と並んだ複数のビットラインＢＬ１’、ＢＬ２’...が配列される。一つのビットラインは図７に図示されたように二つの副ビットラインを共有し、選択トランジスタＢＳＯ１、ＢＳＯ２、ＢＳＥ１、ＢＳＥ２により一つの副ビットラインに電気的に連結する。例えば、第１ビットラインＢＬ１’は前記層間絶縁層８７の所定領域を貫通するビットラインコンタクトホール４１と選択トランジスタＢＳＯ１、ＢＳＯ２を第１副ビットラインＳＢＬ１または第３副ビットラインＳＢＬ３と連結する。これと同様に、第２ビットラインＢＬ２’もやはり前記層間絶縁層８７の所定領域を貫通するビットラインコンタクトホール４３と選択トランジスタＢＳＥ１、ＢＳＥ２を通じて第２副ビットラインＳＢＬ２か第４副ビットラインＳＢＬ４と連結する。図７にて、ＢＯ１、ＢＯ２、ＢＥ１、ＢＥ２は選択ラインを示し、Ｓ．Ａ．はセンス増幅器を示し、ＶＧはトランジスタ（Ｑ２）に印加される制御信号を示す。
【００３１】
次に、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明する。
図８Ａから図１４Ａ及び図８Ｂから図１４Ｂは、本実施例によるノア型マスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。各図面において、参照符号「ＣＡ」及び「ＰＣ」で表示した部分は各々セルアレイ領域及び周辺回路領域を示す。さらに、図８Ａから図１４Ａのセルアレイ領域は図５のＡＡ’線による断面図であり、図８Ｂから図１４Ｂは図５のＢＢ’線による断面図である。
【００３２】
図８Ａ及び図８Ｂを参照すれば、シリコン基板のような半導体基板５１の所定領域に活性領域を限定する素子分離層５３を形成する。前記素子分離層５３はいままでよく知られたロコス工程またはトレンチ素子分離工程を利用して形成する。
前記素子分離層５３が形成された半導体基板の前領域、すなわちセルアレイ領域（ＣＡ）全体及び周辺回路領域（ＰＣ）全体にＰ型不純物を注入してＰウェル領域５５ｐを形成する。加えて、前記Ｐウェル領域５５ｐ周辺の半導体基板５１の表面にはＮ型の不純物を注入してＮウェル領域５５ｎを形成する。この時、前記素子分離層５３下の半導体基板５１に形成されるＰウェル領域５５ｐまたはＮウェル領域５５ｎは活性領域下の半導体基板に形成されるＰウェル領域５５ｐまたはＮウェル領域５５ｎより浅く形成され、フィールドチャンネル阻止層の役割を果たす。前記Ｐウェル領域５５ｐ及びＮウェル領域５５ｎが形成された半導体基板の活性領域の表面にセルトランジスタ及び周辺回路のモストランジスタのしきい値電圧を調節するための不純物を追加して注入することもできる。
【００３３】
前記活性領域上にゲート絶縁層５７、例えば熱酸化層を形成する。前記ゲート絶縁層５７が形成された半導体基板５１の全面に導電層及びキャッピング層を順番に形成する。前記導電層はドーピングされたポリシリコン層または金属ポリサイド層より形成する。前記金属ポリサイド層はドーピングされたポリシリコン層及び耐火性金属を含有する金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層は写真工程時に乱反射を最小化させることができる絶縁層、例えばシリコン窒化層、シリコンオキシナイトライド層（ＳｉＯＮ）、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかより形成することが望ましい。
【００３４】
前記キャッピング層及び導電層を順次にパターニングすることにより、セルアレイ領域（ＣＡ）に複数のワードラインパターン６３ｗを並んで形成すると同時に、周辺回路領域（ＰＣ）にゲートパターン６３ｎ、６３ｐを形成する。前記各ワードラインパターン６３ｗは導電層パターンよりなるワードライン（図５のＷＬ１’、ＷＬ２’、またはＷＬ３’）及びその上に積層されたキャッピング層パターン６１より構成される。さらに、前記各ゲートパターン（６３ｎまたは６３ｐ）もやはり導電層パターンよりなるゲート電極（５９ｎまたは５９ｐ）及びその上に積層されたキャッピング層パターン６１より構成される。ここで、ゲート電極５９ｎは周辺回路領域（ＰＣ）のＰウェル領域５５ｐの上部に形成され、ＮＭＯＳトランジスタのゲート電極の役割を果たす。これと同様に、ゲート電極５９ｐは周辺回路領域（ＰＣ）のＮウェル領域５５ｎの上部に形成され、ＰＭＯＳトランジスタのゲート電極の役割を果たす。
【００３５】
前記複数のワードラインパターン６３ｗをイオン注入マスクとして使用し前記セルアレイ領域（ＣＡ）に選択的にＮ型の不純物を注入することにより、複数のワードラインパターン６３ｗ間の半導体基板の表面にＮ型の不純物領域６５を形成する。前記Ｎ型の不純物領域６５は１０18／ｃｍ3以上の高濃度でドーピングすることが望ましい。
【００３６】
図９Ａ及び図９Ｂを参照すれば、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐに選択的にＮ型の不純物、例えばリンイオンを注入して、前記ゲートパターン６３ｎの両側の活性領域にＮ型のＬＤＤ領域６７を形成する。前記Ｎ型のＬＤＤ領域６７が形成された半導体基板の全面に絶縁層６９、例えば高温酸化層（ＨＴＯ）を形成する。
【００３７】
図１０Ａ及び図１０Ｂを参照すれば、前記セルアレイ領域（ＣＡ）内の絶縁層６９を選択的に異方性蝕刻して、各ワードラインパターン６３ｗの側壁にスペーサ６９ｃを形成する。これにより、各ワードラインＷＬ１’、ＷＬ２’、ＷＬ３’は前記スペーサ６９ｃ及びキャッピング層パターン６１により覆われる。引続き、前記セルアレイ領域（ＣＡ）に選択的にセルトランジスタのしきい値電圧を調節するためのＰ型の不純物７１、例えばボロンイオンを注入する。セルトランジスタのしきい値電圧は０ボルトから２ボルト間の値に調節することが望ましい。前記Ｐ型の不純物７１を注入するイオン注入工程は、前記Ｐ型の不純物７１がワードラインパターン６３ｗを貫通するように適切なエネルギーで実施する。次いで、前記複数のワードラインパターン６３ｗ間に残存するゲート絶縁層５７または自然酸化膜を除去してＮ型不純物領域６５を露出させる。
【００３８】
図１１Ａ及び図１１Ｂを参照すれば、前記Ｎ型不純物領域６５が露出した半導体基板の全面に導電層及びキャッピング層を順番に形成する。前記導電層はＮ型の不純物でドーピングされたポリシリコン層または金属ポリサイド層より形成することが望ましい。前記金属ポリサイド層はＮ型の不純物でドーピングされたポリシリコン層及び金属シリサイド層を順番に積層させて形成する。さらに、前記キャッピング層はシリコン窒化層、シリコンオキシナイトライド層、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかと共に反射防止層の機能をもつ絶縁層より形成することが望ましい。
【００３９】
一方、図８Ａ及び図８ＢにてＮ型不純物領域６５を形成しなくても、前記導電層を構成するＮ型のポリシリコン層内の不純物が後続熱工程によりＰウェル領域５５ｐに広がり、前記Ｎ型不純物領域６５に対応する不純物領域が形成されうる。この時、前記Ｎ型不純物領域６５の不純物濃度はオートドーピングにより１０18／ｃｍ3以上の濃度を維持するが望ましい。
【００４０】
前記キャッピング層及び導電層を順次にパターニングして前記複数のワードラインパターン６３ｗを横切る複数の副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’を並んで形成すると共に、各副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’上にキャッピング層パターン７３を形成する。
【００４１】
引続き、前記複数の副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’間に露出するＰウェル領域５５ｐを蝕刻して複数のトレンチ領域（Ｔ）を形成する。この時、前記複数のトレンチ領域（Ｔ）はＮ型の不純物領域６５より深く形成せねばならない。ここで、各副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’と接触するＮ型の不純物領域６５はセルトランジスタのソース領域またはドレイン領域の役割を果たす。
【００４２】
図１２Ａ及び図１２Ｂを参照すれば、前記複数のトレンチ領域（Ｔ）が形成された半導体基板の全面にＰ型不純物を注入して、各トレンチ領域（Ｔ）の側壁及び底にＰウェル領域５５ｐの不純物濃度より濃度が高いフィールドチャンネル阻止層７５を形成する。この時、前記Ｐ型不純物は半導体基板の表面に垂直な層に対し所定の角度、例えば７゜ほどで注入し、各トレンチ領域（Ｔ）の底だけではなく側壁も均一にドーピングすることが望ましい。前記フィールドチャンネル阻止層７５を形成する工程は省略することもできる。前記フィールドチャンネル阻止層７５が形成された半導体基板を熱酸化して、前記各トレンチ領域（Ｔ）の側壁及び底に熱酸化層７７を形成する。前記熱酸化層７７は各トレンチ領域（Ｔ）に加えた蝕刻損傷を治癒するために形成される。この時、副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’の側壁にも熱酸化層７７が形成される。
【００４３】
図１３Ａ及び図１３Ｂを参照すれば、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐ上部に形成された絶縁層６９を選択的に異方性蝕刻し、ゲートパターン６３ｎの側壁にスペーサ６９ｎを形成する。引続き、前記周辺回路領域（ＰＣ）のＰウェル領域５５ｐに前記ゲートパターン６３ｎ、スペーサ６９ｎ及び素子分離層５３をイオン注入マスクとして使用し、Ｎ型の不純物、例えばヒ素（Ａｓ）イオンを注入してゲートパターン６３ｎの両側の活性領域にＮ型の高濃度ソース／ドレイン領域７９を形成する。この時、スペーサ６９ｎの下部のＰウェル領域５５ｐの表面にはＮ型のＬＤＤ領域６７が残存する。前記Ｎ型のＬＤＤ領域６７及びＮ型の高濃度ソース／ドレイン領域７９はＮＭＯＳトランジスタのソース／ドレイン領域８１ｎを構成する。
【００４４】
次に、前記周辺回路領域（ＰＣ）のＮウェル領域５５ｎの上部に形成された絶縁層６９を選択的に異方性蝕刻し、ゲートパターン６３ｐの側壁にスペーサ６９ｐを形成する。引続き、前記周辺回路領域（ＰＣ）のＮウェル領域５５ｎに前記ゲートパターン６３ｐ、スペーサ６９ｐ及び素子分離層５３をイオン注入マスクとして使用し、Ｐ型の不純物、例えばボロン（Ｂ）イオンを注入してゲートパターン６３ｐの両側の活性領域にＰＭＯＳトランジスタのソース／ドレイン領域８３ｐを形成する。
【００４５】
図１４Ａ及び図１４Ｂを参照すれば、セルアレイ領域（ＣＡ）内の所望のセルトランジスタのチャンネル領域に選択的にＰ型不純物を注入して蓄積層８５を形成する。もう少し具体的には、前記周辺回路領域（ＰＣ）のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース／ドレイン領域８１ｎ、８１ｐが形成された半導体基板の全面に図５のプログラムマスク（Ｐ’）を使用してプログラムしようとするセルトランジスタのチャンネル領域の上部を開口させるフォトレジストパターン（図示せず）を形成する。前記プログラム用フォトレジストパターンをイオン注入マスクとして使用し、Ｐ型不純物、例えばボロン（Ｂ）イオンを注入し、第１副ビットラインＳＢＬ１’及び第２副ビットラインＳＢＬ２’間のＰウェル領域５５ｐのうち第２ワードラインＷＬ２’下部のＰウェル領域５５ｐの表面に蓄積層８５を形成する。これにより、前記プログラムされたセルトランジスタはプログラムされないセルトランジスタより高いしきい値電圧、例えば３.５ボルト以上のしきい値電圧を示す。
【００４６】
前記蓄積層８５が形成された半導体基板の全面に層間絶縁層８７を形成する。前記層間絶縁層８７をパターニングし、前記各副ビットラインと連結する活性領域を露出させるビットラインコンタクトホール（図示せず）を形成する。前記層間絶縁層８７上に各ビットラインコンタクトホールを充填する導電層、例えば金属層を形成する。前記導電層をパターニングして層間絶縁層８７上に複数のビットラインＢＬ１’、ＢＬ２’及び配線８９ｉを並ぶように形成する。
【００４７】
前述のように製作されたセルアレイ領域を備えるノア型マスクロム素子の読み取り動作は、選択されたセルトランジスタのソース領域と連結した副ビットラインを接地させ、前記選択されたセルトランジスタのゲート電極、すなわち選択されたワードラインに２ボルトから５ボルト間の電圧を印加し、前記選択されたセルトランジスタのドレイン領域と連結した副ビットライン、すなわち選択されたビットラインに約１.２ボルトの電圧を印加することによりなされる。この時、前記選択されたセルトランジスタがプログラムされたセルトランジスタならば、前記選択されたビットラインを通じていかなる電流も流れない。しかし、前記選択されたセルトランジスタがプログラムされないセルトランジスタならば、前記選択されたビットラインを通じて所定のセル電流が流れる。これにより、選択されたセルトランジスタに保存された情報が論理「１」または論理「０」に該当しているかを判読できる。本発明は前記実施例に限定されずに当業者の水準でその変形及び改良が可能である。
【００４８】
【発明の効果】
前述のように本発明によれば、セルトランジスタのゲート電極に該当するワードラインを形成した後、セルトランジスタのソース領域及びドレイン領域を形成する。ここで、セルトランジスタのソース領域及びドレイン領域は高濃度でドーピングするか、副ビットラインを構成するドーピングされたポリシリコン層内の不純物を拡散させて形成する。これにより、本発明のセルトランジスタの有効チャンネル長さは従来の技術に比べて長く形成できる。
【００４９】
さらに、本発明によれば、各副ビットラインの抵抗をセルトランジスタのソース領域及びドレイン領域とは別途に低く調節できる。従って、セルトランジスタの電気的な特性が低下することを防止すると共にセルトランジスタのパンチスルー余裕度を増大させられる。結果的に、本発明は従来技術に比べてノア型マスクロム素子のセルアレイ領域の集積度をより一層増加させられる。
【００５０】
これに加えて、本発明によれば、従来技術のようなように埋め込まれたＮ+層を形成する必要がない。これにより、半導体基板の表面濃度、すなわちＰウェル領域及びＮウェル領域表面の濃度が局部的に不均一になる問題点を防止できる。結果的に、半導体基板の全体にわたり均一した特性を持つモストランジスタを具現できる。
【００５１】
さらに、本発明によれば、セルトランジスタのソース領域及びドレイン領域間にトレンチ領域が形成される。従って、ソース領域及びドレイン領域間の素子分離特性を改善させられる。
以上、実施例を通じて本発明を具体的に説明したが、本発明はこれに限定されずに、本発明の技術的思想内で当分野にて通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】従来のノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図２】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図３】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図４】図１のＡＡ’線及びＢＢ’線に沿って従来のマスクロム素子のセルアレイ領域を形成する方法を説明するための断面図である。
【図５】本発明の実施例によるノア型マスクロム素子のセルアレイ領域の一部分を示す平面図である。
【図６】図５のＡＡ’線及びＢＢ’線による断面図である。
【図７】本発明の実施例によるマスクロムのセルアレイ領域の等価回路図である。
【図８】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図９】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１０】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１１】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１２】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１３】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【図１４】図５のＡＡ’線に沿った部分及び周辺回路領域の断面図、ならびに図５のＢＢ’線による断面図である。
【符号の説明】
５１ 半導体基板
ＢＬ１’、ＢＬ２’ ビットライン
ＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’ 副ビットライン
Ｔ トレンチ領域
ＷＬ１’、ＷＬ２’、ＷＬ３’ ワードライン
Claims (14)
- 半導体基板の上に並んで形成され、前記半導体基板と絶縁された複数のワードラインと、
前記複数のワードラインの上部に前記複数のワードラインと直交するように並び、前記複数のワードライン間の半導体基板と接触する複数の副ビットラインと、
前記複数の副ビットラインならびに前記複数のワードラインにより露出する半導体基板に形成された複数のトレンチ領域と、
前記各副ビットラインの上部に前記各副ビットラインと並んで配列された複数のビットラインとを備えることを特徴とするノア型マスクロム素子のセルアレイ領域。 - 前記半導体基板は、Ｐウェル領域を有する半導体基板またはＰ型半導体基板であることを特徴とする請求項１に記載のノア型マスクロム素子のセルアレイ領域。
- 前記各副ビットラインと接触する半導体基板の表面にＮ型のソース及びドレイン領域が形成され、前記各副ビットラインの間の半導体基板の表面のうち前記複数のワードラインが形成されている半導体基板の表面にはチャンネル領域が形成されることを特徴とする請求項２に記載のノア型マスクロム素子のセルアレイ領域。
- 前記各トレンチ領域の側壁及び底にＰ型の不純物領域をさらに備えることを特徴とする請求項２に記載のノア型マスクロム素子のセルアレイ領域。
- 半導体基板の上にゲート絶縁層を形成する段階と、
前記ゲート絶縁層の上に複数のワードラインパターンを並ぶように形成する段階と、
前記複数のワードラインパターンの上部に前記複数のワードラインパターンと直交しかつ前記複数のワードラインパターン間の半導体基板と接触する複数の副ビットラインパターンを形成する段階と、
前記複数のワードラインパターンならびに前記複数の副ビットラインパターンを自己整列蝕刻マスクとして使用し前記半導体基板を蝕刻することにより、複数のトレンチ領域を形成する段階と、
前記複数のトレンチ領域が形成された半導体基板の全面に層間絶縁層を形成する段階と、
前記層間絶縁層をパターニングし、前記各副ビットラインパターンを構成する副ビットラインと連結する活性領域を露出させるビットラインコンタクトホールを形成する段階と、
前記層間絶縁層の上に前記各副ビットラインパターンと平行でかつ前記各ビットラインコンタクトホールを通じて前記各副ビットラインと電気的に連結されるビットラインを形成する段階とを含むノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のワードラインパターンを形成する段階は、
前記ゲート絶縁層が形成された半導体基板の全面に導電層及びキャッピング層を順番に形成する段階と、
前記キャッピング層及び前記導電層を順次にパターニングし、前記ゲート絶縁層の上に並んだ複数のワードラインならびに前記各ワードラインの上に積層されたキャッピング層パターンを形成する段階とを含むことを特徴とする請求項５に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記導電層は、ドーピングされたポリシリコン層または金属ポリサイド層から形成されることを特徴とする請求項６に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記キャッピング層は、シリコン窒化層、シリコンオキシナイトライド層、またはシリコン窒化層あるいはシリコンオキシナイトライド層上に形成されたシリコン酸化膜で構成された複合層のいずれかから形成されることを特徴とする請求項６に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記複数の副ビットラインパターンを形成する段階は、
前記複数のワードラインパターンの側壁にスペーサを形成する段階と、
前記各ワードラインパターンの間の半導体基板の上に残存するゲート絶縁層を蝕刻し、前記複数のワードラインパターン間の半導体基板を露出させる段階と、
前記複数のワードラインパターン間の半導体基板の露出後得られた半導体基板の全面に導電層及びキャッピング層を順番に形成する段階と、
前記キャッピング層及び前記導電層を順次にパターニングし、前記複数のワードラインパターンを横切る複数の副ビットラインならびに前記各副ビットラインの上に積層されたキャッピング層パターンを形成する段階とを含むことを特徴とする請求項５に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記スペーサを形成する段階前に、
前記複数のワードラインパターン間の半導体基板の表面に前記半導体基板と別の導電型の不純物でドーピングされた不純物領域を形成する段階をさらに含むことを特徴とする請求項９に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のトレンチ領域は、前記不純物領域より深く形成されることを特徴とする請求項１０に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
- 前記複数のトレンチ領域を形成する段階後に、
前記複数のトレンチ領域の側壁及び底に前記半導体基板と同一の導電型の不純物を注入し、フィールドチャンネル阻止層を形成する段階と、
前記複数のトレンチ領域の側壁及び底に熱酸化層を形成する段階とをさらに含むことを特徴とする請求項５に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記複数のトレンチ領域を形成する段階後に、
前記複数の副ビットラインパターン間の半導体基板と前記複数のワードラインパターンとが互いに重なるチャンネル領域のうち所望のチャンネル領域に選択的に前記半導体基板と同一の導電型の不純物を注入し、所望のセルトランジスタをプログラムする段階をさらに含むことを特徴とする請求項５に記載のノア型マスクロム素子のセルアレイ領域の形成方法。 - 前記副ビットラインを構成する導電層内の不純物は、前記セルアレイ領域の形成過程中にオートドーピングにより前記複数のワードラインパターン間の半導体基板の表面に前記半導体基板と別の導電型の不純物領域を形成することを特徴とする請求項５に記載のノア型マスクロム素子のセルアレイ領域の形成方法。
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