JP2002343893A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002343893A JP2001144116A JP2001144116A JP2002343893A JP 2002343893 A JP2002343893 A JP 2002343893A JP 2001144116 A JP2001144116 A JP 2001144116A JP 2001144116 A JP2001144116 A JP 2001144116A JP 2002343893 A JP2002343893 A JP 2002343893A
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Junji Yamada
順治 山田
Yutaka Yamada
裕 山田
Junichi Ariyoshi
潤一 有吉
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Abstract

(57)【要約】 【課題】 マスクＲＯＭを構成する各素子への情報書き
込み時に、出力ポートの出力形態を切り替える製造技術
を確立する。 【解決手段】 半導体基板１上にゲート絶縁膜５を介し
てゲート電極８を形成する工程と、当該ゲート電極８に
隣接するようにソース・ドレイン領域を形成する工程
と、前記ゲート電極８を被覆する層間絶縁膜１４を介し
てＡｌ配線１５を形成する工程と、前記Ａｌ配線１５上
に形成したフォトレジスト２３と当該Ａｌ配線１５をマ
スクに前記基板表層に不純物イオンを注入することで、
マスクＲＯＭを構成する各素子に情報を書き込むと共
に、出力ポートの出力形態を切り替える工程とを具備し
たことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しく言えば、マスクＲＯＭ(Read On
ly Memory)を構成する各素子への情報書き込み時に、出
力ポートの出力形態を切り替える製造技術に関する。
【０００２】
【従来の技術】マスクＲＯＭのＴＡＴ(Turn Around Tim
e)を短縮するために、Ａｌ配線形成後に情報書き込み
（プログラム書き込み、ＲＯＭ書き込みとも言う。）の
ためのイオン注入を行う技術としては、種々のものが知
られている。以下、図６を用いて従来の製造方法を説明
する。
【０００３】工程１：図６（a）に示すように、Ｐ型の
半導体基板５１上に熱酸化法もしくはＣＶＤ法を用いて
シリコン酸化膜より成るパッド酸化膜５２を厚さ２５ｎ
ｍに形成する。パッド酸化膜５２は半導体基板５１の表
面を保護する目的で形成される。
【０００４】次に、全面に耐酸化膜であるシリコン窒化
膜５３を形成し、その後、シリコン窒化膜５３に、素子
分離膜５４を形成するための紙面に垂直な方向に長い帯
状の開口部５３ａを形成する。
【０００５】工程２：図６（ｂ）に示すように、シリコ
ン窒化膜５３をマスクとしたＬＯＣＯＳ法を用いて半導
体基板５１を酸化して、素子分離膜５４を形成する。こ
のとき、半導体基板５１とシリコン窒化膜５３との間に
酸化領域が侵入してバーズビーク５４ａが形成される。
次に、シリコン窒化膜５３及びパッド酸化膜５２を除去
し、熱酸化法を用いてゲート絶縁膜５５を厚さ１４ｎｍ
乃至１７ｎｍに形成する。次に、ＣＶＤ法を用いてポリ
シリコン膜を厚さ３５０ｎｍに形成し、リンをドーピン
グしてＮ型の導電膜５６を形成する。
【０００６】工程３：図６（ｃ）に示すように、素子分
離膜５４を直交する方向に長い帯状に導電膜５６をエッ
チングしてゲート電極５６ａを形成する（ただし、エッ
チング領域は紙面に対して平行な面になされるので、図
示されていない）。次に、ゲート電極５６ａをマスクと
しボロンなどのＰ型不純物をイオン注入し、ソース領域
及びドレイン領域を形成する（ソース領域、ドレイン領
域は紙面に対し垂直な方向のゲート電極両端部下に形成
されるので、図示されていない）。
【０００７】以上により、マトリックス状に配列された
メモリーセルトランジスタが形成される。次に、全面に
シリコン酸化膜より成る層間絶縁膜５７を厚さ５００ｎ
ｍに形成する。次に、ビット線となる紙面に対して垂直
な方向に長い帯状のＡｌ配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作り溜をしておくことができる。
尚、作り溜をしておく場合は、全面に保護膜としてシリ
コン酸化膜５９を形成しておく。
【０００８】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図６（ｄ）に示すよ
うに、マスクＲＯＭ書き込み用の開口部６０ａを有する
フォトレジスト６０を形成する。次に、開口部からゲー
ト電極５６ａ直下の半導体基板５１にボロン等のＰ型不
純物をイオン注入することにより、所定のメモリーセル
トランジスタをデプレッション化する。これにより、か
かるメモリーセルトランジスタのしきい値電圧が低くな
り、ＲＯＭデータが書き込まれる。
【０００９】
【発明が解決しようとする課題】ここで、マスクＲＯＭ
の切り替え時に、ユーザー毎に出力ポートの出力形態を
オープンドレイン出力もしくはインバータ出力のいずれ
かに切り替える必要がある。
【００１０】このとき、上記出力ポートの出力形態の切
り替え工程として、Ｐチャネル型ＭＯＳトランジスタを
デプレッション化する作業をゲート電極の形成前にボロ
ンイオンを注入することで行っていた。
【００１１】このように出力ポートの出力形態の切り替
えをゲート電極形成前のイオン注入工程で行う場合、当
該工程がかなり前段階となるため、上記ＲＯＭデータの
書き込み工程を後置化するメリットがなくなる。
【００１２】更に、前記出力ポートの出力形態を切り替
えるスイッチを形成する際に用いるフォトレジスト膜の
開口部は、ＲＯＭ書き込み用開口部に比して小さく、し
かも複数のパッド３２に対応して、各スイッチ形成用開
口部はそれぞれ隣接するように形成されている（図４
（ａ）参照）。
【００１３】しかし、このようなＲＯＭ２９やＰＤスイ
ッチ３０が基板１（チップ）上に構成される領域は、チ
ップ上のある限られた領域に過ぎず（例えば、図示した
説明は省略するが、ＲＯＭ形成領域よりも広い範囲でＳ
ＲＡＭ形成領域やロジック部形成領域が形成されてい
る。）、そのために前記ＲＯＭ書き込み用開口部やＰＤ
スイッチ形成用開口部以外の比較的広い領域では開口部
がなく、フォトレジスト膜の面積割合が大きくなってい
る。
【００１４】このようにチップ上の広い範囲を占める開
口部のないフォトレジスト膜からの張力で開口部の断面
形状がほぼ垂直とならずに傾いてしまい、開口部上部で
の開口径が広がってしまう。
【００１５】そのため、そのままの状態で前記層間絶縁
膜のエッチングを行うと、その傾斜を反映したままエッ
チングが進み、ＲＯＭ書き込み及び出力ポートの出力形
態をスイッチ切り替えすべきトランジスタ上に層間絶縁
膜が残ったエッチング形状となってしまう。特に、上述
したようにＲＯＭ書き込み用開口部に比して小さく、し
かも複数のパッド３２に対応して、隣り合う開口部が隣
接するように形成される各スイッチ形成用開口部で、そ
の影響が大きくなる傾向にある。
【００１６】従って、本来、ＲＯＭ書き込み及びスイッ
チ切り替えすべきトランジスタのチャネル領域への不純
物が十分に注入されずに、書き込み不良や切り替え不良
が発生することがあった。
【００１７】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、当該ゲ
ート電極に隣接するようにソース・ドレイン領域を形成
する工程と、前記ゲート電極を被覆する層間絶縁膜を介
して金属配線を形成する工程と、前記金属配線上に形成
したフォトレジストと当該金属配線をマスクに前記基板
表層に不純物イオンを注入することで、マスクＲＯＭを
構成する各素子に情報を書き込むと共に、出力ポートの
出力形態を切り替える工程とを具備し、当該出力ポート
の出力形態を切り替える工程は、パッドへの出力形態を
オープンドレイン出力もしくはインバータ出力に切り替
えることを特徴とする。
【００１８】また、前記出力ポートの出力形態を切り替
えるスイッチ近傍に隣接するように凹部が形成されたフ
ォトレジスト膜を用いて、スイッチ形成用開口を形成す
ることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。
【００２０】工程１：図１（ａ）に示すように、従来の
製造工程の工程１と同様にして、半導体基板１上にパッ
ド酸化膜２を形成し、開口部を有するシリコン窒化膜３
を形成する。
【００２１】工程２：図１（ｂ）に示すように、半導体
基板１上に形成されたシリコン窒化膜３をマスクにして
ＬＯＣＯＳ法によって半導体基板１を酸化し、素子分離
膜４を形成する。
【００２２】次に、パッド酸化膜２及びシリコン窒化膜
３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ１
４ｎｍ乃至１７ｎｍに形成し、ＣＶＤ法を用いてポリシ
リコン膜を１００ｎｍに形成し、リンをドーピングして
Ｎ型の導電膜６を形成する。
【００２３】続いて、タングステンなどの高融点金属の
シリサイド膜７を１５０ｎｍに形成する。シリサイド膜
７は導電膜６と共にゲート電極となり、ゲート電極の電
気抵抗を低減するのみならず、後に述べるようにゲート
電極を保護する働きももつ。
【００２４】工程３：図１（ｃ）に示すように、前記素
子分離膜４と直交する方向に長い帯状に、導電膜６及び
シリサイド膜７をエッチングしてゲート電極８を形成す
る（ただし、エッチング領域は紙面に対して平行な面に
なされるので、図示されていない）。
【００２５】次にゲート電極８をマスクとしてボロンな
どのＰ型イオン注入を行い、ソース領域及びドレイン領
域を形成する（ソース領域、ドレイン領域は紙面に対し
垂直な方向のゲート電極８両端部下に形成されるので図
示されていない）。
【００２６】以上により、マトリックス状に配列された
メモリーセルトランジスタが形成される。
【００２７】そして、全面にＣＶＤ法によりシリコン酸
化膜１０、シリコン窒化膜１１、ポリシリコン膜１２、
更にシリコン酸化膜１３より成る第１の層間絶縁膜１４
を６００ｎｍで形成する。ここで、前記ポリシリコン膜
１２は、後述する層間絶縁膜１４をエッチングする際の
エッチングストッパとなる。
【００２８】工程４：図２（ａ）に示すように、前記層
間絶縁膜１４上にＡｌ膜等から成る金属膜を形成し、当
該金属膜をパターニングしてワード線となる第１のＡｌ
配線１５を形成する。また、このとき、Ａｌ配線１５の
端部１５ａ（図２（ｂ）参照）が、素子分離膜４の端部
の直上に配置されるように形成する。
【００２９】そして、全面に平坦化のためシリコン酸化
膜１６、ＳＯＧ膜１７、シリコン酸化膜１８の３層膜か
ら成る第２の層間絶縁膜１９を６００ｎｍで形成し、当
該層間絶縁膜１９上にＡｌ膜等から成る金属膜を形成
し、当該金属膜をパターニングしてビット線となる第２
のＡｌ配線２０を形成する。
【００３０】工程５：図２（ｂ）に示すように、前記第
２のＡｌ配線２０を被覆するように全面に６００ｎｍの
第３の層間絶縁膜２１を形成し、当該層間絶縁膜２１上
にＡｌ膜等から成る金属膜を形成し、当該金属膜をパタ
ーニングして第３のＡｌ配線２２を形成する。
【００３１】ここまでは、メモリーセルトランジスタに
どのようなプログラムを書き込むかに関係せずに製造で
きるため、ウエハの作り溜をしておくことができる。作
り溜をしておく場合、金属配線層の保護と腐食防止のた
めに、表面に５０ｎｍ程度の薄いシリコン酸化膜等によ
る保護膜２３を形成しておく。
【００３２】工程５：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図２（ｂ）に示すよ
うに、全面にフォトレジスト２４を１０００ｎｍ程度に
形成し、露光、現像して所定メモリーセルの上方の領域
に開口部２４ａを設ける。このとき、開口部２４ａの大
きさを注入領域よりも大きく形成することにより、Ａｌ
配線１５の端部１５ａを露出させる。次に、フォトレジ
スト２４及びＡｌ配線１５をマスクとして、層間絶縁膜
１４をエッチングする。エッチングは異方性ドライエッ
チングであり、ゲート電極上面から１００ｎｍだけ層間
絶縁膜１４を残存させる。
【００３３】更に、開口部２１ａからゲート電極８直下
の半導体基板１にボロンなどのＰ型不純物をイオン注入
することにより、所定のメモリーセルトランジスタをデ
プレッション化する。上述したようにＡｌ配線１５の端
部は素子分離膜４の端部の直上に形成されているので、
これをマスクとして用いることにより、より精度の高い
イオン注入ができる。これにより、かかるメモリーセル
トランジスタのしきい値電圧が低くなり、ＲＯＭデータ
が書き込まれる。
【００３４】以上の工程を経て、所望のプログラムの書
き込まれたマスクＲＯＭが完成する。
【００３５】そして、本発明の特徴は、上記マスクＲＯ
ＭへのＲＯＭデータの書き込み工程と同一工程において
出力ポートの出力形態の切り替えを行うことである。
【００３６】以下、本発明に係る出力ポートの出力形態
の切り替え回路について説明する。
【００３７】図３に示すように電源電圧Ｖccと接地電圧
Ｖssとの間にＰチャネル型ＭＯＳトランジスタＴｒ１、
Ｐチャネル型ＭＯＳトランジスタＴｒ２及びＮチャネル
型ＭＯＳトランジスタＴｒ３が直列接続され、前記Ｐチ
ャネル型ＭＯＳトランジスタＴｒ１とＰチャネル型ＭＯ
ＳトランジスタＴｒ２との接続点から出力された信号が
ＮＡＮＤ回路３１の一方に入力され、他方にはＬレベル
もしくはＨレベルのデータが入力される。尚、前記Ｐチ
ャネル型ＭＯＳトランジスタＴｒ１、Ｐチャネル型ＭＯ
ＳトランジスタＴｒ２及びＮチャネル型ＭＯＳトランジ
スタＴｒ３の各ゲートは、電源電圧Ｖccに接続されてい
る。
【００３８】また、前記ＮＡＮＤ回路３１の出力は、電
源電圧Ｖccと接地電圧Ｖssとの間に直列接続されたＰチ
ャネル型ＭＯＳトランジスタＴｒ４及びＮチャネル型Ｍ
ＯＳトランジスタＴｒ５の前記Ｐチャネル型ＭＯＳトラ
ンジスタＴｒ４のゲートに入力されている。
【００３９】更に、Ｐチャネル型ＭＯＳトランジスタＴ
ｒ４とＮチャネル型ＭＯＳトランジスタＴｒ５の接続点
が、パッド３２に接続されている。
【００４０】そして、本実施形態では前記Ｐチャネル型
ＭＯＳトランジスタＴｒ２にボロンイオンを注入するこ
とで、当該Ｐチャネル型ＭＯＳトランジスタＴｒ２をデ
プレッション化した切り替えスイッチ３０（以下、Ｐチ
ャネル型ＭＯＳトランジスタをデプレッション化したス
イッチということで、ＰＤスイッチ３０と呼ぶ）を構成
している。
【００４１】以下、この場合の出力ポートの出力形態に
ついて説明する。
【００４２】前述したようにＰチャネル型ＭＯＳトラン
ジスタＴｒ２をデプレッション化することで、ＮＡＮＤ
回路３１の一方の入力がＬレベルとなるため、他方の入
力データに関わらず、当該ＮＡＮＤ回路３１からはＨレ
ベルが出力され、Ｐチャネル型ＭＯＳトランジスタＴｒ
４はオフする。
【００４３】その結果、パッドはＮチャネル型ＭＯＳト
ランジスタＴｒ５のドレインに接続されて成るオープン
ドレイン出力となる。
【００４４】また、Ｐチャネル型ＭＯＳトランジスタＴ
ｒ１をデプレッション化した場合の出力ポートの出力形
態について説明する。
【００４５】この場合には、前記ＮＡＮＤ回路３１の一
方の入力がＨレベルとなるため、当該ＮＡＮＤ回路３１
の他方に入力されるデータによって前記Ｐチャネル型Ｍ
ＯＳトランジスタＴｒ４はオン・オフが切り替わるた
め、パッドからの出力形態はインバータ出力となる。
【００４６】そして、本発明では、マスクＲＯＭの情報
書き込み工程と出力ポートの出力形態の切り替え工程と
を同一工程で行っている。
【００４７】即ち、図４に示すように同一基板１上に構
成されるＲＯＭ２９とパッド３２に接続され、当該パッ
ド３２の出力形態を任意に選択可能にするＰＤスイッチ
３０とを同一のイオン注入工程において形成している。
そのため、製造工程数が増大することがなく、しかも本
実施形態のようにＴＡＴの短縮を図るためにＡｌ配線１
５形成後にＲＯＭ書き込みを行う、いわゆるＲＯＭの後
置化プロセスにおいて、ＰＤスイッチを構成しているた
め、従来のようにゲート電極形成前のイオン注入工程に
比してＴＡＴの短縮化が可能となり、しかも本工程はＲ
ＯＭ書き込み用のマスク変更だけで、出力ポートの出力
形態の切り替えが可能になる。
【００４８】図５（ａ）は上記ＰＤスイッチ３０を示す
平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ線断面
図である。尚、図５（ａ）ではＰＤスイッチ形成用開口
領域を示すための便宜的な図面であり、素子分離膜４上
やゲート電極８上に形成される各膜の図示は省略してあ
る。
【００４９】以下、本発明の他の実施形態について説明
する。
【００５０】ここで、他の実施形態の特徴は、一実施形
態におけるＲＯＭ書き込み用開口部及びＰＤスイッチ形
成用開口部を有するフォトレジスト膜２４に、当該ＰＤ
スイッチ３０近傍に隣接するように凹部３３を形成して
成るフォトレジスト膜を用いて、ＲＯＭ書き込み用開口
及びＰＤスイッチ形成用開口及び凹部３３をそれぞれ形
成するものである。
【００５１】このように他の実施形態では、ＰＤスイッ
チ形成用開口の近傍に隣接するように凹部３３を形成し
たことで、従来のようなチップ上の広い範囲を占める開
口部のないフォトレジスト膜からの張力で開口部の断面
形状がほぼ垂直とならずに傾いてしまい、出力ポートの
出力形態をスイッチ切り替えすべきトランジスタ上に層
間絶縁膜が残ったエッチング形状となり、スイッチ切り
替えすべきトランジスタのチャネル領域への不純物が十
分に注入されずに、切り替え不良が発生するといった問
題を解決できる。
【００５２】また、同様に、前記ＲＯＭ書き込み用開口
の形状も安定し、ＲＯＭ書き込みすべきトランジスタの
チャネル領域への不純物が十分に注入されずに、書き込
み不良が発生するといった問題も解決できる。
【００５３】尚、上記凹部３３の下層には、当該凹部３
３をエッチング形成する際のエッチングストッパと成る
膜を形成しておくことで、当該凹部３３よりも下層の配
線を切断しないようにすることができる。例えば、上層
配線と同一膜でエッチングストッパ膜を形成し、当該エ
ッチングストッパ膜よりも下層に形成された下層配線の
断線を回避できる。
【００５４】尚、本発明の技術思想は、より多層の金属
配線を形成する場合にも容易に適用可能である。
【００５５】また、工程３において、そのゲート電極の
形成は、ポリシリコン膜形成、ポリシリコン膜パターニ
ング、シリサイド膜のポリシリコン膜上への選択的形成
としても良い。
【００５６】尚、上記各実施形態では、Ｐ型半導体基板
を用いる場合を説明したが、Ｎ型半導体基板でもよく、
半導体基板上に形成されたウエルでも良い。
【００５７】また、上記各実施形態において、しきい値
電圧を低くするデプレッション化イオン注入方式につい
て説明したが、しきい値を高くするイオン注入を行って
もプログラムの書き込みをすることができる。
【００５８】更に、ＰＤスイッチに限らず、Ｎチャネル
型ＭＯＳトランジスタをデプレッション化してなるＮＤ
スイッチであっても良い。
【００５９】また、本発明の適用範囲はマスクＲＯＭに
おけるプログラム書き込み方法や出力ポートの出力形態
の切り替え方法等に限定されるものでなく、各種製品に
適用できるものである。
【００６０】
【発明の効果】本発明によれば、マスクＲＯＭの情報書
き込み工程と出力ポートの出力形態の切り替え工程とを
同一工程で行うことで、製造工程数が増大することがな
く、しかもＴＡＴの短縮を図るために金属配線形成後に
ＲＯＭ書き込みを行う、いわゆるＲＯＭの後置化プロセ
スにおいて、上記出力ポートの出力形態の切り替え回路
を構成しているため、従来のようにゲート電極形成前の
イオン注入工程により出力ポートの出力形態の切り替え
るものに比してＴＡＴの短縮化が可能となる。
【００６１】また、ＲＯＭ書き込み用のマスク変更だけ
で、出力ポートの出力形態の切り替えが可能になる。
【００６２】更に、出力ポートの出力形態を切り替え可
能にするスイッチを形成するために層間絶縁膜に開口を
形成するフォトレジスト膜に対して、スイッチ形成用開
口部の近傍に隣接するように凹部を形成することで、フ
ォトレジスト膜の開口部が傾き、開口形状が不安定とな
り、スイッチ切り替えすべきトランジスタへのイオン注
入が不十分となり、切り替え不良となるといった従来の
課題を解決できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の断面図である。
【図３】本発明に係る出力ポートを説明するための回路
図である。
【図４】本発明の半導体装置を説明するための平面図で
ある。
【図５】本発明の半導体装置を説明するための断面図で
ある。
【図６】従来の半導体装置の製造方法を説明するための
断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有吉 潤一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F083 CR02 JA35 JA36 NA08

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
    ート電極を形成する工程と、当該ゲート電極に隣接する
    ようにソース・ドレイン領域を形成する工程と、前記ゲ
    ート電極を被覆する層間絶縁膜を介して金属配線を形成
    する工程と、前記金属配線上に形成したフォトレジスト
    と当該金属配線をマスクに前記基板表層に不純物イオン
    を注入することで、マスクＲＯＭを構成する各素子に情
    報を書き込むと共に、出力ポートの出力形態を切り替え
    る工程とを具備したことを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 前記出力ポートの出力形態を切り替える
    工程は、パッドへの出力をオープンドレイン出力もしく
    はインバータ出力に切り替えるスイッチを所望のトラン
    ジスタにイオン注入することで形成することを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記出力ポートの出力形態を切り替え可
    能にするスイッチ形成用開口部の近傍に隣接するように
    凹部が形成されたフォトレジスト膜を用いて、スイッチ
    形成用開口を形成することを特徴とする請求項１に記載
    の半導体装置の製造方法。
JP2001144116A 2001-05-15 2001-05-15 半導体装置の製造方法 Pending JP2002343893A (ja)

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