JP3132126B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3132126B2 JP3132126B2 JP04073396A JP7339692A JP3132126B2 JP 3132126 B2 JP3132126 B2 JP 3132126B2 JP 04073396 A JP04073396 A JP 04073396A JP 7339692 A JP7339692 A JP 7339692A JP 3132126 B2 JP3132126 B2 JP 3132126B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係わり、特に、オフセット構造を有する薄膜
トランジスタ型半導体装置（ＴＦＴ）およびその製造方
法と、そのＴＦＴを負荷トランジスタとして用いたスタ
テックラム（ＳＲＡＭ）の製造方法に関する。
製造方法に係わり、特に、オフセット構造を有する薄膜
トランジスタ型半導体装置（ＴＦＴ）およびその製造方
法と、そのＴＦＴを負荷トランジスタとして用いたスタ
テックラム（ＳＲＡＭ）の製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭなどの半導体装置では、高集積
化および低スタンバイ電流化などの要求から、負荷トラ
ンジスタをＴＦＴで構成する装置が開発されている。Ｓ
ＲＡＭなどにおいて、ＴＦＴを形成する場合には、図９
に示すように、層間絶縁層２上に、ＴＦＴのゲート電極
層４を所定パターンで形成し、その上に、ゲート絶縁層
６を介して半導体層８を成膜する。
化および低スタンバイ電流化などの要求から、負荷トラ
ンジスタをＴＦＴで構成する装置が開発されている。Ｓ
ＲＡＭなどにおいて、ＴＦＴを形成する場合には、図９
に示すように、層間絶縁層２上に、ＴＦＴのゲート電極
層４を所定パターンで形成し、その上に、ゲート絶縁層
６を介して半導体層８を成膜する。
【０００３】ゲート電極層４および半導体層８は、ＣＶ
Ｄ法などで成膜されたポリシリコン層で構成される。半
導体層８には、ＴＦＴのソース領域１０、チャネル領域
１２およびドレイン領域１６が形成してある。そして、
ドレイン領域１６には、ドレイン・オフセット領域１４
が形成してある。このドレイン・オフセット領域１４を
形成するのは、ドレイン・ジャンクションでの電界強度
を弱め、トランジスタ・オフ時のドレインリーク電流を
防止するためである。ドレイン・オフセット領域１４の
領域長は、通常、０．１μｍ〜０．７μｍ程度である。
ゲート電極層４、ゲート絶縁層６および半導体層８がＭ
ＯＳ型ＴＦＴを構成しており、このＴＦＴは例えばＳＲ
ＡＭの負荷トランジスタとして用いられている。
Ｄ法などで成膜されたポリシリコン層で構成される。半
導体層８には、ＴＦＴのソース領域１０、チャネル領域
１２およびドレイン領域１６が形成してある。そして、
ドレイン領域１６には、ドレイン・オフセット領域１４
が形成してある。このドレイン・オフセット領域１４を
形成するのは、ドレイン・ジャンクションでの電界強度
を弱め、トランジスタ・オフ時のドレインリーク電流を
防止するためである。ドレイン・オフセット領域１４の
領域長は、通常、０．１μｍ〜０．７μｍ程度である。
ゲート電極層４、ゲート絶縁層６および半導体層８がＭ
ＯＳ型ＴＦＴを構成しており、このＴＦＴは例えばＳＲ
ＡＭの負荷トランジスタとして用いられている。
【０００４】
【発明が解決しようとする課題】ところが、このような
ＴＦＴでは、０．１μｍ〜０．７μｍの領域長のドレイ
ン・オフセット領域１４を有するため、そのオフセット
長の分だけ、ＴＦＴの平面的（二次元的）な寸法が増大
し、そのＴＦＴをメモリなどの分野に応用する場合に
は、メモリセルサイズの増大、すなわちチップサイズの
増大につながり、製造コストの点で不利になるという問
題点を有している。
ＴＦＴでは、０．１μｍ〜０．７μｍの領域長のドレイ
ン・オフセット領域１４を有するため、そのオフセット
長の分だけ、ＴＦＴの平面的（二次元的）な寸法が増大
し、そのＴＦＴをメモリなどの分野に応用する場合に
は、メモリセルサイズの増大、すなわちチップサイズの
増大につながり、製造コストの点で不利になるという問
題点を有している。
【０００５】本発明は、このような実状に鑑みてなさ
れ、ドレイン・オフセットあるいはソース・オフセット
などのオフセット構造をもつＴＦＴにおいて、高集積化
が可能でチップサイズの増大をもたらすことなく、トラ
ンジスタ・オフ時のリーク電流を防止するオフセット構
造を有するＴＦＴおよびその製造方法と、そのＴＦＴを
負荷トランジスタとして用いたＳＲＡＭとを提供するこ
とを目的とする。
れ、ドレイン・オフセットあるいはソース・オフセット
などのオフセット構造をもつＴＦＴにおいて、高集積化
が可能でチップサイズの増大をもたらすことなく、トラ
ンジスタ・オフ時のリーク電流を防止するオフセット構
造を有するＴＦＴおよびその製造方法と、そのＴＦＴを
負荷トランジスタとして用いたＳＲＡＭとを提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲート電極層と、ゲート絶縁層と、半導
体層とを有し、前記半導体層には、ソース領域、チャネ
ル領域およびドレイン領域が形成してある薄膜トランジ
スタが絶縁層上に形成してある半導体装置において、前
記ゲート電極層の前記ドレイン側あるいは前記ソース側
の側部に位置する前記絶縁層の表面に溝部が設けてあ
り、前記溝部内に、前記チャネル領域と前記ドレイン領
域あるいは前記ソース領域との間に位置するオフセット
領域が形成してある前記半導体層が入り込んでいること
を特徴とする。 好ましくは、前記半導体層に形成してあ
る前記オフセット領域には、前記ドレイン領域あるいは
前記ソース領域を構成する不純物拡散層の不純物濃度よ
りも濃度が低く、前記チャネル領域よりも濃度が高い不
純物がドープしてある。 また本発明は、ゲート電極層
と、ゲート絶縁層と、半導体層とを有し、前記半導体層
には、ソース領域、チャネル領域およびドレイン領域が
形成してある薄膜トランジスタが絶縁層上に形成してあ
る半導体装置の製造方法において、前記ゲート電極層の
前記ドレイン側あるいは前記ソース側の側部に位置する
前記絶縁層の表面に溝部を形成し、前記溝部に入り込む
ように前記半導体層を形成し、前記半導体層に対して前
記ソース領域および前記ドレイン領域が形成されるよう
な所定のパターンでイオン注入を行うことにより、前記
溝部に入り込んだ前記半導体層にオフセット領域を形成
することを特徴とする半導体装置の製造方法である。 好
ましくは、前記半導体層に形成してある前記オフセット
領域には、前記ドレイン領域あるいは前記ソース領域を
構成する不純物拡散層の不純物濃度より濃度が低く、前
記チャネル領域よりも濃度が高い不純物をドープする。
さらに本発明は、半導体基板の表層には、メモリセルの
フリップフロップ回路を構成する駆動用トランジスタ
と、メモリセルの選択を行う選択用トランジスタとが形
成してあり、前記半導体基板の表面には、層間絶縁層を
介してメモリセルの負荷トランジスタを薄膜トランジス
タで形成してある薄膜トランジスタ負荷型スタテックラ
ムにおいて、前記薄膜トランジスタを構成するゲート電
極層のドレイン側あるいはソース側の側部に位置する前
記層間絶縁層の表面に溝部が設けて あり、前記溝部内
に、前記薄膜トランジスタのオフセット領域が形成して
ある半導体層が入り込んでいることを特徴とする。上記
目的を達成するために、本発明のＴＦＴは、ゲート電極
層のドレイン側あるいはソース側の側部に位置する絶縁
層の表面に溝部が設けてあり、この溝部内に、チャネル
領域とドレイン領域あるいはソース領域との間に位置す
るオフセット領域が形成してある半導体層が入り込んで
いることを特徴とする。このＴＦＴは、半導体層の下層
側にゲート電極層が位置するボトムゲート構造であって
も良く、ゲート電極層の下層側に半導体層が位置するト
ップゲート構造であっても良い。上記半導体層に形成し
てあるオフセット領域には、ドレイン領域あるいはソー
ス領域を構成する不純物拡散層の不純物濃度よりも濃度
が低く、チャネル領域よりも濃度が高い不純物がドープ
してあることが望ましい。また、本発明のＴＦＴの製造
方法は、薄膜トランジスタが形成される絶縁層の表面に
溝部を形成し、この溝部に入り込むように半導体層を形
成し、この半導体層に対してソース領域およびドレイン
領域が形成されるような所定のパターンでイオン注入を
行うことにより、上記溝部に入り込んだ半導体層にオフ
セット領域を形成することを特徴とする。本発明のＳＲ
ＡＭは、このようなＴＦＴを負荷トランジスタとして用
いている。
め、本発明は、ゲート電極層と、ゲート絶縁層と、半導
体層とを有し、前記半導体層には、ソース領域、チャネ
ル領域およびドレイン領域が形成してある薄膜トランジ
スタが絶縁層上に形成してある半導体装置において、前
記ゲート電極層の前記ドレイン側あるいは前記ソース側
の側部に位置する前記絶縁層の表面に溝部が設けてあ
り、前記溝部内に、前記チャネル領域と前記ドレイン領
域あるいは前記ソース領域との間に位置するオフセット
領域が形成してある前記半導体層が入り込んでいること
を特徴とする。 好ましくは、前記半導体層に形成してあ
る前記オフセット領域には、前記ドレイン領域あるいは
前記ソース領域を構成する不純物拡散層の不純物濃度よ
りも濃度が低く、前記チャネル領域よりも濃度が高い不
純物がドープしてある。 また本発明は、ゲート電極層
と、ゲート絶縁層と、半導体層とを有し、前記半導体層
には、ソース領域、チャネル領域およびドレイン領域が
形成してある薄膜トランジスタが絶縁層上に形成してあ
る半導体装置の製造方法において、前記ゲート電極層の
前記ドレイン側あるいは前記ソース側の側部に位置する
前記絶縁層の表面に溝部を形成し、前記溝部に入り込む
ように前記半導体層を形成し、前記半導体層に対して前
記ソース領域および前記ドレイン領域が形成されるよう
な所定のパターンでイオン注入を行うことにより、前記
溝部に入り込んだ前記半導体層にオフセット領域を形成
することを特徴とする半導体装置の製造方法である。 好
ましくは、前記半導体層に形成してある前記オフセット
領域には、前記ドレイン領域あるいは前記ソース領域を
構成する不純物拡散層の不純物濃度より濃度が低く、前
記チャネル領域よりも濃度が高い不純物をドープする。
さらに本発明は、半導体基板の表層には、メモリセルの
フリップフロップ回路を構成する駆動用トランジスタ
と、メモリセルの選択を行う選択用トランジスタとが形
成してあり、前記半導体基板の表面には、層間絶縁層を
介してメモリセルの負荷トランジスタを薄膜トランジス
タで形成してある薄膜トランジスタ負荷型スタテックラ
ムにおいて、前記薄膜トランジスタを構成するゲート電
極層のドレイン側あるいはソース側の側部に位置する前
記層間絶縁層の表面に溝部が設けて あり、前記溝部内
に、前記薄膜トランジスタのオフセット領域が形成して
ある半導体層が入り込んでいることを特徴とする。上記
目的を達成するために、本発明のＴＦＴは、ゲート電極
層のドレイン側あるいはソース側の側部に位置する絶縁
層の表面に溝部が設けてあり、この溝部内に、チャネル
領域とドレイン領域あるいはソース領域との間に位置す
るオフセット領域が形成してある半導体層が入り込んで
いることを特徴とする。このＴＦＴは、半導体層の下層
側にゲート電極層が位置するボトムゲート構造であって
も良く、ゲート電極層の下層側に半導体層が位置するト
ップゲート構造であっても良い。上記半導体層に形成し
てあるオフセット領域には、ドレイン領域あるいはソー
ス領域を構成する不純物拡散層の不純物濃度よりも濃度
が低く、チャネル領域よりも濃度が高い不純物がドープ
してあることが望ましい。また、本発明のＴＦＴの製造
方法は、薄膜トランジスタが形成される絶縁層の表面に
溝部を形成し、この溝部に入り込むように半導体層を形
成し、この半導体層に対してソース領域およびドレイン
領域が形成されるような所定のパターンでイオン注入を
行うことにより、上記溝部に入り込んだ半導体層にオフ
セット領域を形成することを特徴とする。本発明のＳＲ
ＡＭは、このようなＴＦＴを負荷トランジスタとして用
いている。
【０００７】
【作用】本発明のＴＦＴでは、ドレイン・オフセットあ
るいはソース・オフセットなどのオフセット構造を採用
しているので、トランジスタ・オフ時のリーク電流を有
効に防止できる。特に本発明では、絶縁層に形成してあ
る溝部内に、半導体層が入り込み、この溝部内に入り込
んだ部分に、オフセット領域が形成してあるので、溝部
の深さや大きさに依存して、オフセット領域のオフセッ
ト長を制御することができる。しかも、オフセット領域
が、溝部に沿って三次元的に形成されることになるの
で、十分なオフセット長を確保しつつ、オフセット領域
に必要な二次元的（平面的）面積を少なくすることがで
きる。オフセット領域に対し、ドレイン領域あるいはソ
ース領域を構成する不純物拡散層の不純物濃度よりも濃
度が低く、チャネル領域よりも濃度が高い不純物をドー
プさせた場合には、いわゆるＬＤＯ（Lightly Doped
Offset）構造となり、オフセット領域の抵抗が低下し、
オフセット長のばらつきを防止することができ、スタン
バイ電流の低下に寄与する。
るいはソース・オフセットなどのオフセット構造を採用
しているので、トランジスタ・オフ時のリーク電流を有
効に防止できる。特に本発明では、絶縁層に形成してあ
る溝部内に、半導体層が入り込み、この溝部内に入り込
んだ部分に、オフセット領域が形成してあるので、溝部
の深さや大きさに依存して、オフセット領域のオフセッ
ト長を制御することができる。しかも、オフセット領域
が、溝部に沿って三次元的に形成されることになるの
で、十分なオフセット長を確保しつつ、オフセット領域
に必要な二次元的（平面的）面積を少なくすることがで
きる。オフセット領域に対し、ドレイン領域あるいはソ
ース領域を構成する不純物拡散層の不純物濃度よりも濃
度が低く、チャネル領域よりも濃度が高い不純物をドー
プさせた場合には、いわゆるＬＤＯ（Lightly Doped
Offset）構造となり、オフセット領域の抵抗が低下し、
オフセット長のばらつきを防止することができ、スタン
バイ電流の低下に寄与する。
【０００８】
【実施例】以下、本発明の一実施例に係るＴＦＴおよび
その製造方法と、そのＴＦＴを負荷トランジスタとして
用いたＳＲＡＭについて、図面を参照しつつ詳細に説明
する。図１は本発明の一実施例に係るＴＦＴの要部概略
断面図、図２は同実施例のＴＦＴの製造過程を示す要部
概略断面図、図３は本発明の他の実施例に係るＴＦＴの
製造過程の一部を示す要部概略断面図、図４は本発明の
他の実施例に係るＴＦＴの要部概略断面図、図５は本発
明に係るＴＦＴをＳＲＡＭの負荷トランジスタとして用
いた場合の一例を示す負荷トランジスタの平面図、図６
は図５に示すVI-VI線に沿う要部断面図、図７はＳＲＡ
Ｍの駆動用トランジスタおよび選択用トランジスタの一
例を示す平面図、図８はＳＲＡＭの回路構成を示す回路
図である。
その製造方法と、そのＴＦＴを負荷トランジスタとして
用いたＳＲＡＭについて、図面を参照しつつ詳細に説明
する。図１は本発明の一実施例に係るＴＦＴの要部概略
断面図、図２は同実施例のＴＦＴの製造過程を示す要部
概略断面図、図３は本発明の他の実施例に係るＴＦＴの
製造過程の一部を示す要部概略断面図、図４は本発明の
他の実施例に係るＴＦＴの要部概略断面図、図５は本発
明に係るＴＦＴをＳＲＡＭの負荷トランジスタとして用
いた場合の一例を示す負荷トランジスタの平面図、図６
は図５に示すVI-VI線に沿う要部断面図、図７はＳＲＡ
Ｍの駆動用トランジスタおよび選択用トランジスタの一
例を示す平面図、図８はＳＲＡＭの回路構成を示す回路
図である。
【０００９】図１に示すように、本発明の一実施例に係
るＴＦＴでは、層間絶縁層２０の表面に、ゲート電極層
２２が所定のパターンで積層してあり、そのゲート電極
層２２の表面を覆うように、ゲート絶縁層２６が成膜し
てある。このゲート絶縁層２６の表面には、半導体層２
８が成膜してある。このように、半導体層２８がゲート
電極層２２の上層に位置するＭＯＳ型ＴＦＴを、ボトム
ゲート構造のＴＦＴと称する。
るＴＦＴでは、層間絶縁層２０の表面に、ゲート電極層
２２が所定のパターンで積層してあり、そのゲート電極
層２２の表面を覆うように、ゲート絶縁層２６が成膜し
てある。このゲート絶縁層２６の表面には、半導体層２
８が成膜してある。このように、半導体層２８がゲート
電極層２２の上層に位置するＭＯＳ型ＴＦＴを、ボトム
ゲート構造のＴＦＴと称する。
【００１０】層間絶縁層２０は、例えば各種半導体回路
が形成してある半導体基板の表面に積層され、酸化シリ
コン膜などで構成される。この層間絶縁層２０の膜厚
は、特に限定されないが、例えば４０００〜５０００オ
ングストローム程度である。この層間絶縁層２０の表面
に形成されるゲート電極層２２は、例えばＣＶＤ法で成
膜されたポリシリコン膜などで構成される。ゲート絶縁
層２６は、例えばＣＶＤ法で成膜される酸化シリコン膜
あるいは、ＯＮＯ積層膜（ＳｉＯ2 ／ＳｉＮ／Ｓｉ
Ｏ2 ）などで構成される。ゲート絶縁層２６の膜厚は、
特に限定されないが、例えば３００オングストローム程
度である。
が形成してある半導体基板の表面に積層され、酸化シリ
コン膜などで構成される。この層間絶縁層２０の膜厚
は、特に限定されないが、例えば４０００〜５０００オ
ングストローム程度である。この層間絶縁層２０の表面
に形成されるゲート電極層２２は、例えばＣＶＤ法で成
膜されたポリシリコン膜などで構成される。ゲート絶縁
層２６は、例えばＣＶＤ法で成膜される酸化シリコン膜
あるいは、ＯＮＯ積層膜（ＳｉＯ2 ／ＳｉＮ／Ｓｉ
Ｏ2 ）などで構成される。ゲート絶縁層２６の膜厚は、
特に限定されないが、例えば３００オングストローム程
度である。
【００１１】半導体層２８は、例えばＣＶＤ法で成膜さ
れたポリシリコン膜で構成され、ゲート電極層２２との
オーバラップ部分に、ＴＦＴのチャネル領域３２が形成
され、その両側に、ソース領域３０およびドレイン領域
３６が形成してある。この半導体層２８の膜厚は、特に
限定されないが、例えば４００オングストローム程度で
ある。ソース領域３０およびドレイン領域３６は、半導
体層２８を構成するポリシリコン層に、不純物を導入す
ることにより形成され、このＴＦＴをＰ型トランジスタ
とする場合には、Ｐ型不純物がイオン注入法などで導入
される。イオン注入条件としては、特に限定されない
が、例えばＢＦ2 を用い、１〜５×１０14ｃｍ-2のドー
ズ量の条件が採用され得る。
れたポリシリコン膜で構成され、ゲート電極層２２との
オーバラップ部分に、ＴＦＴのチャネル領域３２が形成
され、その両側に、ソース領域３０およびドレイン領域
３６が形成してある。この半導体層２８の膜厚は、特に
限定されないが、例えば４００オングストローム程度で
ある。ソース領域３０およびドレイン領域３６は、半導
体層２８を構成するポリシリコン層に、不純物を導入す
ることにより形成され、このＴＦＴをＰ型トランジスタ
とする場合には、Ｐ型不純物がイオン注入法などで導入
される。イオン注入条件としては、特に限定されない
が、例えばＢＦ2 を用い、１〜５×１０14ｃｍ-2のドー
ズ量の条件が採用され得る。
【００１２】特に、本実施例では、ゲート電極層２２の
ドレイン側部に位置する層間絶縁層２０の表面に、溝部
２４が形成してあり、この溝部内に、ゲート絶縁層２６
と半導体層２８が入り込むようになっている。そして、
この溝部２４内に入り込んだ半導体層２８の部分に、ド
レイン・オフセット領域３４が形成してある。ドレイン
・オフセット領域３４は、一般には、後述するように、
ソース領域３０およびドレイン領域３６を構成する不純
物拡散層をイオン注入法で形成する際に、チャネル領域
３２と共に、レジスト膜などでマスクされる。したがっ
て、通常のドレイン・オフセット領域３４の不純物濃度
は、チャネル領域３２の不純物濃度と同じになる。とこ
ろが、この実施例では、いわゆるＬＤＯ構造を採用し、
ドレイン・オフセット領域３４には、ドレイン領域３６
およびソース領域３０を構成する不純物拡散層の不純物
濃度よりも濃度が低く、チャネル領域３２よりも濃度が
高い不純物がドープしてある。ＬＤＯ構造のドレイン・
オフセット領域３４を形成するためのイオン注入条件と
しては、例えばＢＦ2 を用い、１×１０13ｃｍ-2〜１×
１０14ｃｍ-2のドーズ量の条件が採用され得る。このＬ
ＤＯ構造を採用することにより、ドレイン・オフセット
領域３４の抵抗が低下し、オフセット長のばらつきを防
止することができ、スタンバイ電流の低下に寄与する。
ドレイン側部に位置する層間絶縁層２０の表面に、溝部
２４が形成してあり、この溝部内に、ゲート絶縁層２６
と半導体層２８が入り込むようになっている。そして、
この溝部２４内に入り込んだ半導体層２８の部分に、ド
レイン・オフセット領域３４が形成してある。ドレイン
・オフセット領域３４は、一般には、後述するように、
ソース領域３０およびドレイン領域３６を構成する不純
物拡散層をイオン注入法で形成する際に、チャネル領域
３２と共に、レジスト膜などでマスクされる。したがっ
て、通常のドレイン・オフセット領域３４の不純物濃度
は、チャネル領域３２の不純物濃度と同じになる。とこ
ろが、この実施例では、いわゆるＬＤＯ構造を採用し、
ドレイン・オフセット領域３４には、ドレイン領域３６
およびソース領域３０を構成する不純物拡散層の不純物
濃度よりも濃度が低く、チャネル領域３２よりも濃度が
高い不純物がドープしてある。ＬＤＯ構造のドレイン・
オフセット領域３４を形成するためのイオン注入条件と
しては、例えばＢＦ2 を用い、１×１０13ｃｍ-2〜１×
１０14ｃｍ-2のドーズ量の条件が採用され得る。このＬ
ＤＯ構造を採用することにより、ドレイン・オフセット
領域３４の抵抗が低下し、オフセット長のばらつきを防
止することができ、スタンバイ電流の低下に寄与する。
【００１３】本実施例では、層間絶縁層に形成してある
溝部２４内に、半導体層２８が入り込み、この溝部２４
内に入り込んだ部分に、ドレイン・オフセット領域３４
が形成してあるので、溝部２４の深さや大きさに依存し
て、ドレイン・オフセット領域３４のオフセット長を制
御することができる。しかも、オフセット領域３４が、
溝部２４に沿って三次元的に形成されることになるの
で、十分なオフセット長を確保しつつ、オフセット領域
に必要な二次元的（平面的）面積を少なくすることがで
きる。
溝部２４内に、半導体層２８が入り込み、この溝部２４
内に入り込んだ部分に、ドレイン・オフセット領域３４
が形成してあるので、溝部２４の深さや大きさに依存し
て、ドレイン・オフセット領域３４のオフセット長を制
御することができる。しかも、オフセット領域３４が、
溝部２４に沿って三次元的に形成されることになるの
で、十分なオフセット長を確保しつつ、オフセット領域
に必要な二次元的（平面的）面積を少なくすることがで
きる。
【００１４】このようなＴＦＴを製造する場合の製造過
程の一例を次に示す。図２（Ａ）に示すように、層間絶
縁層２０の表面に、ＣＶＤ法などでゲート電極層２２と
なるポリシリコン層を成膜し、そのポリシリコン層の表
面に第１レジスト膜３８を成膜し、レジスト膜３８およ
びポリシリコン層を所定のパターンにエッチングするこ
とにより、第１レジスト膜が積層してあるゲート絶縁層
２２を形成する。次に、同図（Ｂ）に示すように、第１
レジスト膜３８の上に、第２レジスト膜４０を積層さ
せ、ゲート電極層２２のドレイン側部に位置する第２レ
ジスト膜４０に、溝部４２を形成するための開口部４２
を形成する。次に、第２レジスト膜４０の上から、Ｓｉ
Ｏ2 −ＲＩＥを行い、十分なオフセット長を有するドレ
イン・オフセット領域が形成される半導体層を埋め込む
ための溝部２４を、ゲート電極層２２のドレイン側部に
位置する層間絶縁層２０の表面に形成する。溝部２４の
深さや大きさは、そこに埋め込まれる半導体層に形成さ
れるドレイン・オフセット領域のオフセット長が、所定
の値になるように設計される。オフセット長は、特に限
定されないが、例えば０．１〜０．７μｍの範囲内にあ
る。特にＬＤＯ構造を採用する場合には、オフセット領
域の不純物濃度が高く抵抗が低いことから、オフセット
長は長く設定される傾向にある。
程の一例を次に示す。図２（Ａ）に示すように、層間絶
縁層２０の表面に、ＣＶＤ法などでゲート電極層２２と
なるポリシリコン層を成膜し、そのポリシリコン層の表
面に第１レジスト膜３８を成膜し、レジスト膜３８およ
びポリシリコン層を所定のパターンにエッチングするこ
とにより、第１レジスト膜が積層してあるゲート絶縁層
２２を形成する。次に、同図（Ｂ）に示すように、第１
レジスト膜３８の上に、第２レジスト膜４０を積層さ
せ、ゲート電極層２２のドレイン側部に位置する第２レ
ジスト膜４０に、溝部４２を形成するための開口部４２
を形成する。次に、第２レジスト膜４０の上から、Ｓｉ
Ｏ2 −ＲＩＥを行い、十分なオフセット長を有するドレ
イン・オフセット領域が形成される半導体層を埋め込む
ための溝部２４を、ゲート電極層２２のドレイン側部に
位置する層間絶縁層２０の表面に形成する。溝部２４の
深さや大きさは、そこに埋め込まれる半導体層に形成さ
れるドレイン・オフセット領域のオフセット長が、所定
の値になるように設計される。オフセット長は、特に限
定されないが、例えば０．１〜０．７μｍの範囲内にあ
る。特にＬＤＯ構造を採用する場合には、オフセット領
域の不純物濃度が高く抵抗が低いことから、オフセット
長は長く設定される傾向にある。
【００１５】次に、同図（Ｃ）に示すように、第１、第
２レジスト膜３８，４０を取り除く。なお、二層のレジ
スト膜３８，４０を用いることなく、一つのレジスト膜
４０を用いて溝部２４を層間絶縁層２０の表面に形成す
るようにしても良い。図示する実施例で、二層のレジス
ト膜を用いたのは、サブ・ミクロン寸法の小さなデザイ
ンルールの場合には、第２レジスト膜４０に形成される
開口部４２が、マスクズレなどが原因でゲート電極層の
上部に形成されてゲート電極層を誤エッチングすること
を防止するためである。
２レジスト膜３８，４０を取り除く。なお、二層のレジ
スト膜３８，４０を用いることなく、一つのレジスト膜
４０を用いて溝部２４を層間絶縁層２０の表面に形成す
るようにしても良い。図示する実施例で、二層のレジス
ト膜を用いたのは、サブ・ミクロン寸法の小さなデザイ
ンルールの場合には、第２レジスト膜４０に形成される
開口部４２が、マスクズレなどが原因でゲート電極層の
上部に形成されてゲート電極層を誤エッチングすること
を防止するためである。
【００１６】次に、同図（Ｄ）に示すように、ゲート電
極層２２の上を含む層間絶縁層２０の表面全体に、ゲー
ト絶縁層２６をＣＶＤ法などで成膜する。ゲート絶縁層
２６の上には、半導体層２８となるポリシリコン層をＣ
ＶＤ法などで成膜し、ゲート電極層２２の上部を横切る
ような所定のパターンにエッチング加工する。そして、
半導体層２８の上に、半導体層２８のチャネル領域３２
およびドレイン・オフセット領域３４に相当する部分を
覆うような所定のパターンで、第３レジスト膜４４を成
膜し、そのレジスト膜４４に覆われていない半導体層２
８に対し、イオン注入を行い、ソース領域３０およびド
レイン領域３６を構成する不純物拡散層を形成する。イ
オン注入の条件は、特に限定されないが、前述したよう
に、例えばＢＦ2 を用い、１〜５×１０14ｃｍ-2のドー
ズ量の条件が採用され得る。
極層２２の上を含む層間絶縁層２０の表面全体に、ゲー
ト絶縁層２６をＣＶＤ法などで成膜する。ゲート絶縁層
２６の上には、半導体層２８となるポリシリコン層をＣ
ＶＤ法などで成膜し、ゲート電極層２２の上部を横切る
ような所定のパターンにエッチング加工する。そして、
半導体層２８の上に、半導体層２８のチャネル領域３２
およびドレイン・オフセット領域３４に相当する部分を
覆うような所定のパターンで、第３レジスト膜４４を成
膜し、そのレジスト膜４４に覆われていない半導体層２
８に対し、イオン注入を行い、ソース領域３０およびド
レイン領域３６を構成する不純物拡散層を形成する。イ
オン注入の条件は、特に限定されないが、前述したよう
に、例えばＢＦ2 を用い、１〜５×１０14ｃｍ-2のドー
ズ量の条件が採用され得る。
【００１７】次に、同図（Ｅ）に示すように、第３レジ
スト膜４４を除去し、第４レジスト膜４６を半導体層２
８の表面に成膜し、この第４レジスト膜４６に、ドレイ
ン・オフセット領域３４に対して不純物の導入を行うた
めの開口部４８を形成し、ここから、半導体層２８のド
レイン・オフセット領域３４に対してイオン注入を行
い、ＬＤＯ構造を得る。
スト膜４４を除去し、第４レジスト膜４６を半導体層２
８の表面に成膜し、この第４レジスト膜４６に、ドレイ
ン・オフセット領域３４に対して不純物の導入を行うた
めの開口部４８を形成し、ここから、半導体層２８のド
レイン・オフセット領域３４に対してイオン注入を行
い、ＬＤＯ構造を得る。
【００１８】なお、図２に示す例は、本発明のＴＦＴの
製造方法の一例であり、種々に改変することができる。
例えば、図３に示すように、第１レジスト膜３８の成膜
後に形成される第２レジスト膜の開口部４２ａを、第１
レジスト膜３８の表面が露出するように形成し、この開
口部を通してＲＩＥを行うことにより、層間絶縁層２０
の表面に、溝部２４を形成することもできる。この実施
例の場合には、溝部２４を、ゲート電極層２２に対して
より近づけることが可能になり、より一層の高集積化が
可能になる。
製造方法の一例であり、種々に改変することができる。
例えば、図３に示すように、第１レジスト膜３８の成膜
後に形成される第２レジスト膜の開口部４２ａを、第１
レジスト膜３８の表面が露出するように形成し、この開
口部を通してＲＩＥを行うことにより、層間絶縁層２０
の表面に、溝部２４を形成することもできる。この実施
例の場合には、溝部２４を、ゲート電極層２２に対して
より近づけることが可能になり、より一層の高集積化が
可能になる。
【００１９】また、上述した実施例では、ボトムゲート
構造のＴＦＴに対して本発明を適用したが、図４に示す
ように、トップゲート構造のＴＦＴに対して本発明を適
用することも可能である。この実施例では、層間絶縁層
２０の表面に、所定のパターンで溝部２４が形成してあ
り、この溝部２４内に半導体層２８ａが入り込むように
成膜してあり、この半導体層２８ａ上に、ゲート絶縁層
２６およびゲート電極層２２ａが成膜してある。半導体
層２８ａには、ソース領域３０ａ、チャネル領域３２
ａ、ドレイン・オフセット領域３４ａおよびドレイン領
域３６ａが形成してある。ドレイン・オフセット領域３
４ａは、溝部２４に入り込んでいる半導体層２８ａ部分
に形成される。この例では、ドレイン・オフセット領域
３４ａは、チャネル領域３２ａと同一の不純物濃度にな
っている。
構造のＴＦＴに対して本発明を適用したが、図４に示す
ように、トップゲート構造のＴＦＴに対して本発明を適
用することも可能である。この実施例では、層間絶縁層
２０の表面に、所定のパターンで溝部２４が形成してあ
り、この溝部２４内に半導体層２８ａが入り込むように
成膜してあり、この半導体層２８ａ上に、ゲート絶縁層
２６およびゲート電極層２２ａが成膜してある。半導体
層２８ａには、ソース領域３０ａ、チャネル領域３２
ａ、ドレイン・オフセット領域３４ａおよびドレイン領
域３６ａが形成してある。ドレイン・オフセット領域３
４ａは、溝部２４に入り込んでいる半導体層２８ａ部分
に形成される。この例では、ドレイン・オフセット領域
３４ａは、チャネル領域３２ａと同一の不純物濃度にな
っている。
【００２０】上述した実施例では、半導体層のドレイン
側にオフセット領域を形成したが、本発明では、ソース
側にオフセット領域を設けることもできる。
側にオフセット領域を形成したが、本発明では、ソース
側にオフセット領域を設けることもできる。
【００２１】次に、図５〜８に基づき、上述したような
構造のＴＦＴをＳＲＡＭの負荷トランジスタとして用い
る場合の実施例について説明する。図５，６に示すよう
に、ＴＦＴをＳＲＡＭの負荷トランジスタとして用いる
場合には、一方のゲート電極層２２ｂに対する負荷トラ
ンジスタＱ6 を構成する半導体層２８ｂのドレイン領域
３６ｂが、図６に示すように、他方のゲート電極層２２
ｃに対して接続される構成となる。負荷トランジスタＱ
5 に関しては、ゲート電極層２２ｃに対する半導体層２
８ｂに形成されるドレイン領域３６ｂが、ゲート電極層
２２ｂに対して接続するように構成される。層間絶縁層
２０の表面に形成される溝部２４、半導体層２８ｂに形
成されるソース領域３０ｂ、チャネル領域３２ｂ、ドレ
イン領域３６ｂおよびドレイン・オフセット領域３４ｂ
は、前述した実施例と同様な手段で形成される。なお、
半導体層３０ｂおよびゲート電極層２２ｂ，２２ｃの形
成パターンは、図５に示す例に限定されない。
構造のＴＦＴをＳＲＡＭの負荷トランジスタとして用い
る場合の実施例について説明する。図５，６に示すよう
に、ＴＦＴをＳＲＡＭの負荷トランジスタとして用いる
場合には、一方のゲート電極層２２ｂに対する負荷トラ
ンジスタＱ6 を構成する半導体層２８ｂのドレイン領域
３６ｂが、図６に示すように、他方のゲート電極層２２
ｃに対して接続される構成となる。負荷トランジスタＱ
5 に関しては、ゲート電極層２２ｃに対する半導体層２
８ｂに形成されるドレイン領域３６ｂが、ゲート電極層
２２ｂに対して接続するように構成される。層間絶縁層
２０の表面に形成される溝部２４、半導体層２８ｂに形
成されるソース領域３０ｂ、チャネル領域３２ｂ、ドレ
イン領域３６ｂおよびドレイン・オフセット領域３４ｂ
は、前述した実施例と同様な手段で形成される。なお、
半導体層３０ｂおよびゲート電極層２２ｂ，２２ｃの形
成パターンは、図５に示す例に限定されない。
【００２２】層間絶縁層２０の下層側には、例えば図７
に示すようなパターンで、メモリセルのフリップフロッ
プ回路を構成する駆動用トランジスタＱ1 ，Ｑ2 と、メ
モリセルの選択を行う選択用トランジスタＱ3 ，Ｑ4 と
が、半導体基板５０の表層に形成してある。すなわち、
半導体基板５０の表面には、素子分離を行うために、選
択酸化領域（ＬＯＣＯＳ）が形成してあると共に、ゲー
ト絶縁層が形成してあり、そのゲート絶縁層およびＬＯ
ＣＯＳの上に、トランジスタＱ1 〜Ｑ4 を構成するゲー
ト電極層Ｇ01，Ｇ02，Ｇ34が所定のパターンで成膜して
ある。ゲート電極層Ｇ34は、トランジスタＱ3 およびト
ランジスタＱ4 に対して共通のゲート電極となる。これ
らゲート電極層は、例えばＣＶＤ法で成膜されたポリシ
リコン膜、あるいはポリシリコンとシリサイドとの積層
膜であるポリサイド膜などで構成される。半導体基板５
０の表面には、ゲート電極層Ｇ01，Ｇ02，Ｇ34に対して
自己整合的に、イオン注入法などで、ソース・ドレイン
領域となる不純物拡散層ＳＤ1 〜ＳＤ7 を形成してあ
る。不純物拡散層ＳＤ1 〜ＳＤ7 にイオン注入される不
純物としては、特に限定されないが、トランジスタＱ1
〜Ｑ4 をＮ型ＭＯＳトランジスタで構成する場合には、
リン（Ｐ）などが用いられる。なお、本発明では、この
ような駆動用トランジスタＱ1 ，Ｑ2 および選択用トラ
ンジスタＱ3 ，Ｑ4 の形成パターンないし形成方法など
は、特に限定されず、種々に改変することができる。
に示すようなパターンで、メモリセルのフリップフロッ
プ回路を構成する駆動用トランジスタＱ1 ，Ｑ2 と、メ
モリセルの選択を行う選択用トランジスタＱ3 ，Ｑ4 と
が、半導体基板５０の表層に形成してある。すなわち、
半導体基板５０の表面には、素子分離を行うために、選
択酸化領域（ＬＯＣＯＳ）が形成してあると共に、ゲー
ト絶縁層が形成してあり、そのゲート絶縁層およびＬＯ
ＣＯＳの上に、トランジスタＱ1 〜Ｑ4 を構成するゲー
ト電極層Ｇ01，Ｇ02，Ｇ34が所定のパターンで成膜して
ある。ゲート電極層Ｇ34は、トランジスタＱ3 およびト
ランジスタＱ4 に対して共通のゲート電極となる。これ
らゲート電極層は、例えばＣＶＤ法で成膜されたポリシ
リコン膜、あるいはポリシリコンとシリサイドとの積層
膜であるポリサイド膜などで構成される。半導体基板５
０の表面には、ゲート電極層Ｇ01，Ｇ02，Ｇ34に対して
自己整合的に、イオン注入法などで、ソース・ドレイン
領域となる不純物拡散層ＳＤ1 〜ＳＤ7 を形成してあ
る。不純物拡散層ＳＤ1 〜ＳＤ7 にイオン注入される不
純物としては、特に限定されないが、トランジスタＱ1
〜Ｑ4 をＮ型ＭＯＳトランジスタで構成する場合には、
リン（Ｐ）などが用いられる。なお、本発明では、この
ような駆動用トランジスタＱ1 ，Ｑ2 および選択用トラ
ンジスタＱ3 ，Ｑ4 の形成パターンないし形成方法など
は、特に限定されず、種々に改変することができる。
【００２３】負荷トランジスタとしてＴＦＴを用いたＳ
ＲＡＭのメモリセルは、図８に示す回路図で示され、フ
リップフロップ回路を構成する一対の駆動用トランジス
タＱ1 ，Ｑ2 と、メモリセルの選択用の選択用トランジ
スタＱ3 ，Ｑ4 と、負荷トランジスタＱ5 ，Ｑ6 とを有
する。選択用トランジスタＱ3 ，Ｑ4 は、ワード線Ｗに
生じるゲート電圧に応じて、トランジスタをオン状態と
し、駆動用トランジスタＱ1 ，Ｑ2 で構成されるフリッ
プフロップ回路に記憶してある情報をビット線ｂおよび
反転ビット線ｂ’に送信するようになっている。そし
て、駆動用トランジスタＱ1 ，Ｑ2 と選択用トランジス
タＱ3 ，Ｑ4 とが、図７に示すように、半導体基板の表
層に形成され、負荷トランジスタＱ5 ，Ｑ6 が、図５，
６に示すように、半導体基板の表面に成膜してある層間
絶縁層２０の表面に形成される。
ＲＡＭのメモリセルは、図８に示す回路図で示され、フ
リップフロップ回路を構成する一対の駆動用トランジス
タＱ1 ，Ｑ2 と、メモリセルの選択用の選択用トランジ
スタＱ3 ，Ｑ4 と、負荷トランジスタＱ5 ，Ｑ6 とを有
する。選択用トランジスタＱ3 ，Ｑ4 は、ワード線Ｗに
生じるゲート電圧に応じて、トランジスタをオン状態と
し、駆動用トランジスタＱ1 ，Ｑ2 で構成されるフリッ
プフロップ回路に記憶してある情報をビット線ｂおよび
反転ビット線ｂ’に送信するようになっている。そし
て、駆動用トランジスタＱ1 ，Ｑ2 と選択用トランジス
タＱ3 ，Ｑ4 とが、図７に示すように、半導体基板の表
層に形成され、負荷トランジスタＱ5 ，Ｑ6 が、図５，
６に示すように、半導体基板の表面に成膜してある層間
絶縁層２０の表面に形成される。
【００２４】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００２５】
【発明の効果】以上説明してきたように、本発明によれ
ば、ドレイン・オフセットあるいはソース・オフセット
などのオフセット構造を採用しているので、トランジス
タ・オフ時のリーク電流を有効に防止できる。特に本発
明では、絶縁層に形成してある溝部内に、半導体層が入
り込み、この溝部内に入り込んだ部分に、オフセット領
域が形成してあるので、溝部の深さや大きさに依存し
て、オフセット領域のオフセット長を制御することがで
きる。しかも、オフセット領域が、溝部に沿って三次元
的に形成されることになるので、十分なオフセット長を
確保しつつ、オフセット領域に必要な二次元的（平面
的）面積を少なくすることができる。したがって、本発
明によれば、ＴＦＴの高集積化が可能になり、このＴＦ
ＴをメモリＩＣ、特にＳＲＡＭの負荷トランジスタとし
て用いれば、チップ面積を小さくすることが可能にな
り、製造コスト上有利である。
ば、ドレイン・オフセットあるいはソース・オフセット
などのオフセット構造を採用しているので、トランジス
タ・オフ時のリーク電流を有効に防止できる。特に本発
明では、絶縁層に形成してある溝部内に、半導体層が入
り込み、この溝部内に入り込んだ部分に、オフセット領
域が形成してあるので、溝部の深さや大きさに依存し
て、オフセット領域のオフセット長を制御することがで
きる。しかも、オフセット領域が、溝部に沿って三次元
的に形成されることになるので、十分なオフセット長を
確保しつつ、オフセット領域に必要な二次元的（平面
的）面積を少なくすることができる。したがって、本発
明によれば、ＴＦＴの高集積化が可能になり、このＴＦ
ＴをメモリＩＣ、特にＳＲＡＭの負荷トランジスタとし
て用いれば、チップ面積を小さくすることが可能にな
り、製造コスト上有利である。
【００２６】また、オフセット領域に対し、ドレイン領
域あるいはソース領域を構成する不純物拡散層の不純物
濃度よりも濃度が低く、チャネル領域よりも濃度が高い
不純物をドープさせた場合には、いわゆるＬＤＯ（Ligh
tly Doped Offset）構造となり、オフセット領域の抵
抗が低下し、オフセット長のばらつきを防止することが
でき、スタンバイ電流の低下に寄与する。このＬＤＯ構
造を採用したＴＦＴをＳＲＡＭの負荷トランジスタとし
て用いた場合には、メモリのソフトエラー耐性を向上さ
せることができる。
域あるいはソース領域を構成する不純物拡散層の不純物
濃度よりも濃度が低く、チャネル領域よりも濃度が高い
不純物をドープさせた場合には、いわゆるＬＤＯ（Ligh
tly Doped Offset）構造となり、オフセット領域の抵
抗が低下し、オフセット長のばらつきを防止することが
でき、スタンバイ電流の低下に寄与する。このＬＤＯ構
造を採用したＴＦＴをＳＲＡＭの負荷トランジスタとし
て用いた場合には、メモリのソフトエラー耐性を向上さ
せることができる。
【図１】本発明の一実施例に係るＴＦＴの要部概略断面
図である。
図である。
【図２】同実施例のＴＦＴの製造過程を示す要部概略断
面図である。
面図である。
【図３】本発明の他の実施例に係るＴＦＴの製造過程の
一部を示す要部概略断面図である。
一部を示す要部概略断面図である。
【図４】本発明の他の実施例に係るＴＦＴの要部概略断
面図である。
面図である。
【図５】本発明に係るＴＦＴをＳＲＡＭの負荷トランジ
スタとして用いた場合の一例を示す負荷トランジスタの
平面図である。
スタとして用いた場合の一例を示す負荷トランジスタの
平面図である。
【図６】図５に示すVI-VI 線に沿う要部断面図である。
【図７】ＳＲＡＭの駆動用トランジスタおよび選択用ト
ランジスタの一例を示す平面図である。
ランジスタの一例を示す平面図である。
【図８】ＳＲＡＭの回路構成を示す回路図である。
【図９】従来のＴＦＴの要部概略断面図である。
【符号の説明】 ２０…層間絶縁層 ２２…ゲート電極層 ２４…溝部 ２６…ゲート絶縁層 ２８，２８ａ，２８ｂ…半導体層 ３０，３０ａ，３０ｂ…ソース領域 ３２，３２ａ，３２ｂ…チャネル領域 ３４，３４ａ，３４ｂ…ドレイン・オフセット領域 ３６，３６ａ，３６ｂ…ドレイン領域 Ｑ1 ，Ｑ2 …駆動用トランジスタ Ｑ3 ，Ｑ4 …選択用トランジスタ Ｑ5 ，Ｑ6 …負荷トランジスタ（ＴＦＴ）
Claims (5)
- 【請求項１】ゲート電極層と、ゲート絶縁層と、半導体
層とを有し、前記半導体層には、ソース領域、チャネル
領域およびドレイン領域が形成してある薄膜トランジス
タが絶縁層上に形成してある半導体装置において、前記 ゲート電極層の前記ドレイン側あるいは前記ソース
側の側部に位置する前記絶縁層の表面に溝部が設けてあ
り、前記溝部内に、前記チャネル領域と前記ドレイン領
域あるいは前記ソース領域との間に位置するオフセット
領域が形成してある前記半導体層が入り込んでいること
を特徴とする半導体装置。 - 【請求項２】前記半導体層に形成してある前記オフセッ
ト領域には、前記ドレイン領域あるいは前記ソース領域
を構成する不純物拡散層の不純物濃度よりも濃度が低
く、前記チャネル領域よりも濃度が高い不純物がドープ
してある請求項１に記載の半導体装置。 - 【請求項３】ゲート電極層と、ゲート絶縁層と、半導体
層とを有し、前記半導体層には、ソース領域、チャネル
領域およびドレイン領域が形成してある薄膜トランジス
タが絶縁層上に形成してある半導体装置の製造方法にお
いて、 前記ゲート電極層の前記ドレイン側あるいは前記ソース
側の側部に位置する前記 絶縁層の表面に溝部を形成し、前記 溝部に入り込むように前記半導体層を形成し、前記 半導体層に対して前記ソース領域および前記ドレイ
ン領域が形成されるような所定のパターンでイオン注入
を行うことにより、前記溝部に入り込んだ前記半導体層
にオフセット領域を形成することを特徴とする半導体装
置の製造方法。 - 【請求項４】 前記半導体層に形成してある前記オフセッ
ト領域には、前記ドレイン領域あるいは前記ソース領域
を構成する不純物拡散層の不純物濃度より濃度が低く、
前記 チャネル領域よりも濃度が高い不純物をドープする
請求項３記載の半導体装置の製造方法。 - 【請求項５】半導体基板の表層には、メモリセルのフリ
ップフロップ回路を構成する駆動用トランジスタと、メ
モリセルの選択を行う選択用トランジスタとが形成して
あり、前記半導体基板の表面には、層間絶縁層を介して
メモリセルの負荷トランジスタを薄膜トランジスタで形
成してある薄膜トランジスタ負荷型スタテックラムにお
いて、前記 薄膜トランジスタを構成するゲート電極層のドレイ
ン側あるいはソース側の側部に位置する前記層間絶縁層
の表面に溝部が設けてあり、前記溝部内に、前記薄膜ト
ランジスタのオフセット領域が形成してある半導体層が
入り込んでいることを特徴とする薄膜トランジスタ負荷
型スタテックラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073396A JP3132126B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073396A JP3132126B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235033A JPH05235033A (ja) | 1993-09-10 |
| JP3132126B2 true JP3132126B2 (ja) | 2001-02-05 |
Family
ID=13517002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04073396A Expired - Fee Related JP3132126B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132126B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684975B2 (ja) * | 1993-12-03 | 1997-12-03 | 日本電気株式会社 | ボトムゲート型薄膜ｍｏｓトランジスタおよびその製造方法 |
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