JP3212652B2 - 半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置の製造方法

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    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明はプレーナセル構造と称さ
れる半導体メモリ装置の製造方法に関するものである。

【0002】

【従来の技術】一般のMOS型半導体集積回路装置は、
フィールド酸化膜によって素子分離を行ない、ソース領
域とドレイン領域はゲート電極をマスクにしてセルフア
ライン法により不純物が基板に導入されて形成されてい
る。ソース領域とドレイン領域のコンタクトはトランジ
スタ1個について1個又は2個が必要であるため、コン
タクトマージンや配線ピッチによって高集積化が妨げら
れる欠点がある。そこで、その問題を解決するために、
プレーナセル構造と称される半導体集積回路装置が提案
されている(特開昭61−288464号公報,特開昭
63−96953号公報などを参照)。プレーナセル構
造では、複数のMOSトランジスタのソース領域のため
の連続した拡散領域と、複数のMOSトランジスタのド
レイン領域のための連続した拡散領域とが互いに平行に
基板に形成され、基板上には絶縁膜を介して両拡散領域
に交差するワードラインが形成される。

【0003】プレーナセル構造では、素子分離用にフィ
ールド酸化膜を設ける必要がなく、また、ソース領域と
ドレイン領域が複数個のトランジスタで共有されるの
で、そのコンタクトも数個または数十個のトランジスタ
に1個の割りですみ、高集積化を図る上で好都合であ
る。提案されているプレーナセル構造の例を図4に示
す。(A)はメモリ部であり、(B)はメモリ部を若干
簡略化し、周辺トランジスタ部の一部とともに示した断
面図である。メモリ部と周辺トランジスタ部の間や周辺
トランジスタ間を分離するために、チャネルストッパ層
54とフィールド酸化膜56が形成されている。

【0004】メモリ部においては、複数個のメモリトラ
ンジスタについて連続する互いに平行な帯状のN型拡散
層42s,42dが形成されている。基板40上にはゲ
ート酸化膜44を介し、拡散層42s,42d上にはゲ
ート酸化膜44より厚いシリコン酸化膜46を介して多
結晶シリコン層にてなるゲート電極を兼ねるワードライ
ン48が拡散層42s,42dの長手方向と直交して交
差する方向に形成されている。周辺トランジスタにおい
て、50sはソース、50dはドレインであり、基板4
0上にはゲート酸化膜44を介して多結晶シリコン層に
てなるゲート電極52が形成されている。

【0005】メモリ部において、破線で囲まれた領域5
4は1個のメモリトランジスタを表わしている。各メモ
トランジスタは、ROMコードを決めるためにイオン
注入によってしきい値が設定されている。例えば、各
モリトランジスタのチャネル領域に例えばボロンを注入
してしきい値を高めるか、注入しないでしきい値を低い
ままとしている。いま、メモリトランジスタ54のワー
ドラインが選択されて電圧が印加されたとき、そのメモ
トランジスタ54のしきい値が低いものであればビッ
トライン(ドレイン)42dからソース42sへ電流が
流れ、もし、しきい値が高いものであれば電流が流れな
いので、ビットライン42dに接続されたセンス回路に
よってROMの内容が読み出される。

【0006】

【発明が解決しようとする課題】プレーナセル構造にお
いて、さらに微細化を図ろうとした場合、拡散層42
s,42dによるショートチャネル効果によって微細化
が制約される。周辺トランジスタのような通常のMOS
トランジスタでは拡散層をLDD構造とすることにより
ショートチャネル効果の問題を回避できるが、プレーナ
セル構造ではその構造上LDD構造を採用することは困
難である。ビットライン42dとソース42sが基板4
0に形成された拡散層により形成されているため、抵抗
値が高く、またドレイン42dとソース42sの底面と
側壁に接合が形成されるため寄生容量が発生し、これら
の高抵抗と寄生容量によって動作速度が遅延することが
考えられる。本発明はプレーナセル構造をさらに高集積
化するとともに、動作速度を速めた半導体メモリ装置の
製造方法を提供することを目的とするものである。

【0007】

【課題を解決するための手段】本発明の製造方法は、以
下の工程(A)から(I)を含んでいる。(A)シリコ
ン基板の広い面積に第1導電型の不純物を導入してソー
ス領域を形成する工程、(B)ソース領域上に下層絶縁
膜を形成し、その上に多結晶シリコン膜又はさらにその
上に高融点金属膜もしくは高融点金属シリサイド膜を有
する第1の導電膜を形成し、さらにその上に上層絶縁膜
を形成する工程、(C)上層絶縁膜、第1の導電膜及び
下層絶縁膜をパターン化して互いに平行な帯状のワード
ラインを形成する工程、(D)ワードラインの側壁にゲ
ート酸化膜を形成する工程、(E)ワードライン間の領
域に第2導電型のシリコンエピタキシャル層を形成する
工程、(F)前記エピタキシャル層でチャネル領域とな
るべき領域のうち、記憶すべきデータに応じた領域に第
2導電型不純物を導入して電源電圧では動作しない程度
までしきい値電圧を高める工程、(G)ワードラインの
上層絶縁膜及び前記エピタキシャル層上に第1導電型の
不純物を含む多結晶シリコン膜又はさらにその上に高融
点金属膜もしくは高融点金属シリサイド膜を有する第2
の導電膜を形成する工程、(H)第2の導電膜をワード
ラインに交差する互いに平行な帯状にパターン化する工
程、(I)熱処理を施し、第2の導電膜の多結晶シリコ
ン膜中の不純物を前記エピタキシャル層に拡散させてド
レイン領域を形成する工程。

【0008】

【実施例】図1は本発明により製造した半導体メモリ装
置の一例を表わす。(A)は断面図、(B)は(A)の
b−b’線位置での断面図、(C)は(A)のc−c’
線位置での断面図である。ただし、(B),(C)は
(A)より縮小して描かれている。P型シリコン基板2
に砒素やリンなどのN型不純物が導入されて広い面積の
N型拡散層4が形成されている。拡散層4はメモリ素子
のソースとなる拡散領域であり、複数個のメモリ素子に
共通に広い面積にわたってパターン化されないで形成さ
れている。ソース4上には(A)で紙面垂直方向に延び
る帯状のワードラインが複数個互いに平行に形成されて
いる。ワードラインは多結晶シリコン膜8とその上に形
成された高融点金属のタングステン膜10とからなる導
電層にてなり、ゲート電極を兼ねる。ワードライン8,
10とソース4との間には厚い酸化膜6が絶縁のために
形成されている。ワードラインのタングステン膜10上
にも絶縁のために厚い酸化膜12が形成されている。ワ
ードライン10,12の両方の側壁にはゲート酸化膜1
4が形成されている。

【0009】ワードラインとワードラインの間の領域に
はソース4上にP型シリコンエピタキシャル層16が形
成されており、エピタキシャル層16にチャネル領域が
形成される。チャネル濃度はこのエピタキシャル層16
の濃度で調整されている。ワードライン8,10上には
厚い酸化膜12を介し、その酸化膜12とエピタキシャ
ル層16上にはワードラインと直交する方向に複数のビ
ットラインが互いに平行な帯状に形成されている。ビッ
トラインは多結晶シリコン膜18とその上の高融点金属
のタングステン膜20及び、多結晶シリコン膜18の下
側でエピタキシャル層16に形成されたN型不純物拡散
層22とからなり、拡散層22がドレインとなってい
る。24は層間絶縁膜であり、層間絶縁膜24にはコン
タクトホールが形成され、そのコンタクトホールを経て
ソース4へメタル配線26が接続され、ビットラインへ
はメタル配線28が接続されている。メタル配線26,
28は例えばアルミニウムで構成されている。

【0010】ワードライン8,10がゲート電極とな
り、ゲート酸化膜14と接するエピタキシャル層16に
は上側のドレイン22と下側のソース4の間がチャネル
領域となり、そのメモリ素子がオンとなるときは矢印に
示される方向に電流が流れる。メモリ素子には記憶すべ
きデータに応じてチャネル領域にP型不純物が導入され
て電源電圧では動作しないようにしきい値が高められて
いる。

【0011】次に、図2と図3により一実施例を説明す
る。 (A)P型シリコン基板2に砒素やリンなどのN型不純
物を30〜50KeVで1014〜1016/cm2程度イ
オン注入し、メモリトランジスタのソースとなるN型拡
散層4を形成する。拡散層4上には絶縁のための厚い酸
化膜6aを熱酸化又はCVD法により形成する。 (B)メモリトランジスタのゲート電極を兼ねるワード
ラインのための多結晶シリコン膜8aを堆積し、さらに
その上にワードラインの低抵抗化のための高融点金属膜
としてタングステン膜10aを堆積する。

【0012】(C)絶縁のためにタングステン膜10a
上に厚い酸化膜12aをCVD法により堆積する。 (D)写真製版とエッチングにより、酸化膜12a、タ
ングステン膜10a、多結晶シリコン膜8a及び酸化膜
6aをパターン化してワードラインを形成する。ワード
ラインは図では紙面垂直方向に延びる帯状の互いに平行
なパターンであり、これは後で形成されるビットライン
に直交する方向である。ワードラインは帯状の多結晶シ
リコン膜8とタングステン膜10を含み、その下側には
厚い酸化膜6が存在し、上側にも厚い酸化膜12が存在
する。

【0013】(E)多結晶シリコン膜8及びタングステ
ン膜10の側壁にゲート酸化膜を形成するために、酸化
膜14aを厚く堆積し、その上にゲート酸化膜形成用の
レジストパターン30を形成する。レジストパターン3
0をマスクとして酸化膜14aをエッチングし、ワード
ラインの側壁に酸化膜をゲート酸化膜として残す。 (F)次に、チャネル領域となるP型のシリコンエピタ
キシャル層16を形成する。チャネル濃度はこのエピタ
キシャル層16の濃度で調整する。

【0014】(G)ビットラインを形成するために砒素
やリンを含んだ多結晶シリコン膜及び低抵抗化のための
高融点金属膜としてタングステン膜をその上に堆積し、
写真製版とエッチングによりパターン化を施して、ワー
ドラインに直交する方向の互いに平行な帯状の紙面内方
向に延びる多結晶シリコン膜18とその上のタングステ
ン膜20を形成する。その後、熱処理を施して多結晶シ
リコン膜18中の砒素やリンをエピタキシャル層16中
にドライブインさせ、ドレイン22を形成する。ゲート
電極の多結晶シリコン膜8には酸化膜12,14がある
ため、砒素やリンはドライブインされない。 (H)層間絶縁膜24を堆積し、コンタクトホールを形
成し、メタル配線26,28を形成する。データに応じ
た書込みのためのコア注入は、工程(F)でエピタキシ
ャル層16を形成した後、ビットラインのための多結晶
シリコン膜を堆積する前に、必要なメモリトランジスタ
のチャネル領域にイオン注入を行なって、そのメモリト
ランジスタのしきい値電圧を電源電圧では動作しない大
きさにまで高める。

【0015】本発明により製造できる装置は図1で説明
した内容に限定されるものではない。例えばワードライ
ンやビットラインが多結晶シリコン膜とタングステン膜
の二層構造となっているが、タングステン膜に代えて他
の高融点金属膜を用いてもよく、さらに高融点金属シリ
サイド膜を用いてもよい。このように、ワードラインと
ビットラインをポリサイド構造とすることにより、低抵
抗化することができ、動作速度を速めることができる。
しかし、許容できるならば、必ずしもポリサイド構造と
する必要はなく、低抵抗化された多結晶シリコン膜一層
構造でもよい。

【0016】

【発明の効果】本発明では、ゲート電極を兼ねるワード
ラインの側壁にゲート酸化膜を介してシリコンエピタキ
シャル層を有し、そのエピタキシャル層にチャネル領域
が形成される縦形構造の半導体メモリ装置の製造方法
おいて、ワードラインがその上層に高融点金属膜もしく
は高融点金属シリサイド膜を備えている半導体メモリ装
置を製造するようにしたので、ワードラインを低抵抗化
することができ、動作速度を速めた半導体メモリ装置を
製造できる。そして、メモリトランジスタのチャネル長
さがエピタキシャル層の膜厚により決定され、微細化の
妨げにならない。また1つのゲート電極に対してチャネ
ルが両側にできるため、通常の2倍のオン電流を得るこ
とができる。メモリトランジスタが縦形構造であるた
め、従来例として説明したプレーナ構造に比べるとドレ
イン側の領域が不要となり、高集積化できる。ソースが
大面積のため低抵抗化される。容量については、チャネ
ル長がエピタキシャル層の膜厚により決まるため微細化
してもゲート酸化膜を薄くする必要がないので、MOS
容量の増加を防ぐことができる。さらに、大面積のソー
ス領域を形成することにより、メモリ拡散層の周囲長さ
が減少し、接合容量を減らすことができる。このような
低抵抗化と低容量化により動作速度を速めることができ
る。チャネルドープをエピタキシャル層の濃度で調整す
ることができるため、イオン注入法に比べて欠陥が少な
くなり、ドーパントの濃度プロファイルがよくなるの
で、安定したしきい値電圧を得ることができる。

【図面の簡単な説明】

【図1】本発明により製造した半導体メモリ装置の一例
を表わす図であり、(A)は断面図、(B)は(A)の
b−b’線位置での断面図、(C)は(A)のc−c’
線位置での断面図である。

【図2】一実施例の前半を示す工程断面図である。

【図3】一実施例の後半を示す工程断面図である。

【図4】従来のプレーナ構造を示す図であり、(A)は
平面図、(B)は周辺トランジスタまでも含む断面図で
ある。

【符号の説明】

4 ソース 6,12 酸化膜 8 ワードラインの多結晶シリコン膜 10 タングステン膜 14 ゲート酸化膜 16 シリコンエピタキシャル層 18 ビットラインの多結晶シリコン膜 20 タングステン膜 22 ドレイン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−263152(JP,A) 特開 昭62−173762(JP,A) 特開 昭64−27259(JP,A) 特開 平2−45974(JP,A) 特開 昭64−25462(JP,A) 特開 昭64−80066(JP,A) 特開 昭62−45165(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8246 H01L 27/112

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 以下の工程(A)から(I)を含む半導
    体メモリ装置の製造方法。 (A)シリコン基板の広い面積に第1導電型の不純物を
    導入してソース領域を形成する工程、 (B)ソース領域上に下層絶縁膜を形成し、その上に多
    結晶シリコン膜又はさらにその上に高融点金属膜もしく
    は高融点金属シリサイド膜を有する第1の導電膜を形成
    し、さらにその上に上層絶縁膜を形成する工程、 (C)上層絶縁膜、第1の導電膜及び下層絶縁膜をパタ
    ーン化して互いに平行な帯状のワードラインを形成する
    工程、 (D)ワードラインの側壁にゲート酸化膜を形成する工
    程、 (E)ワードライン間の領域に第2導電型のシリコンエ
    ピタキシャル層を形成する工程、 (F)前記エピタキシャル層でチャネル領域となるべき
    領域のうち、記憶すべきデータに応じた領域に第2導電
    型不純物を導入して電源電圧では動作しない程度までし
    きい値電圧を高める工程、 (G)ワードラインの上層絶縁膜及び前記エピタキシャ
    ル層上に第1導電型の不純物を含む多結晶シリコン膜又
    はさらにその上に高融点金属膜もしくは高融点金属シリ
    サイド膜を有する第2の導電膜を形成する工程、 (H)第2の導電膜をワードラインに交差する互いに平
    行な帯状にパターン化する工程、 (I)熱処理を施し、第2の導電膜の多結晶シリコン膜
    中の不純物を前記エピタキシャル層に拡散させてドレイ
    ン領域を形成する工程。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5510287A (en) * 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
DE19638439C2 (de) 1996-09-19 2000-06-15 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
JP4565380B2 (ja) * 2004-04-14 2010-10-20 白土 猛英 読み出し専用記憶装置
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136378A (en) * 1983-12-26 1985-07-19 Hitachi Ltd Semiconductor device and manufacture thereof
JPS61263152A (en) * 1985-05-15 1986-11-21 Nippon Texas Instr Kk Mask rom device
JPH05102436A (ja) * 1991-10-09 1993-04-23 Ricoh Co Ltd 半導体メモリ装置とその製造方法

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