JP2906971B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims description 160
- 239000012535 impurity Substances 0.000 claims description 132
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 238000010276 construction Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 238000003860 storage Methods 0.000 description 18
- 238000000059 patterning Methods 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 14
- 108091006146 Channels Proteins 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000008707 rearrangement Effects 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- -1 tungsten or titanium Chemical compound 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、特に、多結晶シリコン薄膜トランジ
スタを負荷素子とするスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セル及びその製造方法に関する。
の製造方法に関し、特に、多結晶シリコン薄膜トランジ
スタを負荷素子とするスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セル及びその製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭにおいては、図１０に示すごと
く、２つの相補型データ線ＤＬ１，ＤＬ２と２つのメモ
リセル選択ワード線ＷＬ１，ＷＬ２との交差部にメモリ
セルが配置されている。メモリセルは２つの転送用ＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２及びフリップフロップ回路で構
成される。また、フリップフロップ回路は２つのインバ
ータ及び２つの交差配線で構成される。インバータは、
電源電位線ＶCCと接地電位線ＶSSとの間に接続された駆
動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２及び負荷素子Ｑ
ｐ１，Ｑｐ２で構成される。
く、２つの相補型データ線ＤＬ１，ＤＬ２と２つのメモ
リセル選択ワード線ＷＬ１，ＷＬ２との交差部にメモリ
セルが配置されている。メモリセルは２つの転送用ＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２及びフリップフロップ回路で構
成される。また、フリップフロップ回路は２つのインバ
ータ及び２つの交差配線で構成される。インバータは、
電源電位線ＶCCと接地電位線ＶSSとの間に接続された駆
動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２及び負荷素子Ｑ
ｐ１，Ｑｐ２で構成される。
【０００３】一般に、転送用ＭＯＳＦＥＴと駆動用ＭＯ
ＳＦＥＴは半導体基板の主面上に設けられた、Ｎ型チャ
ネルＭＯＳＦＥＴ（Ｎ型バルクＭＯＳＦＥＴ）である。
他方、４メガビット以上の集積度のＳＲＡＭにおいて
は、フリップフロップ回路を構成するインバータの負荷
素子Ｑｐ１，Ｑｐ２には、Ｐ型チャネル多結晶シリコン
薄膜トランジスタ（Ｐ型負荷用ＴＦＴ）を用いることが
主流である。なお、ＰＮダイオードＤ１，Ｄ２について
は、後述する。
ＳＦＥＴは半導体基板の主面上に設けられた、Ｎ型チャ
ネルＭＯＳＦＥＴ（Ｎ型バルクＭＯＳＦＥＴ）である。
他方、４メガビット以上の集積度のＳＲＡＭにおいて
は、フリップフロップ回路を構成するインバータの負荷
素子Ｑｐ１，Ｑｐ２には、Ｐ型チャネル多結晶シリコン
薄膜トランジスタ（Ｐ型負荷用ＴＦＴ）を用いることが
主流である。なお、ＰＮダイオードＤ１，Ｄ２について
は、後述する。
【０００４】上述のＳＲＡＭセルの動作は、選択ワード
線ＷＬ１，ＷＬ２を高電位にすることにより活性化し、
転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２を通してデー
タ線ＤＬ１，ＤＬ２からハイレベルまたはローレベルの
情報を記憶ノードＮ１，Ｎ２に書き込み、また、記憶ノ
ードＮ１，Ｎ２の情報をデータ線ＤＬ１，ＤＬ２に読み
出す。
線ＷＬ１，ＷＬ２を高電位にすることにより活性化し、
転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２を通してデー
タ線ＤＬ１，ＤＬ２からハイレベルまたはローレベルの
情報を記憶ノードＮ１，Ｎ２に書き込み、また、記憶ノ
ードＮ１，Ｎ２の情報をデータ線ＤＬ１，ＤＬ２に読み
出す。
【０００５】 図１１は従来のＳＲＡＭセル１ビットの
平面図、図１２は、図１１のＸII−ＸII線断面図であ
る。なお、図１１ではたとえば参照番号７ａ，７
ｂ．．．を用い、図１２では単に７を用いているが、こ
れらは同一材料を示す。図１１、図１２を参照すると、
転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２及び駆動用バ
ルクＭＯＳＦＥＴＱｄ１，Ｑｄ２は、Ｎ型シリコン基板
１の主面上に設けられたＰ型ウェル２内に素子分離用の
酸化シリコン膜３に囲まれた活性領域５ａ，５ｂと、ゲ
ート絶縁膜６と、ゲート電極７ａ，７ｂ，７ｃ，７ｄと
から構成される。なお、ゲート電極７ａ〜７ｄは第１層
目の導電膜（多結晶シリコン）７を所望の形状にパター
ンニングして形成される。また、４はチャネルストッパ
である。活性領域５ａとゲート電極７ｄとは接続孔３１
ａで接続され、活性領域５ｂとゲート電極７ｃとは接続
孔３１ｂで接続される。また、導電膜７にはＮ型不純物
が熱拡散法により導入され、接続孔３１直下の活性領域
内には、高濃度Ｎ型不純物領域３２が形成される。ゲー
ト電極７ａ〜７ｄをマスクとして活性領域５ａ、５ｂ内
にＮ型不純物を導入して低濃度Ｎ型不純物領域８を形成
する。その後、ゲート電極７ａ〜７ｄとその側壁に形成
されたサイドウォール絶縁膜９とを不純物導入のマスク
として、活性領域５ａ，５ｂ内には高濃度Ｎ型不純物が
導入され、第１回目の高温度の熱処理によって高濃度Ｎ
型不純物領域１０が形成される。ここで、高濃度Ｎ型不
純物領域１０ｅ，１０ｆは図１０の記憶ノードＮ１，Ｎ
２にそれぞれ対応する。
平面図、図１２は、図１１のＸII−ＸII線断面図であ
る。なお、図１１ではたとえば参照番号７ａ，７
ｂ．．．を用い、図１２では単に７を用いているが、こ
れらは同一材料を示す。図１１、図１２を参照すると、
転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２及び駆動用バ
ルクＭＯＳＦＥＴＱｄ１，Ｑｄ２は、Ｎ型シリコン基板
１の主面上に設けられたＰ型ウェル２内に素子分離用の
酸化シリコン膜３に囲まれた活性領域５ａ，５ｂと、ゲ
ート絶縁膜６と、ゲート電極７ａ，７ｂ，７ｃ，７ｄと
から構成される。なお、ゲート電極７ａ〜７ｄは第１層
目の導電膜（多結晶シリコン）７を所望の形状にパター
ンニングして形成される。また、４はチャネルストッパ
である。活性領域５ａとゲート電極７ｄとは接続孔３１
ａで接続され、活性領域５ｂとゲート電極７ｃとは接続
孔３１ｂで接続される。また、導電膜７にはＮ型不純物
が熱拡散法により導入され、接続孔３１直下の活性領域
内には、高濃度Ｎ型不純物領域３２が形成される。ゲー
ト電極７ａ〜７ｄをマスクとして活性領域５ａ、５ｂ内
にＮ型不純物を導入して低濃度Ｎ型不純物領域８を形成
する。その後、ゲート電極７ａ〜７ｄとその側壁に形成
されたサイドウォール絶縁膜９とを不純物導入のマスク
として、活性領域５ａ，５ｂ内には高濃度Ｎ型不純物が
導入され、第１回目の高温度の熱処理によって高濃度Ｎ
型不純物領域１０が形成される。ここで、高濃度Ｎ型不
純物領域１０ｅ，１０ｆは図１０の記憶ノードＮ１，Ｎ
２にそれぞれ対応する。
【０００６】 また、高濃度Ｎ型不純物領域３２は高濃
度Ｎ型不純物領域１０と基板内の不純物拡散によって電
気的に接続する。これにより、駆動用バルクＭＯＳＦＥ
ＴＱｄ１のゲート電極７ｃ、駆動用バルクＭＯＳＦＥＴ
Ｑｄ２のゲート電極７ｄは高濃度Ｎ型不純物領域１０
ｆ，１０ｅすなわち記憶ノードＮ２，Ｎ１にそれぞれ電
気的に接続し、ＳＲＡＭメモリセルの２本の交差配線を
それぞれ構成している。接地電位線ＶSSは、酸化シリコ
ン膜１１上に形成された第２層目の導電膜（多結晶シリ
コン）１３を所望の形状にパターンニングして形成され
る。駆動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース
を構成する高濃度Ｎ型不純物領域１０ｃ，１０ｄと接地
電位線ＶSS１３ａは接続孔１２ａ，１２ｂでそれぞれ接
続される。
度Ｎ型不純物領域１０と基板内の不純物拡散によって電
気的に接続する。これにより、駆動用バルクＭＯＳＦＥ
ＴＱｄ１のゲート電極７ｃ、駆動用バルクＭＯＳＦＥＴ
Ｑｄ２のゲート電極７ｄは高濃度Ｎ型不純物領域１０
ｆ，１０ｅすなわち記憶ノードＮ２，Ｎ１にそれぞれ電
気的に接続し、ＳＲＡＭメモリセルの２本の交差配線を
それぞれ構成している。接地電位線ＶSSは、酸化シリコ
ン膜１１上に形成された第２層目の導電膜（多結晶シリ
コン）１３を所望の形状にパターンニングして形成され
る。駆動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース
を構成する高濃度Ｎ型不純物領域１０ｃ，１０ｄと接地
電位線ＶSS１３ａは接続孔１２ａ，１２ｂでそれぞれ接
続される。
【０００７】負荷用ＴＦＴＱｐ１，Ｑｐ２は第３層目の
導電膜（多結晶シリコン）１５を所望の形状にパターン
ニングして形成されたＴＦＴのゲート電極１５ａ，１５
ｂと、ゲート絶縁膜１６と、第４層目の導電膜（多結晶
シリコン）１７を所望の形状にパターンニングして形成
されたＴＦＴのソース、チャネル、ドレインを構成する
導電膜１７ａ，１７ｂとから構成される。負荷用ＴＦＴ
Ｑｐ１のゲート電極１５ａと駆動用ＭＯＳＦＥＴＱｄ１
のゲート電極７ｃは接続孔３３ａで接続され、また、負
荷用ＴＦＴＱｐ２のゲート電極１５ｂと駆動用ＭＯＳＦ
ＥＴＱｄ２のゲート電極７ｄは接続孔３３ｂで接続され
る。
導電膜（多結晶シリコン）１５を所望の形状にパターン
ニングして形成されたＴＦＴのゲート電極１５ａ，１５
ｂと、ゲート絶縁膜１６と、第４層目の導電膜（多結晶
シリコン）１７を所望の形状にパターンニングして形成
されたＴＦＴのソース、チャネル、ドレインを構成する
導電膜１７ａ，１７ｂとから構成される。負荷用ＴＦＴ
Ｑｐ１のゲート電極１５ａと駆動用ＭＯＳＦＥＴＱｄ１
のゲート電極７ｃは接続孔３３ａで接続され、また、負
荷用ＴＦＴＱｐ２のゲート電極１５ｂと駆動用ＭＯＳＦ
ＥＴＱｄ２のゲート電極７ｄは接続孔３３ｂで接続され
る。
【０００８】 また、導電膜１７ａ，１７ｂの内、４１
ａ，４１ｂ，４１ｃに囲まれた領域には高濃度Ｐ型不純
物が導入され、第２回目の高温度の熱処理によって高濃
度Ｐ型不純物領域４２ａ，４２ｂ，４３ａ，４３ｂが形
成され、負荷用ＴＦＴＱｐ１，Ｑｐ２のソース、ドレイ
ンを構成する。すなわち、負荷用ＴＦＴＱｐ１のソース
は高濃度Ｐ型不純物領域４２ａで、負荷用ＴＦＴＱｐ１
のドレインは高濃度Ｐ型不純物領域４３ａで、負荷用Ｔ
ＦＴＱｐ２のソースは高濃度Ｐ型不純物領域４２ｂで、
負荷用ＴＦＴＱｐ２のドレインは高濃度Ｐ型不純物領域
４３ｂでそれぞれ構成される。また、高濃度Ｐ型不純物
領域４２ａ，４２ｂはメモリセルの電源電位線ＶCCをも
あわせて構成する。負荷用ＴＦＴＱｐ１のドレイン４３
ａと負荷用ＴＦＴＱｐ２のゲート電極１５ｂとは接続孔
３４ａで接続され、また、負荷用ＴＦＴＱｐ２のドレイ
ン４３ｂと負荷用ＴＦＴＱｐ２のゲート電極１５ａは接
続孔３４ｂで接続される。
ａ，４１ｂ，４１ｃに囲まれた領域には高濃度Ｐ型不純
物が導入され、第２回目の高温度の熱処理によって高濃
度Ｐ型不純物領域４２ａ，４２ｂ，４３ａ，４３ｂが形
成され、負荷用ＴＦＴＱｐ１，Ｑｐ２のソース、ドレイ
ンを構成する。すなわち、負荷用ＴＦＴＱｐ１のソース
は高濃度Ｐ型不純物領域４２ａで、負荷用ＴＦＴＱｐ１
のドレインは高濃度Ｐ型不純物領域４３ａで、負荷用Ｔ
ＦＴＱｐ２のソースは高濃度Ｐ型不純物領域４２ｂで、
負荷用ＴＦＴＱｐ２のドレインは高濃度Ｐ型不純物領域
４３ｂでそれぞれ構成される。また、高濃度Ｐ型不純物
領域４２ａ，４２ｂはメモリセルの電源電位線ＶCCをも
あわせて構成する。負荷用ＴＦＴＱｐ１のドレイン４３
ａと負荷用ＴＦＴＱｐ２のゲート電極１５ｂとは接続孔
３４ａで接続され、また、負荷用ＴＦＴＱｐ２のドレイ
ン４３ｂと負荷用ＴＦＴＱｐ２のゲート電極１５ａは接
続孔３４ｂで接続される。
【０００９】 最後に、相補型データ線ＤＬ１，ＤＬ２
は、バリア性金属膜２４とアルミニウム合金膜２５の２
層積層膜２６を所望の形状にパターンニングして形成さ
れた配線層２６ａ，２６ｂでそれぞれ構成され、接続孔
２３ａ，２３ｂにより、転送用バルクＭＯＳＦＥＴの高
濃度Ｎ型不純物領域１０ａ，１０ｂにそれぞれ接続され
ている。なお、２７は、パッシベーション膜である。
は、バリア性金属膜２４とアルミニウム合金膜２５の２
層積層膜２６を所望の形状にパターンニングして形成さ
れた配線層２６ａ，２６ｂでそれぞれ構成され、接続孔
２３ａ，２３ｂにより、転送用バルクＭＯＳＦＥＴの高
濃度Ｎ型不純物領域１０ａ，１０ｂにそれぞれ接続され
ている。なお、２７は、パッシベーション膜である。
【００１０】 以上、上述の第１回目の高温度の熱処
理、第２回目の高温度の熱処理について説明すると、第
１回目の高温度の熱処理は、活性領域５ａ，５ｂに高濃
度Ｎ型不純物が導入された直後に行われ、活性領域内の
高濃度Ｎ型不純物を活性化し、高濃度Ｎ型不純物領域１
０を形成させるものであり、他方、第２回目の高温度の
熱処理は、接続孔２３ａ，２３ｂを形成する直前に行わ
れ、表面の平坦化のため、ＢＰＳＧ膜１９を堆積した後
に段差を緩和する目的で行われ、このとき同時に、導電
膜１７ａ，１７ｂの所望の領域に導入した高濃度Ｐ型不
純物を活性化し、高濃度Ｐ型不純物領域４２ａ，４２
ｂ，４３ａ，４３ｂを形成させる。なお、上述の従来技
術は例えば、Ｈ．Ｏｋｕｂｏらにより１９９１ ＩＮＴ
ＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥ
ＳＴ ｐ．４８１〜４８４に記載されている。
理、第２回目の高温度の熱処理について説明すると、第
１回目の高温度の熱処理は、活性領域５ａ，５ｂに高濃
度Ｎ型不純物が導入された直後に行われ、活性領域内の
高濃度Ｎ型不純物を活性化し、高濃度Ｎ型不純物領域１
０を形成させるものであり、他方、第２回目の高温度の
熱処理は、接続孔２３ａ，２３ｂを形成する直前に行わ
れ、表面の平坦化のため、ＢＰＳＧ膜１９を堆積した後
に段差を緩和する目的で行われ、このとき同時に、導電
膜１７ａ，１７ｂの所望の領域に導入した高濃度Ｐ型不
純物を活性化し、高濃度Ｐ型不純物領域４２ａ，４２
ｂ，４３ａ，４３ｂを形成させる。なお、上述の従来技
術は例えば、Ｈ．Ｏｋｕｂｏらにより１９９１ ＩＮＴ
ＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣ
ＥＳ ＭＥＥＴＩＮＧ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥ
ＳＴ ｐ．４８１〜４８４に記載されている。
【００１１】
【発明が解決しようとする課題】 しかしながら、上述
の従来の負荷用ＴＦＴを用いたＳＲＡＭセルにおいて
は、図１０に示すごとく、負荷用ＴＦＴＱｐ１，Ｑｐ２
と記憶ノードＮ１，Ｎ２との間にＰＮダイオードＤ１，
Ｄ２が形成される。すなわち、負荷用ＴＦＴＱｐ１のド
レイン４３ａが高濃度Ｐ型不純物領域であり、また、駆
動用バルクＭＯＳＦＥＴＱ d2 のゲート電極７ｄが高濃度
Ｎ型不純物領域であるために、ドレイン４３ａ内のＰ型
不純物およびゲート電極７ｄ内のＮ型不純物がそれぞれ
不純物拡散によって再配置するので、ＰＮダイオードＤ
１は、負荷用ＴＦＴＱｐ１のドレインから記憶ノードＮ
１へ至る電気的接続のどこか、つまり、ドレイン４３ａ
内、接続孔３４ａ内、第３層目の導電膜１５ｂ内、接続
孔３３ｂ内、またはゲート電極７ｄ内のどこからに形成
される。このようなＰ型不純物およびＮ型不純物の再配
置は、ＢＰＳＧ膜１９堆積後に段差を緩和するために行
う第２回目の高温度の熱処理の際におこる。したがっ
て、ＰＮダイオードＤ１は第２回目の高温度の熱処理工
程で形成される。ＰＮダイオードＤ２も同様の形成過程
で形成される。
の従来の負荷用ＴＦＴを用いたＳＲＡＭセルにおいて
は、図１０に示すごとく、負荷用ＴＦＴＱｐ１，Ｑｐ２
と記憶ノードＮ１，Ｎ２との間にＰＮダイオードＤ１，
Ｄ２が形成される。すなわち、負荷用ＴＦＴＱｐ１のド
レイン４３ａが高濃度Ｐ型不純物領域であり、また、駆
動用バルクＭＯＳＦＥＴＱ d2 のゲート電極７ｄが高濃度
Ｎ型不純物領域であるために、ドレイン４３ａ内のＰ型
不純物およびゲート電極７ｄ内のＮ型不純物がそれぞれ
不純物拡散によって再配置するので、ＰＮダイオードＤ
１は、負荷用ＴＦＴＱｐ１のドレインから記憶ノードＮ
１へ至る電気的接続のどこか、つまり、ドレイン４３ａ
内、接続孔３４ａ内、第３層目の導電膜１５ｂ内、接続
孔３３ｂ内、またはゲート電極７ｄ内のどこからに形成
される。このようなＰ型不純物およびＮ型不純物の再配
置は、ＢＰＳＧ膜１９堆積後に段差を緩和するために行
う第２回目の高温度の熱処理の際におこる。したがっ
て、ＰＮダイオードＤ１は第２回目の高温度の熱処理工
程で形成される。ＰＮダイオードＤ２も同様の形成過程
で形成される。
【００１２】上述のＰＮダイオードＤ１，Ｄ２は、ＳＲ
ＡＭの動作に以下のような悪影響を与える。例えば、Ｐ
ＮダイオードＤ１は、図１０に示すように、負荷用ＴＦ
ＴＱｐ１のドレインＡと記憶ノードＮ１の間に直列に接
続され、順方向にバイアスされる。図１３にＰＮダイオ
ードＤ１が存在する場合と存在しない場合の双方におけ
る、ドレインＡとノードＮ１の間の電流−電圧特性を示
す。ある電流例えば５００ｐＡが流れたとき、ＰＮダイ
オードが存在しなければ、ドレインＡとノードＮ１の間
に電圧はほとんどかからない。すなわち、ドレインＡか
ら見てノードＮ１との間に電圧降下はない。しかし、Ｐ
ＮダイオードＤ１が存在すると、ドレインＡとノードＮ
１の間に電圧がかかる。この結果、ドレインＡにくらべ
ノードＮ１はＰＮダイオードの立ち上がり電圧ＶF 分だ
け、電位が低くなる。ところで、ＳＲＡＭの書き込みの
動作は、ワード線ＷＬ１，ＷＬ２を選択し、転送用ＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２をオン状態にして、データ線Ｄ
Ｌ１から記憶ノードＮ１にデータ「ハイレベル」を書き
込み、データ線ＤＬ２からノードＮ２にデータ「ローレ
ベル」を書き込む。ただし、ワード線ＷＬ１，ＷＬ２を
非選択にして転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２
がオフした直後は、データ「ハイレベル」はＶCC電位に
達していない。この状態から負荷用ＴＦＴＱｐ１の供給
電流がノードＮ１に流れ込むことによって、ある一定時
間後にノードＮ１のデータ「ハイレベル」はＶCC電位に
到達する。
ＡＭの動作に以下のような悪影響を与える。例えば、Ｐ
ＮダイオードＤ１は、図１０に示すように、負荷用ＴＦ
ＴＱｐ１のドレインＡと記憶ノードＮ１の間に直列に接
続され、順方向にバイアスされる。図１３にＰＮダイオ
ードＤ１が存在する場合と存在しない場合の双方におけ
る、ドレインＡとノードＮ１の間の電流−電圧特性を示
す。ある電流例えば５００ｐＡが流れたとき、ＰＮダイ
オードが存在しなければ、ドレインＡとノードＮ１の間
に電圧はほとんどかからない。すなわち、ドレインＡか
ら見てノードＮ１との間に電圧降下はない。しかし、Ｐ
ＮダイオードＤ１が存在すると、ドレインＡとノードＮ
１の間に電圧がかかる。この結果、ドレインＡにくらべ
ノードＮ１はＰＮダイオードの立ち上がり電圧ＶF 分だ
け、電位が低くなる。ところで、ＳＲＡＭの書き込みの
動作は、ワード線ＷＬ１，ＷＬ２を選択し、転送用ＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２をオン状態にして、データ線Ｄ
Ｌ１から記憶ノードＮ１にデータ「ハイレベル」を書き
込み、データ線ＤＬ２からノードＮ２にデータ「ローレ
ベル」を書き込む。ただし、ワード線ＷＬ１，ＷＬ２を
非選択にして転送用バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２
がオフした直後は、データ「ハイレベル」はＶCC電位に
達していない。この状態から負荷用ＴＦＴＱｐ１の供給
電流がノードＮ１に流れ込むことによって、ある一定時
間後にノードＮ１のデータ「ハイレベル」はＶCC電位に
到達する。
【００１３】ここで、ドレインＡとノードＮ１との間に
ＰＮダイオードＤ１が存在すると、負荷用ＴＦＴＱｐ１
から供給電流がノードＮ１に流れ込んでも、上述したよ
うにドレインＡとノードＮ１との間に電圧降下が起こ
り、ある一定時間を経てもノードＮ１のデータ「ハイレ
ベル」はＶCC電位に到達しない。したがって、ＰＮダイ
オードＤ１が存在しない場合と比較して、ノードＮ２の
データ「ローレベル」との間の電圧マージンが小さく、
ＳＲＡＭの安定動作を阻害する。このように、ＰＮダイ
オードＤ１（およびＤ２）は、ＳＲＡＭの安定動作およ
びデータ保持特性を大きく劣化させるという悪影響を持
つ。特に、低電圧動作時には、ＰＮダイオードに起因す
るデータ「ハイレベル」のＶCC電位からの電圧降下分
が、より無視できなくなり、安定動作を著しく損なうと
いう課題を生じる。本発明の目的は、ＳＲＡＭセルにお
いて、ＰＮダイオードの形成を抑え、ＳＲＡＭの安定動
作およびデータ保持特性の向上を可能とすることにあ
る。
ＰＮダイオードＤ１が存在すると、負荷用ＴＦＴＱｐ１
から供給電流がノードＮ１に流れ込んでも、上述したよ
うにドレインＡとノードＮ１との間に電圧降下が起こ
り、ある一定時間を経てもノードＮ１のデータ「ハイレ
ベル」はＶCC電位に到達しない。したがって、ＰＮダイ
オードＤ１が存在しない場合と比較して、ノードＮ２の
データ「ローレベル」との間の電圧マージンが小さく、
ＳＲＡＭの安定動作を阻害する。このように、ＰＮダイ
オードＤ１（およびＤ２）は、ＳＲＡＭの安定動作およ
びデータ保持特性を大きく劣化させるという悪影響を持
つ。特に、低電圧動作時には、ＰＮダイオードに起因す
るデータ「ハイレベル」のＶCC電位からの電圧降下分
が、より無視できなくなり、安定動作を著しく損なうと
いう課題を生じる。本発明の目的は、ＳＲＡＭセルにお
いて、ＰＮダイオードの形成を抑え、ＳＲＡＭの安定動
作およびデータ保持特性の向上を可能とすることにあ
る。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、上述のＳＲＡＭセルにおいて、負荷用Ｔ
ＦＴのドレインと記憶ノードとの接続を接続プラグによ
って行う。
めに本発明は、上述のＳＲＡＭセルにおいて、負荷用Ｔ
ＦＴのドレインと記憶ノードとの接続を接続プラグによ
って行う。
【００１５】
【作用】上述の手段によれば、負荷用ＴＦＴのドレイン
と記憶ノードとの間にはＰＮダイオードは存在しない。
と記憶ノードとの間にはＰＮダイオードは存在しない。
【００１６】
【実施例】本発明においては、ＳＲＡＭセルにおいて、
Ｐ型チャネル多結晶シリコンＴＦＴと記憶ノードとの間
にＰＮダイオードが形成されるのを抑えるために、ＰＮ
ダイオード形成の原因となる工程、すなわち、表面平坦
化の際に行う高温度の熱処理工程が完了した後に、記憶
ノードとＰ型チャネルＴＦＴとを接続する接続プラグを
設けるものである。図１は本発明に係るＳＲＡＭセルの
平面図、図２は図１のII−II線断面図、図３は図１の等
価回路図、図４は図１の接続プラグ近傍の一部切り欠い
た斜視図である。図３のＮ型チャネル転送用バルクＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２およびＮ型チャネル駆動用バル
クＭＯＳＦＥＴＱｄ１，Ｑｄ２は、Ｎ型シリコン基板１
の主面上に設けられたＰ型ウェル２内に素子分離用の酸
化シリコン膜３に囲まれた活性領域５ａ，５ｂと、ゲー
ト電極７ａ，７ｂ，７ｃ，７ｄとから構成される。な
お、ゲート電極７ａ〜７ｄは第１層目の導電膜７を所望
の形状にパターンニングして形成される。また、選択ワ
ード線ＷＬ１，ＷＬ２の一部は、ゲート電極７ａ，７ｂ
それぞれ構成される。ここで、第１層目の導電膜７は比
抵抗の小さい配線材料、例えばタングステン、チタン等
の高融点金属とシリコンの化合物（シリサイド）と不純
物を導入した多結晶シリコンの複合膜（ポリサイド構
造）で形成することが望ましい。
Ｐ型チャネル多結晶シリコンＴＦＴと記憶ノードとの間
にＰＮダイオードが形成されるのを抑えるために、ＰＮ
ダイオード形成の原因となる工程、すなわち、表面平坦
化の際に行う高温度の熱処理工程が完了した後に、記憶
ノードとＰ型チャネルＴＦＴとを接続する接続プラグを
設けるものである。図１は本発明に係るＳＲＡＭセルの
平面図、図２は図１のII−II線断面図、図３は図１の等
価回路図、図４は図１の接続プラグ近傍の一部切り欠い
た斜視図である。図３のＮ型チャネル転送用バルクＭＯ
ＳＦＥＴＱｔ１，Ｑｔ２およびＮ型チャネル駆動用バル
クＭＯＳＦＥＴＱｄ１，Ｑｄ２は、Ｎ型シリコン基板１
の主面上に設けられたＰ型ウェル２内に素子分離用の酸
化シリコン膜３に囲まれた活性領域５ａ，５ｂと、ゲー
ト電極７ａ，７ｂ，７ｃ，７ｄとから構成される。な
お、ゲート電極７ａ〜７ｄは第１層目の導電膜７を所望
の形状にパターンニングして形成される。また、選択ワ
ード線ＷＬ１，ＷＬ２の一部は、ゲート電極７ａ，７ｂ
それぞれ構成される。ここで、第１層目の導電膜７は比
抵抗の小さい配線材料、例えばタングステン、チタン等
の高融点金属とシリコンの化合物（シリサイド）と不純
物を導入した多結晶シリコンの複合膜（ポリサイド構
造）で形成することが望ましい。
【００１７】 ゲート電極７ａ〜７ｄ及びその側壁に形
成されたサイドウォール絶縁膜９を不純物導入のマスク
として、活性領域５ａ，５ｂ内には高濃度Ｎ型不純物が
導入され、第１回目の高温度の熱処理によって高濃度Ｎ
型不純物領域１０が形成される。ここで、１０ａは転送
用ＭＯＳＦＥＴＱｔ１の第１の高濃度Ｎ型不純物領域で
あり、１０ｂは転送用バルクＭＯＳＦＥＴＱｔ２の第１
の高濃度Ｎ型不純物領域であり、１０ｃは駆動用バルク
ＭＯＳＦＥＴＱｄ１のソースであり、１０ｄは駆動用バ
ルクＭＯＳＦＥＴＱｄ２のソースであり、１０ｅは転送
用バルクＭＯＳＦＥＴＱｔ１の第２の高濃度Ｎ型不純物
領域及び駆動用バルクＭＯＳＦＥＴＱｄ１のドレインで
あり、１０ｆは転送用バルクＭＯＳＦＥＴＱｔ２の第２
の高濃度Ｎ型不純物領域および駆動用バルクＭＯＳＦＥ
ＴＱｄ２のドレインである。また、高濃度Ｎ型不純物領
域１０ｅ，１０ｆは図３の記憶ノードＮ１，Ｎ２にそれ
ぞれ対応する。
成されたサイドウォール絶縁膜９を不純物導入のマスク
として、活性領域５ａ，５ｂ内には高濃度Ｎ型不純物が
導入され、第１回目の高温度の熱処理によって高濃度Ｎ
型不純物領域１０が形成される。ここで、１０ａは転送
用ＭＯＳＦＥＴＱｔ１の第１の高濃度Ｎ型不純物領域で
あり、１０ｂは転送用バルクＭＯＳＦＥＴＱｔ２の第１
の高濃度Ｎ型不純物領域であり、１０ｃは駆動用バルク
ＭＯＳＦＥＴＱｄ１のソースであり、１０ｄは駆動用バ
ルクＭＯＳＦＥＴＱｄ２のソースであり、１０ｅは転送
用バルクＭＯＳＦＥＴＱｔ１の第２の高濃度Ｎ型不純物
領域及び駆動用バルクＭＯＳＦＥＴＱｄ１のドレインで
あり、１０ｆは転送用バルクＭＯＳＦＥＴＱｔ２の第２
の高濃度Ｎ型不純物領域および駆動用バルクＭＯＳＦＥ
ＴＱｄ２のドレインである。また、高濃度Ｎ型不純物領
域１０ｅ，１０ｆは図３の記憶ノードＮ１，Ｎ２にそれ
ぞれ対応する。
【００１８】図３の接地電位線ＶSSは第２層目の導電膜
１３を所望の形状にパターンニングして形成される。駆
動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソースを構成
する高濃度Ｎ型不純物領域１０ｃ，１０ｄ上には接続孔
１２ａ，１２ｂがそれぞれ開口しており、高濃度Ｎ型不
純物領域１０ｃ，１０ｄと接地電位線ＶSS１３ａとは、
駆動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース電位
を接地電位に固定するために接続孔１２ａ，１２ｂでそ
れぞれ接続される。ここで，第２層目の導電膜１３は比
抵抗の小さい配線材料、例えばタングステン、チタン等
の高融点金属とシリコンの化合物（シリサイド）、また
はシリサイドと不純物を導入した多結晶シリコンの複合
膜（ポリサイド構造）で形成することが望ましい。
１３を所望の形状にパターンニングして形成される。駆
動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソースを構成
する高濃度Ｎ型不純物領域１０ｃ，１０ｄ上には接続孔
１２ａ，１２ｂがそれぞれ開口しており、高濃度Ｎ型不
純物領域１０ｃ，１０ｄと接地電位線ＶSS１３ａとは、
駆動用バルクＭＯＳＦＥＴＱｄ１，Ｑｄ２のソース電位
を接地電位に固定するために接続孔１２ａ，１２ｂでそ
れぞれ接続される。ここで，第２層目の導電膜１３は比
抵抗の小さい配線材料、例えばタングステン、チタン等
の高融点金属とシリコンの化合物（シリサイド）、また
はシリサイドと不純物を導入した多結晶シリコンの複合
膜（ポリサイド構造）で形成することが望ましい。
【００１９】図３のＰ型チャネル負荷用ＴＦＴＱｐ１，
Ｑｐ２は、第３層目の導電膜１５を所望の形状にパター
ンニングして形成されたＴＦＴのゲート電極１５ａ，１
５ｂと、第４層目の導電膜１７を所望の形状にパターン
ニングして形成されたＴＦＴのソース、チャネル、ドレ
インを構成する導電膜１７ａ，１７ｂとから構成され
る。導電膜１７ａ，１７ｂの内、４１ａ，４１ｂ，４１
ｃに囲まれた領域には高濃度Ｐ型不純物が導入され、第
２回目の高温度の熱処理によって高濃度Ｐ型不純物領域
４２ａ，４２ｂ，４３ａ，４３ｂが形成され、負荷用Ｔ
ＦＴＱｐ１，Ｑｐ２のソース、ドレインを構成する。す
なわち、負荷用ＴＦＴＱｐ１のソースは１７ａと４１ａ
がオーバーラップする高濃度Ｐ型不純物領域４２ａで構
成され、負荷用ＴＦＴＱｐ１のドレインは１７ａと４１
ｃがオーバーラップする高濃度Ｐ型不純物領域４３ａで
構成され、負荷用ＴＦＴＱｐ２のソースは１７ｂと４１
ｂがオーバーラップする高濃度Ｐ型不純物領域４２ｂで
構成され、負荷用ＴＦＴＱｐ２のドレインは１７ｂと４
１ｃがオーバーラップする高濃度Ｐ型不純物領域４３ｂ
でそれぞれ構成される。また図３の電源電位線ＶCCの一
部は高濃度Ｐ型不純物領域４２ａ，４２ｂで構成され
る。
Ｑｐ２は、第３層目の導電膜１５を所望の形状にパター
ンニングして形成されたＴＦＴのゲート電極１５ａ，１
５ｂと、第４層目の導電膜１７を所望の形状にパターン
ニングして形成されたＴＦＴのソース、チャネル、ドレ
インを構成する導電膜１７ａ，１７ｂとから構成され
る。導電膜１７ａ，１７ｂの内、４１ａ，４１ｂ，４１
ｃに囲まれた領域には高濃度Ｐ型不純物が導入され、第
２回目の高温度の熱処理によって高濃度Ｐ型不純物領域
４２ａ，４２ｂ，４３ａ，４３ｂが形成され、負荷用Ｔ
ＦＴＱｐ１，Ｑｐ２のソース、ドレインを構成する。す
なわち、負荷用ＴＦＴＱｐ１のソースは１７ａと４１ａ
がオーバーラップする高濃度Ｐ型不純物領域４２ａで構
成され、負荷用ＴＦＴＱｐ１のドレインは１７ａと４１
ｃがオーバーラップする高濃度Ｐ型不純物領域４３ａで
構成され、負荷用ＴＦＴＱｐ２のソースは１７ｂと４１
ｂがオーバーラップする高濃度Ｐ型不純物領域４２ｂで
構成され、負荷用ＴＦＴＱｐ２のドレインは１７ｂと４
１ｃがオーバーラップする高濃度Ｐ型不純物領域４３ｂ
でそれぞれ構成される。また図３の電源電位線ＶCCの一
部は高濃度Ｐ型不純物領域４２ａ，４２ｂで構成され
る。
【００２０】図３のフリップフロップ回路の配線は、基
板内の高濃度Ｎ型不純物領域１０と第１層目の導電膜
７、第３層目の導電膜１５、第４層目の導電膜１７を接
続する接続プラグ２１で構成される。すなわち、図４に
示すごとく、転送用バルクＭＯＳＦＥＴＱｔ１の第２の
高濃度Ｎ型不純物領域および駆動用バルクＭＯＳＦＥＴ
Ｑｄ１のドレインおよび記憶ノードＮ１を構成する１０
ｅ、駆動用バルクＭＯＳＦＥＴＱｄ２のゲート７ｄ、負
荷用ＴＦＴＱｐ２のゲート１５ｂ、負荷用ＴＦＴＱｐ１
のドレイン４３ａは、接続プラグ２１ａで接続される。
また、転送用バルクＭＯＳＦＥＴＱｔ２の第２の高濃度
Ｎ型不純物領域および駆動用バルクＭＯＳＦＥＴＱｄ２
のドレインおよび記憶ノードＮ２を構成する１０ｆ、駆
動用バルクＭＯＳＦＥＴＱｄ１のゲート７ｃ、負荷用Ｔ
ＦＴＱｐ１のゲート１５ａ、負荷用ＴＦＴＱｐ２のドレ
イン４３ｂは、接続プラグ２１ｂで接続される。
板内の高濃度Ｎ型不純物領域１０と第１層目の導電膜
７、第３層目の導電膜１５、第４層目の導電膜１７を接
続する接続プラグ２１で構成される。すなわち、図４に
示すごとく、転送用バルクＭＯＳＦＥＴＱｔ１の第２の
高濃度Ｎ型不純物領域および駆動用バルクＭＯＳＦＥＴ
Ｑｄ１のドレインおよび記憶ノードＮ１を構成する１０
ｅ、駆動用バルクＭＯＳＦＥＴＱｄ２のゲート７ｄ、負
荷用ＴＦＴＱｐ２のゲート１５ｂ、負荷用ＴＦＴＱｐ１
のドレイン４３ａは、接続プラグ２１ａで接続される。
また、転送用バルクＭＯＳＦＥＴＱｔ２の第２の高濃度
Ｎ型不純物領域および駆動用バルクＭＯＳＦＥＴＱｄ２
のドレインおよび記憶ノードＮ２を構成する１０ｆ、駆
動用バルクＭＯＳＦＥＴＱｄ１のゲート７ｃ、負荷用Ｔ
ＦＴＱｐ１のゲート１５ａ、負荷用ＴＦＴＱｐ２のドレ
イン４３ｂは、接続プラグ２１ｂで接続される。
【００２１】図３の相補型データ線ＤＬ１，ＤＬ２は、
バリア性金属膜２４及びアルミニウム合金膜２５の２層
積層膜２６を所望の形状にパターンニングして形成され
た配線２６ａ，２６ｂでそれぞれ構成される。各転送用
バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２の第１の高濃度Ｎ型
不純物領域を構成する１０ａ，１０ｂ上には接続孔２３
ａ，２３ｂがそれぞれ開口しており、データ線ＤＬ１，
ＤＬ２から転送用バルクＭＯＳＦＥＴに情報を伝えるた
めに、高濃度Ｎ型不純物領域１０ａ，１０ｂとデータ線
ＤＬ１，ＤＬ２とは連続孔２３ａ，２３ｂでそれぞれ接
続されている。
バリア性金属膜２４及びアルミニウム合金膜２５の２層
積層膜２６を所望の形状にパターンニングして形成され
た配線２６ａ，２６ｂでそれぞれ構成される。各転送用
バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２の第１の高濃度Ｎ型
不純物領域を構成する１０ａ，１０ｂ上には接続孔２３
ａ，２３ｂがそれぞれ開口しており、データ線ＤＬ１，
ＤＬ２から転送用バルクＭＯＳＦＥＴに情報を伝えるた
めに、高濃度Ｎ型不純物領域１０ａ，１０ｂとデータ線
ＤＬ１，ＤＬ２とは連続孔２３ａ，２３ｂでそれぞれ接
続されている。
【００２２】 図１のＳＲＡＭの製造工程を図５〜図９
を参照して説明する。なお，ここでは、ＳＲＡＭセルの
製造工程を示すが、メモリ周辺回路を構成するＣＭＯＳ
回路の製造方法については従来の技術を用いるものとす
る。また、本実施例のＳＲＡＭセルはＮ型シリコン基板
の主面上の単一のウェル上に形成しているが、Ｐ型シリ
コン基板の主面上の２種類のウェル上に形成してもよ
い。始めに，図５を参照すると、Ｎ型シリコン基板１の
主面上に例えば不純物濃度１０18〜１０19atoms/cm3 程
度、深さ２〜３μｍ程度のＰ型ウェル２を形成する。次
に、選択酸化法により素子分離用の酸化シリコン膜（フ
ィールド酸化膜）３を形成し、このとき、Ｐ型不純物層
からなるチャネルストッパ層４も形成する。このフィー
ルド酸化膜は例えば４００〜５００ｎｍ程度が望まし
い。次に、フィールド酸化膜３に囲まれた領域（活性領
域）に、バルクＭＯＳＦＥＴのしきい値電圧調整用の不
純物を導入する。しきい値電圧調整用不純物としてはＰ
型不純物例えばＢを用いて、ホトリソグラフィとイオン
打ち込み法により所望の領域に、例えば３０ＫｅＶ程度
のエネルギーで、例えば１０12atoms/cm2 程度導入す
る。次に、シリコン基板主面全面上にバルクＭＯＳＦＥ
Ｔのゲート絶縁膜となる酸化シリコン膜６を形成する。
ゲート絶縁膜６は熱酸化法により例えば１０〜１５ｎｍ
程度の厚さで形成する。このゲート絶縁膜６は、転送用
バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２および駆動用バルク
ＭＯＳＦＥＴＱｄ１，Ｑｄ２のゲート絶縁膜を構成す
る。なお、Ｐ型ウェル２は、フィールド酸化膜３形成後
に形成してもよく、またバルクＭＯＳＦＥＴのしきい値
電圧調整用の不純物導入の際のホトリソグラフィで形成
される不純物導入マスクを用いてＰ型不純物を導入して
形成してもよい。
を参照して説明する。なお，ここでは、ＳＲＡＭセルの
製造工程を示すが、メモリ周辺回路を構成するＣＭＯＳ
回路の製造方法については従来の技術を用いるものとす
る。また、本実施例のＳＲＡＭセルはＮ型シリコン基板
の主面上の単一のウェル上に形成しているが、Ｐ型シリ
コン基板の主面上の２種類のウェル上に形成してもよ
い。始めに，図５を参照すると、Ｎ型シリコン基板１の
主面上に例えば不純物濃度１０18〜１０19atoms/cm3 程
度、深さ２〜３μｍ程度のＰ型ウェル２を形成する。次
に、選択酸化法により素子分離用の酸化シリコン膜（フ
ィールド酸化膜）３を形成し、このとき、Ｐ型不純物層
からなるチャネルストッパ層４も形成する。このフィー
ルド酸化膜は例えば４００〜５００ｎｍ程度が望まし
い。次に、フィールド酸化膜３に囲まれた領域（活性領
域）に、バルクＭＯＳＦＥＴのしきい値電圧調整用の不
純物を導入する。しきい値電圧調整用不純物としてはＰ
型不純物例えばＢを用いて、ホトリソグラフィとイオン
打ち込み法により所望の領域に、例えば３０ＫｅＶ程度
のエネルギーで、例えば１０12atoms/cm2 程度導入す
る。次に、シリコン基板主面全面上にバルクＭＯＳＦＥ
Ｔのゲート絶縁膜となる酸化シリコン膜６を形成する。
ゲート絶縁膜６は熱酸化法により例えば１０〜１５ｎｍ
程度の厚さで形成する。このゲート絶縁膜６は、転送用
バルクＭＯＳＦＥＴＱｔ１，Ｑｔ２および駆動用バルク
ＭＯＳＦＥＴＱｄ１，Ｑｄ２のゲート絶縁膜を構成す
る。なお、Ｐ型ウェル２は、フィールド酸化膜３形成後
に形成してもよく、またバルクＭＯＳＦＥＴのしきい値
電圧調整用の不純物導入の際のホトリソグラフィで形成
される不純物導入マスクを用いてＰ型不純物を導入して
形成してもよい。
【００２３】次に、図６を参照すると、バルクＭＯＳＦ
ＥＴのゲート電極を形成する。まず、シリコン基板主面
全面上に厚さ例えば２００ｎｍ程度の第１層目の多結晶
シリコン膜７を減圧気相化学成長（ＬＰＣＶＤ）法によ
り堆積する。続いて、Ｐ等のＮ型不純物を熱拡散法によ
り多結晶シリコン膜７に導入する。その後、ホトリソグ
ラフィとドライエッチング法により、所望の形状７ａ、
７ｂ、７ｃ、７ｄにパターニングする。ここで、７ａは
転送用バルクＭＯＳＦＥＴＱｔ１のゲート電極、７ｂは
転送用バルクＭＯＳＦＥＴＱｔ２のゲート電極、７ｃは
駆動用バルクＭＯＳＦＥＴＱｄ１のゲート電極、７ｄは
駆動用バルクＭＯＳＦＥＴＱｄ２のゲート電極をそれぞ
れ構成する。また、７ａ、７ｂは選択ワード線ＷＬ１、
ＷＬ２の一部をそれぞれ構成する。なお、多結晶シリコ
ン膜７へのＮ型不純物導入は、イオン打ち込み法を用い
てもよく、また堆積時に同時に導入する方法（ドープト
ポリシリコン）を用いてもよい。また、多結晶シリコン
膜７は、ワード線の抵抗による信号遅延を低減するため
に比抵抗の小さい材料を用いた方が望ましい。具体的に
は、タングステン、チタン等の高融点金属とシリコンの
化合物（シリサイド）と不純物を導入した多結晶シリコ
ンの複合膜（ポリサイド構造）を用いることが望まし
い。次に、ゲート電極７ａ〜７ｄを不純物導入マスクと
して、活性領域に、Ｐ等のＮ型不純物をイオン打ち込み
法により、例えば４０ＫｅＶ程度のエネルギーで、例え
ば１０13atoms/cm2 程度導入する。この結果、後工程で
行う高温度の熱処理により、低濃度Ｎ型不純物領域８が
形成されることになる。
ＥＴのゲート電極を形成する。まず、シリコン基板主面
全面上に厚さ例えば２００ｎｍ程度の第１層目の多結晶
シリコン膜７を減圧気相化学成長（ＬＰＣＶＤ）法によ
り堆積する。続いて、Ｐ等のＮ型不純物を熱拡散法によ
り多結晶シリコン膜７に導入する。その後、ホトリソグ
ラフィとドライエッチング法により、所望の形状７ａ、
７ｂ、７ｃ、７ｄにパターニングする。ここで、７ａは
転送用バルクＭＯＳＦＥＴＱｔ１のゲート電極、７ｂは
転送用バルクＭＯＳＦＥＴＱｔ２のゲート電極、７ｃは
駆動用バルクＭＯＳＦＥＴＱｄ１のゲート電極、７ｄは
駆動用バルクＭＯＳＦＥＴＱｄ２のゲート電極をそれぞ
れ構成する。また、７ａ、７ｂは選択ワード線ＷＬ１、
ＷＬ２の一部をそれぞれ構成する。なお、多結晶シリコ
ン膜７へのＮ型不純物導入は、イオン打ち込み法を用い
てもよく、また堆積時に同時に導入する方法（ドープト
ポリシリコン）を用いてもよい。また、多結晶シリコン
膜７は、ワード線の抵抗による信号遅延を低減するため
に比抵抗の小さい材料を用いた方が望ましい。具体的に
は、タングステン、チタン等の高融点金属とシリコンの
化合物（シリサイド）と不純物を導入した多結晶シリコ
ンの複合膜（ポリサイド構造）を用いることが望まし
い。次に、ゲート電極７ａ〜７ｄを不純物導入マスクと
して、活性領域に、Ｐ等のＮ型不純物をイオン打ち込み
法により、例えば４０ＫｅＶ程度のエネルギーで、例え
ば１０13atoms/cm2 程度導入する。この結果、後工程で
行う高温度の熱処理により、低濃度Ｎ型不純物領域８が
形成されることになる。
【００２４】次に、シリコン基板主面全面上に厚さ例え
ば１５０〜２００ｎｍ程度の酸化シリコン膜をＬＰＣＶ
Ｄ法で堆積した後、異方性のドレイエッチング法によ
り、堆積した酸化シリコン膜を全面にエッチングし、ゲ
ート電極７ａ〜７ｄの側壁にスペーサとなるサイドウォ
ール絶縁膜９を形成する。その後、ゲート電極７ａ〜７
ｄおよびサイドウォール絶縁膜９を不純物導入のマスク
として、活性領域に、Ａｓ等のＮ型不純物をイオン打ち
込み法により、例えば３０ＫｅＶ程度のエネルギーで、
例えば１０15atoms/cm2 程度導入する。その後、例えば
８００〜９００℃程度の窒素雰囲気中で１０分〜１５分
程度、第１回目の高温度の熱処理を行うことにより、活
性領域内に、低濃度Ｎ型不純物領域８と深さ０．３μｍ
程度の高濃度Ｎ型不純物領域１０が形成される。ここ
で、バルクＭＯＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ
２のソース及びドレインは、低濃度Ｎ型不純物領域８と
高濃度Ｎ型不純物領域１０とから構成され、いわゆるＬ
ＤＤ構造のＭＯＳＦＥＴとなる。その後、シリコン基板
主面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン
膜１１をＬＰＣＶＤ法で堆積する。
ば１５０〜２００ｎｍ程度の酸化シリコン膜をＬＰＣＶ
Ｄ法で堆積した後、異方性のドレイエッチング法によ
り、堆積した酸化シリコン膜を全面にエッチングし、ゲ
ート電極７ａ〜７ｄの側壁にスペーサとなるサイドウォ
ール絶縁膜９を形成する。その後、ゲート電極７ａ〜７
ｄおよびサイドウォール絶縁膜９を不純物導入のマスク
として、活性領域に、Ａｓ等のＮ型不純物をイオン打ち
込み法により、例えば３０ＫｅＶ程度のエネルギーで、
例えば１０15atoms/cm2 程度導入する。その後、例えば
８００〜９００℃程度の窒素雰囲気中で１０分〜１５分
程度、第１回目の高温度の熱処理を行うことにより、活
性領域内に、低濃度Ｎ型不純物領域８と深さ０．３μｍ
程度の高濃度Ｎ型不純物領域１０が形成される。ここ
で、バルクＭＯＳＦＥＴＱｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ
２のソース及びドレインは、低濃度Ｎ型不純物領域８と
高濃度Ｎ型不純物領域１０とから構成され、いわゆるＬ
ＤＤ構造のＭＯＳＦＥＴとなる。その後、シリコン基板
主面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン
膜１１をＬＰＣＶＤ法で堆積する。
【００２５】次に、図７を参照すると、ホトリソグラフ
ィとドライエッチング法により、酸化シリコン膜１１に
接続孔１２を開口する。次に、接地電位線ＶSSを形成す
る。まず、シリコン基板主面全面上に厚さ例えば１００
ｎｍ程度の第２層目の多結晶シリコン膜１３をＬＰＣＶ
Ｄ法により堆積する。続いて多結晶シリコン膜１３の比
抵抗値を下げるために、Ａｓ等のＮ型不純物をイオン打
ち込み法により、例えば２０ＫｅＶ程度のエネルギー
で、例えば１０16atoms/cm2 程度導入する。その後、ホ
トリソグラフィとドライエッチング法により、所望の形
状１３ａにパターニングする。なお、接続孔１２は、駆
動用バルクＭＯＳＦＥＴＱｄ１のソースを接地電位線Ｖ
SSに接続して接地電位に固定するためのものである。す
なわち駆動用バルクＭＯＳＤＥＴＱｄ１のソースを構成
する高濃度Ｎ型不純物領域１０ｃ上には接続孔１２ａが
開口しており、駆動用バルクＭＯＳＦＥＴＱｄ２のソー
スを構成する高濃度Ｎ型不純物領域１０ｄ上には接続孔
１２ｂが開口しており、高濃度Ｎ型不純物領域１０ｃ、
１０ｄはＶSS１３ａに接続孔１２ａ、１２ｂでそれぞれ
接続される。なお、多結晶シリコン膜１３は、接地電位
線ＶSSの配線抵抗を下げるために、比抵抗の小さい材料
を用いた方が望ましい。具体的には、タングステン、チ
タン等の高融点金属とシリコンの化合物（シリサイド）
を用いるか、シリサイドと不純物を導入した多結晶シリ
コンの複合膜（ポリサイド構造）を用いることが望まし
い。
ィとドライエッチング法により、酸化シリコン膜１１に
接続孔１２を開口する。次に、接地電位線ＶSSを形成す
る。まず、シリコン基板主面全面上に厚さ例えば１００
ｎｍ程度の第２層目の多結晶シリコン膜１３をＬＰＣＶ
Ｄ法により堆積する。続いて多結晶シリコン膜１３の比
抵抗値を下げるために、Ａｓ等のＮ型不純物をイオン打
ち込み法により、例えば２０ＫｅＶ程度のエネルギー
で、例えば１０16atoms/cm2 程度導入する。その後、ホ
トリソグラフィとドライエッチング法により、所望の形
状１３ａにパターニングする。なお、接続孔１２は、駆
動用バルクＭＯＳＦＥＴＱｄ１のソースを接地電位線Ｖ
SSに接続して接地電位に固定するためのものである。す
なわち駆動用バルクＭＯＳＤＥＴＱｄ１のソースを構成
する高濃度Ｎ型不純物領域１０ｃ上には接続孔１２ａが
開口しており、駆動用バルクＭＯＳＦＥＴＱｄ２のソー
スを構成する高濃度Ｎ型不純物領域１０ｄ上には接続孔
１２ｂが開口しており、高濃度Ｎ型不純物領域１０ｃ、
１０ｄはＶSS１３ａに接続孔１２ａ、１２ｂでそれぞれ
接続される。なお、多結晶シリコン膜１３は、接地電位
線ＶSSの配線抵抗を下げるために、比抵抗の小さい材料
を用いた方が望ましい。具体的には、タングステン、チ
タン等の高融点金属とシリコンの化合物（シリサイド）
を用いるか、シリサイドと不純物を導入した多結晶シリ
コンの複合膜（ポリサイド構造）を用いることが望まし
い。
【００２６】その後、シリコン基板主面全面上に厚さ例
えば１００ｎｍ程度の酸化シリコン膜１４をＬＰＣＶＤ
法で堆積する。次に、負荷用ＴＦＴのゲート電極を形成
する。まず、シリコン基板主面全面上に厚さ例えば１０
０ｎｍ程度の第３層目の多結晶シリコン膜１５をＬＰＣ
ＶＤ法により堆積する。続いて、多結晶シリコン膜１５
の比抵抗値を下げるために、Ｐ等のＮ型不純物をイオン
打ち込み法により、例えば２０ＫｅＶ程度のエネルギー
で、例えば１０15atoms/cm2 程度導入する。その後、ホ
トリソグラフィとドライエッチング法により、所望の形
状１５ａ、１５ｂにパターニングする。１５ａは負荷用
ＴＦＴＱｐ１のゲート電極、１５ｂは負荷用ＴＦＴＱｐ
２のゲート電極をそれぞれ構成する。なお、多結晶シリ
コン膜１５に導入する不純物は、Ｂ等のＰ型不純物をイ
オン打ち込み法により、例えば、１５ＫｅＶ程度のエネ
ルギーで、例えば１０15atoms/cm2 程度導入してもよ
い。導入する不純物がＮ型不純物であれば、ＴＦＴはＮ
型ゲートになり、Ｐ型不純物であれば、ＴＦＴはＰ型ゲ
ートになる。次に、シリコン基板主面全面上に負荷用Ｔ
ＦＴのゲート絶縁膜となる酸化シリコン膜１６を形成す
る。ゲート絶縁膜１６はＬＰＣＶＤ法により、例えば２
０〜３０ｎｍ程度の厚さで形成する。このゲート絶縁膜
１６は、Ｑｐ１、Ｑｐ２のゲート絶縁膜を構成する。
えば１００ｎｍ程度の酸化シリコン膜１４をＬＰＣＶＤ
法で堆積する。次に、負荷用ＴＦＴのゲート電極を形成
する。まず、シリコン基板主面全面上に厚さ例えば１０
０ｎｍ程度の第３層目の多結晶シリコン膜１５をＬＰＣ
ＶＤ法により堆積する。続いて、多結晶シリコン膜１５
の比抵抗値を下げるために、Ｐ等のＮ型不純物をイオン
打ち込み法により、例えば２０ＫｅＶ程度のエネルギー
で、例えば１０15atoms/cm2 程度導入する。その後、ホ
トリソグラフィとドライエッチング法により、所望の形
状１５ａ、１５ｂにパターニングする。１５ａは負荷用
ＴＦＴＱｐ１のゲート電極、１５ｂは負荷用ＴＦＴＱｐ
２のゲート電極をそれぞれ構成する。なお、多結晶シリ
コン膜１５に導入する不純物は、Ｂ等のＰ型不純物をイ
オン打ち込み法により、例えば、１５ＫｅＶ程度のエネ
ルギーで、例えば１０15atoms/cm2 程度導入してもよ
い。導入する不純物がＮ型不純物であれば、ＴＦＴはＮ
型ゲートになり、Ｐ型不純物であれば、ＴＦＴはＰ型ゲ
ートになる。次に、シリコン基板主面全面上に負荷用Ｔ
ＦＴのゲート絶縁膜となる酸化シリコン膜１６を形成す
る。ゲート絶縁膜１６はＬＰＣＶＤ法により、例えば２
０〜３０ｎｍ程度の厚さで形成する。このゲート絶縁膜
１６は、Ｑｐ１、Ｑｐ２のゲート絶縁膜を構成する。
【００２７】 次に、負荷用ＴＦＴのソース、チャネ
ル、ドレイン、および電源電位線ＶCCを形成する。ま
ず、シリコン基板主面全面上に厚さ例えば５０ｎｍ程度
の第４層目の多結晶シリコン膜１７を形成する。多結晶
シリコン膜１７は、まずＳｉ2Ｈ6 をソースガスとして
アモルファスシリコン膜を堆積し、続いて多晶化のた
め、例えば６００℃程度の窒素雰囲気中で例えば３〜１
２時間程度アニールを行うことにより形成される。次
に、多結晶シリコン膜１７に負荷用ＴＦＴのしきい値電
圧調整用の不純物を導入する。しきい値調整用の不純物
としてはＮ型不純物、例えば、Ｐを用いて、イオン打ち
込み法により、例えば２０ＫｅＶ程度のエネルギーで、
例えば１０12atoms/cm2 程度導入する。その後、ホトリ
ソグラフィとドライエッチング法により、所望の形状１
７ａ、１７ｂにパターニングする。１７ａは負荷用ＴＦ
ＴＱｐ１のソース、チャネル、ドレイン、およびＶCCの
一部、１７ｂはＱｐ２のソース、チャネル、ドレイン、
およびＶCCの一部をそれぞれ構成する。次に、１７ａ、
１７ｂの内、負荷用ＴＦＴのソース、ドレイン、および
ＶCCの一部となる部分に高濃度Ｐ型不純物を導入する。
ホトリソグラフィにより、不純物導入マスクを４１ａ、
４１ｂ、４１ｃの形状にパターニングし、ＢＦ2 等のＰ
型不純物をイオン打ち込み法により、例えば４０ＫｅＶ
程度のエネルギーで、例えば１０15atoms/cm2 程度導入
する。この結果、後工程で行う高温度の熱処理により、
高濃度Ｐ型不純物領域４２ａ、４２ｂ、４３ａ、４３ｂ
が形成されることになる。高濃度Ｐ型不純物領域４２
ａ、４２ｂ、４３ａ、４３ｂは、負荷用ＴＦＴ，Ｑｐ
１、Ｑｐ２のソース、ドレイン、及びＶCCの一部を構成
する。すなわち、１７ａと４１ａがオーバーラップする
高濃度Ｐ型不純物領域４２ａは負荷用ＴＦＴＱｐ１のソ
ースを構成し、１７ａと４１ｃがオーバーラップする高
濃度Ｐ型不純物領域４３ａは負荷用ＴＦＴＱｐ１のドレ
インを構成し、１７ｂと４１ｂがオーバーラップする高
濃度Ｐ型不純物領域４２ｂは負荷用ＴＦＴＱｐ２のソー
スを構成し、１７ｂと４１ｃがオーバーラップする高濃
度Ｐ型不純物領域４３ｂは負荷用ＴＦＴＱｐ２のドレイ
ンをそれぞれ構成する。また、高濃度Ｐ型不純物領域４
２ａ、４２ｂはＶCCの一部を構成する。
ル、ドレイン、および電源電位線ＶCCを形成する。ま
ず、シリコン基板主面全面上に厚さ例えば５０ｎｍ程度
の第４層目の多結晶シリコン膜１７を形成する。多結晶
シリコン膜１７は、まずＳｉ2Ｈ6 をソースガスとして
アモルファスシリコン膜を堆積し、続いて多晶化のた
め、例えば６００℃程度の窒素雰囲気中で例えば３〜１
２時間程度アニールを行うことにより形成される。次
に、多結晶シリコン膜１７に負荷用ＴＦＴのしきい値電
圧調整用の不純物を導入する。しきい値調整用の不純物
としてはＮ型不純物、例えば、Ｐを用いて、イオン打ち
込み法により、例えば２０ＫｅＶ程度のエネルギーで、
例えば１０12atoms/cm2 程度導入する。その後、ホトリ
ソグラフィとドライエッチング法により、所望の形状１
７ａ、１７ｂにパターニングする。１７ａは負荷用ＴＦ
ＴＱｐ１のソース、チャネル、ドレイン、およびＶCCの
一部、１７ｂはＱｐ２のソース、チャネル、ドレイン、
およびＶCCの一部をそれぞれ構成する。次に、１７ａ、
１７ｂの内、負荷用ＴＦＴのソース、ドレイン、および
ＶCCの一部となる部分に高濃度Ｐ型不純物を導入する。
ホトリソグラフィにより、不純物導入マスクを４１ａ、
４１ｂ、４１ｃの形状にパターニングし、ＢＦ2 等のＰ
型不純物をイオン打ち込み法により、例えば４０ＫｅＶ
程度のエネルギーで、例えば１０15atoms/cm2 程度導入
する。この結果、後工程で行う高温度の熱処理により、
高濃度Ｐ型不純物領域４２ａ、４２ｂ、４３ａ、４３ｂ
が形成されることになる。高濃度Ｐ型不純物領域４２
ａ、４２ｂ、４３ａ、４３ｂは、負荷用ＴＦＴ，Ｑｐ
１、Ｑｐ２のソース、ドレイン、及びＶCCの一部を構成
する。すなわち、１７ａと４１ａがオーバーラップする
高濃度Ｐ型不純物領域４２ａは負荷用ＴＦＴＱｐ１のソ
ースを構成し、１７ａと４１ｃがオーバーラップする高
濃度Ｐ型不純物領域４３ａは負荷用ＴＦＴＱｐ１のドレ
インを構成し、１７ｂと４１ｂがオーバーラップする高
濃度Ｐ型不純物領域４２ｂは負荷用ＴＦＴＱｐ２のソー
スを構成し、１７ｂと４１ｃがオーバーラップする高濃
度Ｐ型不純物領域４３ｂは負荷用ＴＦＴＱｐ２のドレイ
ンをそれぞれ構成する。また、高濃度Ｐ型不純物領域４
２ａ、４２ｂはＶCCの一部を構成する。
【００２８】次に、図８を参照すると、シリコン基板主
面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン膜
１８をＬＰＣＶＤ法で堆積する。次に、表面の平坦化を
行う。まず、シリコン基板主面全面上に厚さ例えば３０
０ｎｍ程度のＢＰＳＧ膜１９をＬＰＣＶＤ法で堆積し、
その後段差を緩和する目的で、例えば８００〜９００℃
程度の窒素雰囲気中で１０分〜１５分程度、第２回目の
高温度の熱処理を行う。この熱処理の結果、ＢＰＳＧ膜
のリフローが行われ、メモリセルの段差が緩和される。
またこの熱処理の結果、高濃度Ｐ型不純物領域４２ａ、
４２ｂ、４３ａ、４３ｂが形成される。なお、酸化シリ
コン膜１８は、ＢＰＳＧ膜１９中に含まれるＢ、Ｐ等の
不純物が下層へ拡散するのを防止する目的で形成され
る。
面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン膜
１８をＬＰＣＶＤ法で堆積する。次に、表面の平坦化を
行う。まず、シリコン基板主面全面上に厚さ例えば３０
０ｎｍ程度のＢＰＳＧ膜１９をＬＰＣＶＤ法で堆積し、
その後段差を緩和する目的で、例えば８００〜９００℃
程度の窒素雰囲気中で１０分〜１５分程度、第２回目の
高温度の熱処理を行う。この熱処理の結果、ＢＰＳＧ膜
のリフローが行われ、メモリセルの段差が緩和される。
またこの熱処理の結果、高濃度Ｐ型不純物領域４２ａ、
４２ｂ、４３ａ、４３ｂが形成される。なお、酸化シリ
コン膜１８は、ＢＰＳＧ膜１９中に含まれるＢ、Ｐ等の
不純物が下層へ拡散するのを防止する目的で形成され
る。
【００２９】次に、フリップフロップ回路の配線となる
部分を形成する。まず、ホトリソグラフィとドライエッ
チング法により、ＢＰＳＧ膜１９に接続孔２０を開口す
る。接続孔２０を開口するためには、酸化シリコン膜を
エッチングする工程と、多結晶シリコンをエッチングす
る方法を組み合わせたドライエッチング法が必要とな
る。次に、基板内の高濃度Ｎ型不純物領域１０、第１層
目の多結晶シリコン膜７、第３層目の多結晶シリコン膜
１５、及び第４層目の多結晶シリコン膜１７を接続する
接続プラグ２１を形成する。まず、シリコン基板主面全
面上に例えばタングステン等の高融点金属膜をＬＰＣＶ
Ｄ法で堆積する。タングステン等の高融点金属膜の厚さ
は、接続孔２０の内部がすべて埋め込まれる程度の厚さ
以上が望ましい。その後、異方性のドライエッチング法
により、接続孔２０内のタングステン膜のみが残るよう
に、堆積したタングステン膜を全面にエッチングする。
この結果、接続孔２０内に接続プラグ２１が形成され
る。なお、接続プラグ２１ａは、転送用バルクＭＯＳＦ
ＥＴＱｔ１の第２の高濃度Ｎ型不純物領域および駆動用
バルクＭＯＳＦＥＴＱｄ１のドレインおよび記憶ノード
Ｎ１を構成する１０ｅと、Ｑｄ２のゲートを構成する７
ｄと、負荷用ＴＦＴＱｐ２のゲートを構成する１５ｂ
と、負荷用ＴＦＴＱｐ１のドレインを構成する４３ａを
接続する。他方、接続プラグ２１ｂは、駆動用バルクＭ
ＯＳＦＥＴＱｔ２の第２の高濃度Ｎ型不純物領域および
駆動用バルクＭＯＳＦＥＴＱｄ２のドレインおよび記憶
ノードＮ２を構成する１０ｆと、駆動用バルクＭＯＳＦ
ＥＴＱｄ１のゲートを構成する７ｃと、負荷用ＴＦＴＱ
ｐ１ゲートを構成する１５ａと、負荷用ＴＦＴＱｐ２の
ドレインを構成する４３ｂを接続する。
部分を形成する。まず、ホトリソグラフィとドライエッ
チング法により、ＢＰＳＧ膜１９に接続孔２０を開口す
る。接続孔２０を開口するためには、酸化シリコン膜を
エッチングする工程と、多結晶シリコンをエッチングす
る方法を組み合わせたドライエッチング法が必要とな
る。次に、基板内の高濃度Ｎ型不純物領域１０、第１層
目の多結晶シリコン膜７、第３層目の多結晶シリコン膜
１５、及び第４層目の多結晶シリコン膜１７を接続する
接続プラグ２１を形成する。まず、シリコン基板主面全
面上に例えばタングステン等の高融点金属膜をＬＰＣＶ
Ｄ法で堆積する。タングステン等の高融点金属膜の厚さ
は、接続孔２０の内部がすべて埋め込まれる程度の厚さ
以上が望ましい。その後、異方性のドライエッチング法
により、接続孔２０内のタングステン膜のみが残るよう
に、堆積したタングステン膜を全面にエッチングする。
この結果、接続孔２０内に接続プラグ２１が形成され
る。なお、接続プラグ２１ａは、転送用バルクＭＯＳＦ
ＥＴＱｔ１の第２の高濃度Ｎ型不純物領域および駆動用
バルクＭＯＳＦＥＴＱｄ１のドレインおよび記憶ノード
Ｎ１を構成する１０ｅと、Ｑｄ２のゲートを構成する７
ｄと、負荷用ＴＦＴＱｐ２のゲートを構成する１５ｂ
と、負荷用ＴＦＴＱｐ１のドレインを構成する４３ａを
接続する。他方、接続プラグ２１ｂは、駆動用バルクＭ
ＯＳＦＥＴＱｔ２の第２の高濃度Ｎ型不純物領域および
駆動用バルクＭＯＳＦＥＴＱｄ２のドレインおよび記憶
ノードＮ２を構成する１０ｆと、駆動用バルクＭＯＳＦ
ＥＴＱｄ１のゲートを構成する７ｃと、負荷用ＴＦＴＱ
ｐ１ゲートを構成する１５ａと、負荷用ＴＦＴＱｐ２の
ドレインを構成する４３ｂを接続する。
【００３０】次に、接続プラグと、基板内の高濃度Ｎ型
不純物領域１０、第１層目の多結晶シリコン膜７、第３
層目の多結晶シリコン膜１５、第４層目の多結晶シリコ
ン膜１７との間の接続抵抗を低減するために比較的低温
度の熱処理を行う。この熱処理は、高濃度Ｎ型不純物領
域１０、第１層目の多結晶シリコン膜７、Ｎ型導電膜で
あるならば第３層目の多結晶シリコン膜１５に含まれる
高濃度のＮ型不純物と、第４層目の多結晶シリコン膜１
７、およびＰ型の導電膜であるならば第３層目の多結晶
シリコン膜に含まれる高濃度のＰ型不純物との再配置が
起こらず、ＰＮダイオードが形成されない、例えば６０
０℃程度の低温度の窒素雰囲気中で行われることが望ま
しい。
不純物領域１０、第１層目の多結晶シリコン膜７、第３
層目の多結晶シリコン膜１５、第４層目の多結晶シリコ
ン膜１７との間の接続抵抗を低減するために比較的低温
度の熱処理を行う。この熱処理は、高濃度Ｎ型不純物領
域１０、第１層目の多結晶シリコン膜７、Ｎ型導電膜で
あるならば第３層目の多結晶シリコン膜１５に含まれる
高濃度のＮ型不純物と、第４層目の多結晶シリコン膜１
７、およびＰ型の導電膜であるならば第３層目の多結晶
シリコン膜に含まれる高濃度のＰ型不純物との再配置が
起こらず、ＰＮダイオードが形成されない、例えば６０
０℃程度の低温度の窒素雰囲気中で行われることが望ま
しい。
【００３１】次に、図９を参照すると、シリコン基板主
面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン膜
２２をＬＰＣＶＤ法で堆積する。続いて、ホトリソグラ
フィとウェットエッチング法とドライエッチング法によ
り、酸化シリコン膜２２に接続孔２３を開口する。次
に、相補型データ線ＤＬ１、ＤＬ２を形成する。まず、
シリコン基板主面全面上にバリア性金属膜２４とアルミ
ニウム合金膜２５を順次積層した２層積層膜２６を形成
する。下層のバリア性金属膜２４は例えばチタン等の高
融点金属膜を、例えば１００〜２００ｎｍ程度の厚さで
例えばスパッタリング法により、形成する。上層のアル
ミニウム合金膜２５はＣｕおよびＳｉが添加されたアル
ミニウムを、例えば６００〜８００ｎｍ程度の厚さで例
えばスパッタリング法により形成する。その後、ホトリ
ソグラフィとドライエッチング法により、所望の形状２
６ａ、２６ｂにパターニングする。２６ａはデータ線Ｄ
Ｌ１、２６ｂはデータ線ＤＬ２をそれぞれ構成する。そ
の後、図１に示すごとく、パッシベーション膜２７を堆
積し、図１のＳＲＡＭセルが完成する。
面全面上に厚さ例えば１００ｎｍ程度の酸化シリコン膜
２２をＬＰＣＶＤ法で堆積する。続いて、ホトリソグラ
フィとウェットエッチング法とドライエッチング法によ
り、酸化シリコン膜２２に接続孔２３を開口する。次
に、相補型データ線ＤＬ１、ＤＬ２を形成する。まず、
シリコン基板主面全面上にバリア性金属膜２４とアルミ
ニウム合金膜２５を順次積層した２層積層膜２６を形成
する。下層のバリア性金属膜２４は例えばチタン等の高
融点金属膜を、例えば１００〜２００ｎｍ程度の厚さで
例えばスパッタリング法により、形成する。上層のアル
ミニウム合金膜２５はＣｕおよびＳｉが添加されたアル
ミニウムを、例えば６００〜８００ｎｍ程度の厚さで例
えばスパッタリング法により形成する。その後、ホトリ
ソグラフィとドライエッチング法により、所望の形状２
６ａ、２６ｂにパターニングする。２６ａはデータ線Ｄ
Ｌ１、２６ｂはデータ線ＤＬ２をそれぞれ構成する。そ
の後、図１に示すごとく、パッシベーション膜２７を堆
積し、図１のＳＲＡＭセルが完成する。
【００３２】このように、上述の実施例によれば、図４
に示すごとく、第１層目の導電膜７及び高濃度不純物領
域１０をＮ型不純物領域とし、第４層目の導電膜１７を
Ｐ型不純物領域とし（第３層目の導電膜１５はＰ型、Ｎ
型どちらでもよい）、高濃度Ｎ型不純物領域１０、導電
膜７、導電膜１５及び導電膜１７を１つの接続プラグで
接続する。このとき、高濃度Ｎ型不純物領域１０と導電
膜７とは接続プラグ２１の底部で、導電膜１５と導電膜
１７とは接続プラグ２１の側壁で接続する。また、表面
平坦化の目的でＢＰＳＧ膜堆積後に行われる、８００〜
９００℃程度の第２回目の高温度の熱処理が完了した後
で、Ｎ型不純物領域（高濃度Ｎ型不純物領域１０および
導電膜７）とＰ型不純物領域（導電膜１７）を接続プラ
グにより接続し、さらにＮ型不純物、Ｐ型不純物の再配
置が起こらず、ＰＮダイオードが形成されない、例えば
６００℃程度の低温度の窒素雰囲気中で熱処理を行っ
て、高濃度Ｎ型不純物領域１０、導電膜７、導電膜１５
及び導電膜１７と、接続プラグ２１との間の接続抵抗を
低減するので、図１０のＰＮダイオードＤ１、Ｄ２は第
１の実施例には図３に示すごとく形成されない。従っ
て、従来のごとく、ＰＮダイオードに起因するＳＲＡＭ
メモリセルの安定動作、データ保持特性に対する悪影響
は発生せず、上述の実施例のＳＲＡＭメモリセルは安定
した動作、及び優れたデータ保持特性を達成することが
できる。さらに、従来における第１層目の導電膜７と基
板内の活性領域とを接続する工程（接続孔３１を開口す
る工程）と、第３層目の導電膜１５と第１層目の導電膜
７とを接続する工程（接続孔３３を開口する工程）と、
第４層目の導電膜１７と第３層目の導電膜１５とを接続
する工程（接続孔３４を開口する工程）を、上述の実施
例における接続プラグ２１を製造する工程にすることに
より、大幅に削減することが可能であるため、製造工程
を大幅に短縮することができる。
に示すごとく、第１層目の導電膜７及び高濃度不純物領
域１０をＮ型不純物領域とし、第４層目の導電膜１７を
Ｐ型不純物領域とし（第３層目の導電膜１５はＰ型、Ｎ
型どちらでもよい）、高濃度Ｎ型不純物領域１０、導電
膜７、導電膜１５及び導電膜１７を１つの接続プラグで
接続する。このとき、高濃度Ｎ型不純物領域１０と導電
膜７とは接続プラグ２１の底部で、導電膜１５と導電膜
１７とは接続プラグ２１の側壁で接続する。また、表面
平坦化の目的でＢＰＳＧ膜堆積後に行われる、８００〜
９００℃程度の第２回目の高温度の熱処理が完了した後
で、Ｎ型不純物領域（高濃度Ｎ型不純物領域１０および
導電膜７）とＰ型不純物領域（導電膜１７）を接続プラ
グにより接続し、さらにＮ型不純物、Ｐ型不純物の再配
置が起こらず、ＰＮダイオードが形成されない、例えば
６００℃程度の低温度の窒素雰囲気中で熱処理を行っ
て、高濃度Ｎ型不純物領域１０、導電膜７、導電膜１５
及び導電膜１７と、接続プラグ２１との間の接続抵抗を
低減するので、図１０のＰＮダイオードＤ１、Ｄ２は第
１の実施例には図３に示すごとく形成されない。従っ
て、従来のごとく、ＰＮダイオードに起因するＳＲＡＭ
メモリセルの安定動作、データ保持特性に対する悪影響
は発生せず、上述の実施例のＳＲＡＭメモリセルは安定
した動作、及び優れたデータ保持特性を達成することが
できる。さらに、従来における第１層目の導電膜７と基
板内の活性領域とを接続する工程（接続孔３１を開口す
る工程）と、第３層目の導電膜１５と第１層目の導電膜
７とを接続する工程（接続孔３３を開口する工程）と、
第４層目の導電膜１７と第３層目の導電膜１５とを接続
する工程（接続孔３４を開口する工程）を、上述の実施
例における接続プラグ２１を製造する工程にすることに
より、大幅に削減することが可能であるため、製造工程
を大幅に短縮することができる。
【００３３】なお、上述の実施例において、第３層目の
導電膜１５と第４層目の導電膜１７の上下関係を入れ替
えてもよい。すなわち、上述の実施例では、負荷用ＴＦ
ＴＱｐ１、Ｑｐ２のゲートは第３層目の導電膜１５をパ
ターニングした１５ａ、１５ｂで構成され、負荷用ＴＦ
ＴＱｐ１、Ｑｐ２のソース、チャネル、ドレイン、およ
びメモリセルの電源電位線ＶCCは第４層目の導電膜１７
をパターニングした１７ａ、１７ｂで構成されていた
が、負荷用ＴＦＴＱｐ１、Ｑｐ２のソース、チャネル、
ドレイン、および電源電位線ＶCCを第３層目の導電膜を
所望の形状にパターニングして構成し、負荷用ＴＦＴＱ
ｐ１、Ｑｐ２のゲートを第４層目の導電膜を所望の形状
にパターニングして構成してもよい。このとき、上述の
実施例における第３層目の導電膜の形成方法、及び第３
層目の導電膜に対するホトリソグラフィ工程、不純物導
入方法をそのまま、第４層目の導電膜の形成方法、及び
第４層目の導電膜に対するホトリソグラフィ工程、不純
物導入方法に適用すればよく、また、上述の実施例にお
ける、第４層目の導電膜の形成方法、および第４層目の
導電膜に対するホトリソグラフィ工程、不純物導入方法
をそのまま、第３層目の導電膜の形成方法、及び第３層
目の導電膜に対するホトリソグラフィ工程、不純物導入
方法に適用すればよい。
導電膜１５と第４層目の導電膜１７の上下関係を入れ替
えてもよい。すなわち、上述の実施例では、負荷用ＴＦ
ＴＱｐ１、Ｑｐ２のゲートは第３層目の導電膜１５をパ
ターニングした１５ａ、１５ｂで構成され、負荷用ＴＦ
ＴＱｐ１、Ｑｐ２のソース、チャネル、ドレイン、およ
びメモリセルの電源電位線ＶCCは第４層目の導電膜１７
をパターニングした１７ａ、１７ｂで構成されていた
が、負荷用ＴＦＴＱｐ１、Ｑｐ２のソース、チャネル、
ドレイン、および電源電位線ＶCCを第３層目の導電膜を
所望の形状にパターニングして構成し、負荷用ＴＦＴＱ
ｐ１、Ｑｐ２のゲートを第４層目の導電膜を所望の形状
にパターニングして構成してもよい。このとき、上述の
実施例における第３層目の導電膜の形成方法、及び第３
層目の導電膜に対するホトリソグラフィ工程、不純物導
入方法をそのまま、第４層目の導電膜の形成方法、及び
第４層目の導電膜に対するホトリソグラフィ工程、不純
物導入方法に適用すればよく、また、上述の実施例にお
ける、第４層目の導電膜の形成方法、および第４層目の
導電膜に対するホトリソグラフィ工程、不純物導入方法
をそのまま、第３層目の導電膜の形成方法、及び第３層
目の導電膜に対するホトリソグラフィ工程、不純物導入
方法に適用すればよい。
【００３４】
【発明の効果】以上説明したように本発明によれば、Ｓ
ＲＡＭセルからＰＮダイオードを排除したので、ＳＲＡ
Ｍセルの安定した動作、および優れたデータ保持特性を
達成できる。また、従来における第１層目の導電膜と基
板内の活性領域を接続する工程と、第３層目の導電膜と
第１層目の導電膜を接続する工程と、第４層目の導電膜
と第３層目の導電膜を接続する工程を、１つの接続プラ
グを製造する工程にしたので、製造工程を大幅に短縮す
ることができる。
ＲＡＭセルからＰＮダイオードを排除したので、ＳＲＡ
Ｍセルの安定した動作、および優れたデータ保持特性を
達成できる。また、従来における第１層目の導電膜と基
板内の活性領域を接続する工程と、第３層目の導電膜と
第１層目の導電膜を接続する工程と、第４層目の導電膜
と第３層目の導電膜を接続する工程を、１つの接続プラ
グを製造する工程にしたので、製造工程を大幅に短縮す
ることができる。
【図１】本発明に係るＳＲＡＭセルの一実施例を示す平
面図である。
面図である。
【図２】図１のII−II線断面図である。
【図３】図１の等価回路図である。
【図４】図１の接続プラグの一部切り欠いた斜視図であ
る。
る。
【図５】図１の製造工程を示す断面図である。
【図６】図１の製造工程を示す断面図である。
【図７】図１の製造工程を示す断面図である。
【図８】図１の製造工程を示す断面図である。
【図９】図１の製造工程を示す断面図である。
【図１０】従来のＳＲＡＭセルを示す等価回路図であ
る。
る。
【図１１】従来のＳＲＡＭセルを示す平面図である。
【図１２】図１１のXII−XII 線断面図である。
【図１３】図１の点Ａ、Ｎ１との間の電流−電圧特性図
である。
である。
１…Ｎ型シリコン基板 ２…Ｐ型ウエル ３…フィールド酸化膜 ４…チャネルストッパ層 ５ａ、５ｂ…活性領域 ６…酸化シリコン膜 ７…第１層目の多結晶シリコン膜 ８…低濃度Ｎ型不純物領域 ９…サイドウォール絶縁膜 １０…高濃度Ｎ型不純物領域 １２…接続孔 １３…第２層目の多結晶シリコン膜 １４…酸化シリコン膜 １５…第３層目の多結晶シリコン膜 １６…酸化シリコン膜 １７…第４層目の多結晶シリコン膜 １８…酸化シリコン膜 １９…ＢＰＳＧ膜 ２０…接続孔 ２１…接続プラグ Ｑｔ１、Ｑｔ２…転送用バルクＭＯＳＦＥＴ Ｑｄ１、Ｑｄ２…駆動用バルクＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２…負荷用ＴＦＴ ＷＬ１、ＷＬ２…選択ワード線 ＤＬ１、ＤＬ２…相補型データ線 ＶSS…接地電位線 ＶCC…電源電位線
Claims (6)
- 【請求項１】 半導体基板上にＳＲＡＭの駆動用トラン
ジスタのゲートとなる第１導電型不純物が拡散された第
１の多結晶シリコン層を形成する工程と、該第１の多結
晶シリコン層をマスクとして半導体基板表面に記憶ノー
ドとなる第１導電型拡散層を形成する工程と、該第１導
電型拡散層及び前記第１の多結晶シリコン膜の上層に該
第１導電型拡散層及び該第１の多結晶シリコン層と直接
接触しないように負荷用薄膜トランジスタのドレインと
なる第２導電型不純物が拡散された第２の多結晶シリコ
ン層を形成する工程と、該第２の多結晶シリコン層の上
層に平坦化絶縁層を形成する工程と、熱処理により該平
坦化絶縁層をリフローし、下層に生じる段差を緩和する
工程と、前記第２の多結晶シリコン層を貫通し、前記第
１の多結晶シリコン層及び前記第１導電型拡散層が露出
するように開口部を形成する工程と、該開口部に導電性
材質を埋め込んで接続プラグを形成する工程とを具備す
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記平坦化絶縁層がＢＰＳＧであり、前
記熱処理が８００〜９００℃の熱処理であることを特徴
とする請求項１記載の半導体記憶装置の製造方法。 - 【請求項３】 前記接続プラグが高融点金属で構成され
ることを特徴とする請求項１記載の半導体記憶装置の製
造方法。 - 【請求項４】 前記接続プラグを形成する工程の後に、
第１の多結晶シリコン層、前記第１導電型拡散層及び第
２の多結晶シリコン層と、これらの各層と接続される前
記接続プラグとの間の接続抵抗を低減する熱処理が、前
記第１の多結晶シリコン層、前記第１導電型拡散層及び
前記第２の多結晶シリコン層の各層に含まれる不純物の
再配置が起こらない温度で行われることを特徴とする請
求項１記載の半導体記憶装置の製造方法。 - 【請求項５】 前記第１導電型拡散層を形成する工程と
前記第２の多結晶シリコン層を形成する工程との間に、
前記第１導電型拡散層及び前記第２の多結晶シリコン層
から離間して負荷用薄膜トランジスタのゲートとなる不
純物が拡散された第３の多結晶シリコン層を形成する工
程を有し、前記開口部の形成工程においては該第３の多
結晶シリコン層を貫通させ、前記接続プラグの形成工程
において は該接続プラグを介して前記負荷用薄膜トラン
ジスタのゲートとも接続されることを特徴とする請求項
１記載の半導体記憶装置の製造方法。 - 【請求項６】 前記第１導電型拡散層及び前記第１の多
結晶シリコン膜と前記第３の多結晶シリコン層との間
と、該第３の多結晶シリコン層と前記第２の多結晶シリ
コン層の間と、該第２の多結晶シリコン層と前記平坦化
絶縁層の間とには、それぞれ互いの不純物の拡散を防ぐ
酸化シリコン層を挿入する工程を備えることを特徴する
請求項５記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352440A JP2906971B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体記憶装置の製造方法 |
| KR1019940040789A KR0148404B1 (ko) | 1993-12-30 | 1994-12-30 | 부하로 동작하는 박막 트랜지스터를 가진 정적 램 |
| US08/806,704 US5686736A (en) | 1993-12-30 | 1997-02-27 | SRAM cell having thin film transistors as loads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352440A JP2906971B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202032A JPH07202032A (ja) | 1995-08-04 |
| JP2906971B2 true JP2906971B2 (ja) | 1999-06-21 |
Family
ID=18424095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352440A Expired - Lifetime JP2906971B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5686736A (ja) |
| JP (1) | JP2906971B2 (ja) |
| KR (1) | KR0148404B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2959129B2 (ja) * | 1995-07-31 | 1999-10-06 | 日本鋼管株式会社 | Ｓｒａｍ装置およびその製造方法 |
| TW335503B (en) * | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| KR100204419B1 (ko) * | 1996-03-29 | 1999-06-15 | 김영환 | 반도체 소자의 제조방법 |
| US5869391A (en) * | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
| JP3701405B2 (ja) * | 1996-08-27 | 2005-09-28 | 株式会社ルネサステクノロジ | スタティック型半導体記憶装置 |
| KR100445065B1 (ko) * | 1996-09-12 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체장치제조방법 |
| JPH10242299A (ja) | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JPH11145311A (ja) * | 1997-11-13 | 1999-05-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3807836B2 (ja) | 1997-11-28 | 2006-08-09 | 株式会社ルネサステクノロジ | 半導体装置および半導体装置の製造方法 |
| KR100321767B1 (ko) * | 1998-09-19 | 2002-03-08 | 박종섭 | 에스램셀의제조방법 |
| JP3490046B2 (ja) * | 2000-05-02 | 2004-01-26 | シャープ株式会社 | 半導体装置及びその製造方法 |
| WO2003023847A2 (en) * | 2001-09-13 | 2003-03-20 | Koninklijke Philips Electronics N.V. | Integrated circuit, portable device and method for manufacturing an integrated circuit |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| US9396933B2 (en) | 2012-04-26 | 2016-07-19 | Applied Materials, Inc. | PVD buffer layers for LED fabrication |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109863B2 (ja) * | 1989-04-13 | 1995-11-22 | 日本電気株式会社 | 能動層２層積層記憶素子 |
| EP0426174B1 (en) * | 1989-11-02 | 1994-07-27 | Seiko Epson Corporation | Semiconductor integrated circuit |
| DE69231233T2 (de) * | 1991-03-08 | 2000-11-30 | Fujitsu Ltd., Kawasaki | Halbleiterspeicheranordnung mit einem Dünnschichttransistor und Herstellungsmethode für selben |
| JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
| JP3583153B2 (ja) * | 1991-09-13 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH05121695A (ja) * | 1991-09-30 | 1993-05-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP3178052B2 (ja) * | 1991-12-13 | 2001-06-18 | ソニー株式会社 | 半導体装置とその製造方法 |
| US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
| US5426324A (en) * | 1994-08-11 | 1995-06-20 | International Business Machines Corporation | High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates |
-
1993
- 1993-12-30 JP JP5352440A patent/JP2906971B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-30 KR KR1019940040789A patent/KR0148404B1/ko not_active IP Right Cessation
-
1997
- 1997-02-27 US US08/806,704 patent/US5686736A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021672A (ko) | 1995-07-26 |
| JPH07202032A (ja) | 1995-08-04 |
| US5686736A (en) | 1997-11-11 |
| KR0148404B1 (ko) | 1998-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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