KR100321767B1 - 에스램셀의제조방법 - Google Patents

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Abstract

본 발명은 TFT SRAM셀 제조 방법에 관한 것으로, 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 소정부분을 노출시키는 제1콘택영역을 형성하는 단계, 상기 제1콘택영역을 포함한 상기 반도체기판 전면에 제1폴리실콘층을 형성하는 단계, 상기 제1폴리실리콘층상에 진성 실리콘층을 증착하는 단계, 상기 제1콘택영역 이외의 부분에 해당하는 상기 진성 실리콘층에 N형 불순물을 고농도로 이온주입하여 N+폴리실리콘층으로 만드는 단계, 상기 N+폴리실리콘층 및 제1폴리실리콘층을 소정패턴으로 패터닝하여 TFT의 게이트와 활성층영역을 정의하는 단계, 상기 반도체기판 전면에 게이트산화막을 형성하는 단계, 상기 게이트산화막을 선택적으로 제거하여 상기 N+폴리실리콘층 부위를 노출시키는 제2콘택영역을 형성하는 단계, 상기 반도체기판 전면에 제2폴리실리콘층을 형성하는 단계, 상기 제2폴리실리콘층의 소정부분에 P형 불순물을 고농도로 선택적으로 이온주입하여 TFT의 소오스 및 상기 N+폴리실리콘층을 통해 상기 활성층영역에 접속되는 TFT의 드레인을 형성하는 단계로 이루어진다.

Description

에스램셀의 제조방법{METHOD FOR FABRICATING SRAM CELL}
본 발명은 TFT SRAM(Static Random Access Memory) 셀의 제조방법에 관한 것으로, 특히 3V 이하의 저전압구동 TFT SRAM셀에 있어서의 TFT의 P+드레인과 N+활성영역 노드콘택 사이에 진성(intrinsic) 폴리실리콘층을 첨가하여 TFT SRAM셀을 안정화시키는 기술에 관한 것이다.
종래 엑세스 트랜지스터(Q1, Q2), 구동 트랜지스터(Q3, Q4) 및 하부게이트구조의 TFT(T1, T2)를 구비하는 TFT SRAM 셀에서는, 도 1에 도시한 바와 같이, 풀업소자, 즉 TFT가 노드(N1, N2)에 전하를 공급시켜 줄때 TFT의 P+드레인(2b)과 N+폴리실리콘(4) 사이의 기생적인 PN 접합다이오드를 거치게 되어 있다. 미설명 도면 부호 '2a'는 P+소오스를 나타낸 것이다. 이러한 P+/N+접합다이오드의 경우에는 순방향 I-V 특성이 열악해지므로 순방향 전압강하(VF)가 0.6V 이상 발생할 수 있다. 전압강하(VF)가 클수록 스탠바이 상태에서 하이(HIGH)노드(높은 전위의 노드)와 로우(LOW)노드(낮은 전위의 노드) 사이의 전압차이가 Vcc-VF로 줄어 들고 그만큼 셀의 안정성이 떨어지는 문제가 발생한다. 이 문제를 해결하기 위해 SRAM 제조공정중 제4폴리실리콘층 콘택 식각후에 P형 불순물을 카운터주입(counter implantation)하여 상기 P+/N+구조를 인위적으로 P-I-N 구조로 변형시키는 방법이 있으나, 이 방법은 다음과 같은 문제점을 가진다. 우선, 제4폴리실리콘층 콘택 형성에 따라 노출되는 N+형 제3폴리실리콘층의 도핑농도가 1020cm-3이상으로 상당히 높아 이를 카운터 이온주입방법으로 조절하기에는 어려움이 많다. 또한, 카운터 이온주입에 의해 진성 폴리실리콘구조로 만드는데 성공하더라도 억셉터(acceptor)와 도너(donor)의 혼합불순물이 다량 발생하여 이동도가 감소하고 저항이 증가한다. 이 경우 I-V 특성이 다시 감소하여 기대이상의 효과를 보기 어렵다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, TFT SRAM셀에 있어서 TFT의 P+드레인과 N+활성영역 노드 사이에 진성 폴리실리콘층을 첨가하여 기생 P+/N+구조를 P-I-N구조로 변형시킴으로써 순방향 다이오드 특성을 강화시켜 SRAM셀의 안정성을 증가시킬 수 있도록 하는 SRAM셀 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
도 1은 종래의 TFT SRAM셀 구조를 도시한 도면,
도 2는 P+/N+다이오드와 P-I-N다이오드의 순방향 I-V특성을 비교하여 나타낸 그래프,
도 3은 본 발명에 의한 TFT SRAM셀 구조를 도시한 단면도,
도 4a 내지 도 4d는 본 발명에 의한 TFT SRAM셀 제조방법을 도시한 공정순서도.
*도면의 주요 부분에 대한 부호의 설명*
11 : N+접합영역 12 : 제1N+폴리실리콘층
13 : 층간절연막 14 : 제3N+폴리실리콘층
16 : 진성폴리실리콘층 17 : 게이트산화막
18 : P+드레인
상기 목적을 달성하기 위한 본 발명의 TFT SRAM셀 제조방법은, 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 소정부분을 노출시키는 제1콘택영역을 형성하는 단계, 상기 제1콘택영역을 포함한 상기 반도체기판 전면에 제1폴리실콘층을 형성하는 단계, 상기 제1폴리실리콘층상에 진성 실리콘층을 증착하는 단계, 상기 제1콘택영역 이외의 부분에 해당하는 상기 진성 실리콘층에 N형 불순물을 고농도로 이온주입하여 N+폴리실리콘층으로 만드는 단계, 상기 N+폴리실리콘층 및 제1폴리실리콘층을 소정패턴으로 패터닝하여 TFT의 게이트와 활성층영역을 정의하는 단계, 상기 반도체기판 전면에 게이트산화막을 형성하는 단계, 상기 게이트산화막을 선택적으로 제거하여 상기 N+폴리실리콘층 부위를 노출시키는 제2콘택영역을 형성하는 단계, 상기 반도체기판 전면에 제2폴리실리콘층을 형성하는 단계, 상기 제2폴리실리콘층의 소정부분에 P형 불순물을 고농도로 선택적으로 이온주입하여 TFT의 소오스 및 상기 N+폴리실리콘층을 통해 상기 활성층영역에 접속되는 TFT의 드레인을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 상술한 기존의 SRAM셀구조의 문제점을 해결하기 위해 TFT의 P+드레인과 N+활성영역 노드 사이에 진성 폴리실리콘층을 첨가하여 P-I-N구조로 만든다. 이에 따라 다이오드 특성이 강화되어 도 2에 나타낸 바와 같이 순방향 전압강하가 감소된다.
도 3에 본 발명에 의한 TFT SRAM셀의 단면구조를 나타내었다. 도시한 바와 같이 본 발명에 따른 TFT SRAM셀은 TFT부의 P+드레인영역(18b)과 N+형 제3폴리실리콘층(14)사이에 진성 폴리실리콘층(16)이 개재되어 P-I-N구조를 이룬다. 이에 따라 다이오드 특성이 개선되어 셀의 안정성이 높아지게 된다. 도 3에서 미설명 도면 부호 '11'은 N+접합영역, '12'는 N+형 제1폴리실리콘층, '13'은 층간절연막, '17'은 게이트절연막, '18a'는 P+소오스를 각각 나타낸 것이다.
다음에 도 4a 내지 도 4d를 참조하여 상기 SRAM셀의 제조방법을 설명한다.
도 4a를 참조하면, 통상의 TFT SRAM셀 제조공정에 의해 기판 소정영역에 N+접합영역(11)을 형성하고, 기판 상부에 N+형 제1폴리실리콘층(12), 제2폴리실리콘층(도시하지 않음)을 형성한 후, 층간절연막(13)을 형성한다. 이어서층간절연막(13)을 선택적으로 식각하여 상기 N+접합영역(11) 및 N+형 제1폴리실리콘층(12) 소정부분을 노출시키는 콘택영역(P3-CT)을 형성한다. 이 콘택영역을 통해 후속공정에서 형성될 제3폴리실리콘층이 기판과 접속되게 된다. 이어서 기판 전면에 제3폴리실리콘층(14)을 형성한후, N+이온주입을 행하여 활성층노드인 N+폴리실리콘층(14)으로 만든다..
다음에 도 4b를 참조하면, 상기 제3폴리실리콘층(14)상에 진성 폴리실리콘(16)을 200-10000Å두께로 증착한 후, 상기 콘택영역(P3-CT)을 예컨대 포토레지스트(PR)를 이용하여 마스킹하고, N형 불순물로서 예컨대 P를 고농도로 이온주입하여 상기 콘택영역(P3-CT)이외의 폴리실리콘층(16) 부위를 N+폴리실리콘층으로 만든다. 이때 이온주입은 에너지:10KeV-1MeV (P31, As75), 도우즈:1E12-5E15cm-2의 조건으로 실시하는 것이 바람직하다. 콘택영역(P3-CT) 이외의 제3폴리실리콘층(14) 부위는 TFT의 게이트로 동작하므로 도전성을 갖도록 하기 위해 N+이온주입이 필요한 것이다.
이어서 도 4c를 참조하면, 상기 포토레지스트패턴(PR)을 제거한 후, 상기 폴리실리콘층(16) 및 제3폴리실리콘층(14)을 소정패턴으로 패터닝하여 TFT의 게이트 및 활성층영역을 정의한 다음 게이트산화막(17)을 기판 전면에 형성한다. 이어서 상기 게이트산화막(17)을 선택적으로 제거하여 또다른 콘택영역(P4-CT)을 형성한다. 이 콘택영역은 후속공정에 형성될 제4폴리실리콘층이 하부층과 접촉하기 위해 필요한 것이다.
다음에 도 4d를 참조하면, 기판상에 제4폴리실리콘층을 형성하고 이 제4폴리실리콘층의 소정부분에 P+이온주입을 행하여 TFT 소오스/드레인(18a, 18b)을 형성한다. 이후의 공정은 통상의 TFT SRAM셀 제조공정과 동일하므로 그 설명은 생략한다.
상기 실시예에서는 진성 폴리실리콘을 사용하였으나, 이 대신에 비정질실리콘을 사용할 수도 있다. 비정질실리콘을 사용하면 P+ 소오스 및 드레인형성을 위한 이온주입시 이온 채널링이 감소하여 진성 실리콘층의 도핑되지 않은 상태를 더 확실히 보호해줄 수 있다는 장점이 있다.
한편, 상기 진성 폴리실리콘을 증착한 후, N-또는 P-이온주입을 실시할 수 있다. 그 이유는 진성 폴리실리콘층에서 저항이 높아 오믹 전압강하가 발생할 수 있는데 이를 감소시켜 주기 위해 P-I-N구조를 크게 벗어나지 않는 범위내에서 진성 폴리실리콘층을 N-또는 P-로 약하게 도핑할 수 있다. 이때, N-이온주입시에는 주입에너지:10KeV-1MeV (P31,As75), 도우즈:1E11-1E15cm-2의 조건으로 행하고, P_이온주입시에는 에너지:10KeV-500KeV (B11), 10KeV-1MeV (BF2), 도우즈:1E11-1E15cm2의 조건으로 행하는 것이 바람직하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면 TFT SRAM셀의 제4폴리실리콘층 노드콘택 구조를 P+/N+에서 P-I-N구조로 변환하여 TFT에서 노드로의 전압강하를 줄일 수 있다. 이와 같이 감소된 전압강하만큼 SRAM셀의 하이노드와 로우노드 사이의 전위차가 증가하여 그만큼 셀의 안정성이 향상된다. 이에 따라 ViLL, 소프트에러(Soft error)와 같은 신뢰성에 관련된 특성이 증대된 안정적인 SRAM제품을 개발할 수 있다.

Claims (9)

  1. 반도체기판 상부에 층간절연막을 형성하는 단계,
    상기 층간절연막을 선택적으로 식각하여 상기 반도체기판의 소정부분을 노출시키는 제1콘택영역을 형성하는 단계,
    상기 제1콘택영역을 포함한 상기 반도체기판 전면에 제1폴리실콘층을 형성하는 단계,
    상기 제1폴리실리콘층상에 진성 실리콘층을 증착하는 단계,
    상기 제1콘택영역 이외의 부분에 해당하는 상기 진성 실리콘층에 N형 불순물을 고농도로 이온주입하여 N+폴리실리콘층으로 만드는 단계,
    상기 N+폴리실리콘층 및 제1폴리실리콘층을 소정패턴으로 패터닝하여 TFT의 게이트와 활성층영역을 정의하는 단계,
    상기 반도체기판 전면에 게이트산화막을 형성하는 단계,
    상기 게이트산화막을 선택적으로 제거하여 상기 N+폴리실리콘층 부위를 노출시키는 제2콘택영역을 형성하는 단계,
    상기 반도체기판 전면에 제2폴리실리콘층을 형성하는 단계,
    상기 제2폴리실리콘층의 소정부분에 P형 불순물을 고농도로 선택적으로 이온주입하여 TFT의 소오스 및 상기 N+폴리실리콘층을 통해 상기 활성층영역에 접속되는 TFT의 드레인을 형성하는 단계
    를 포함하는 TFT SRAM셀 제조방법.
  2. 제1항에 있어서,
    상기 제1콘택을 통해 상기 제1폴리실리콘층이 기판과 접속되는 TFT SRAM셀 제조방법.
  3. 제1항에 있어서,
    상기 제1폴리실리콘층을 형성한후, N형 불순물을 고농도로 이온주입하는 단계가 더 포함되는 TFT SRAM셀 제조방법.
  4. 제1항에 있어서,
    상기 진성 실리콘층을 200 내지 10000Å 두께로 증착하는 TFT SRAM셀 제조방법.
  5. 제1항에 있어서,
    상기 진성 실리콘층이 폴리실리콘 또는 비정질실리콘인 TFT SRAM셀 제조방법.
  6. 제1항에 있어서,
    상기 진성 실리콘층에 불순물을 이온주입하는 단계를 10KeV 내지 1MeV (P31, As75)의 이온주입에너지와 1E12 내지 5E15cm-2의 도우즈 조건으로 실시하는 TFT SRAM셀 제조방법.
  7. 제1항에 있어서,
    상기 진성 실리콘층을 증착한 후, N-또는 P-이온주입을 실시하는 단계가 더 포함되는 TFT SRAM셀 제조방법.
  8. 제7항에 있어서,
    상기 N-이온주입시에는 10KeV 내지 1MeV (P31,As75)의 주입에너지와 1E11 내지 1E15cm-2의 도우즈 조건으로 행하고, P_이온주입시에는 10KeV 내지 500KeV (B11)의 주입에너지와 10KeV 내지 1MeV (BF2)의 주입에너지와 1E11 내지 1E15cm2의 도우즈 조건으로 행하는 TFT SRAM셀 제조방법.
  9. 제1항에 있어서,
    상기 진성 실리콘층과 그 하부의 제1폴리실리콘층 및 진성 실리콘층 상부의 상기 TFT드레인이 P-I-N 구조를 이루는 TFT SRAM셀 구조의 제조방법.
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JPH07202032A (ja) * 1993-12-30 1995-08-04 Nec Corp 半導体記憶装置及びその製造方法

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