KR0144124B1 - 반도체 장치의 ldd트랜지스터 제조방법 - Google Patents
반도체 장치의 ldd트랜지스터 제조방법Info
- Publication number
- KR0144124B1 KR0144124B1 KR1019930024197A KR930024197A KR0144124B1 KR 0144124 B1 KR0144124 B1 KR 0144124B1 KR 1019930024197 A KR1019930024197 A KR 1019930024197A KR 930024197 A KR930024197 A KR 930024197A KR 0144124 B1 KR0144124 B1 KR 0144124B1
- Authority
- KR
- South Korea
- Prior art keywords
- ion implantation
- ldd
- forming
- type impurity
- nmos transistor
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 55
- 238000005468 ion implantation Methods 0.000 claims abstract description 52
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 230000004888 barrier function Effects 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims description 45
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- -1 phosphorus ions Chemical class 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 장치의 LDD 트랜지스터 제조방법으로: (가) 반도체 기판 위에 활성영역과 격리영역을 형성한 다음 nMOS 트랜지스터 형성 부위와 pMOS 트랜지스터 형성 부위를 정의하는 단계와, 전면에 게이트 절연막을 형성하는 단계와, 게이트 절연막 위에 폴리실리콘막을 증착하는 단계와, 폴리실리콘막을 패터링하여 게이트를 형성하는 단계와, 반도체 기판의 nMOS 트랜지스터 형성 부위를 개방시키고 나머지 부위는 제1이온 주입 방해막을 형성하는 단계와, nMOS 트랜지스터 형성 부위에 LDD 형성을 위한 저농도의 n 형 불순물 이온 주입(n-)을 실시하는 단계와, 제1이온 주입 방해막을 제거하는 단계와, (나) pMOS, nMOS 트랜지스터 형성 부위에 동시에 LDD형성을 위한 저농도의 p형 불순물 이온 주입(p-)을 실시하는 단계와, 제1이온 주입 방해막을 제거하는 단계와, (다) 불순물 이온 주입 부위들에 어닐링을 실시하는 단계와, (라) 게이트 측면에 측벽 스페이서를 형성하는 단계와, 웨이퍼 전면에 제2이온 주입 방해막을 형성하고 nMOS 트랜지스터 형성 부위를 개방시킨 후 고농도의 n 형 불순물 이온 주입(n+)을 실시하는 단계와, 제2이온 주입 방해막을 제거하는 단계와, 웨이퍼 전면에 제3이온 주입 방해막을 형성하고 pMOS 트랜지스터 형성 부위를 개방하여 고농도의 p 형 불순물 이온 주입(p+)을 개방 부위에 실시하는 단계와, 제3이온 주입 방해막을 제거하는 단계로 이루어진다.
Description
제1도는 최근의 종래 기술로서 반도체 장치의 LDD 를 갖는 모스형 트랜지스터를 제조하는 방법을 도시한 것이다.
제2도는 본 발명에 따른 반도체 장치의 LDD 트랜지스터 제조 방법을 도시한 것이다.
제3도는 본발명에 따라 제조된 LDD를 트랜지스터의 단면구조를 각각 메모리셀 및 n 채널 활성 트랜지스터에 대하여 나타낸 것이다.
제4도는 본 발명에 따라 제조된 LDD 트랜지스터와 종래의 기술로 제작된 LDD 트랜지스터의 스냅-백 (snap back BV)에 대한 전압/전류 비를 나타낸 그래프이다.
제5도는 저농도 도핑된 드레인(LDD) 형성시 저농도 이온 주입 결과에 대한 SUPREM을 이용하여 얻은 시뮬레이션 결과를 본 발명과 종래 기술을 비교하여 나타낸 도표이다.
*도면의 주요부분에 대한 부호의 설명
10,20,30,30':반도체 기판 11,21,31,31':게이트 절연막
12,22,32,32':게이트 13,23:포토레지스트
14,14',24,24'34저농도 도핑된 소스/드레인(LDD)
15,25,35,35':산화막 측벽스페이서
16,16'26,26',36:고농도 도핑된 소스/드레인
본 발명은 반도체의 저농도로 도핑된 드레인(LDD)을 갖는 모스(MOS) 트랜지스터 제조 방법에 관한 것으로서, 특히 n 모스 트랜지스터에 있어서 드레인의 전압이 증가하여 발생하는 펀치-스루 (punch through) 특성과 문턱전압이 감소하는 롤 오프(roll-off) 특성을 개선하기 위하여 LDD 형성 공정시 자동으로 포켓(pocket)형태의 p형 불순물 이온으로 둘러싸인 n 형 소스/드레인을 갖는 트랜지스터의 제조방법에 관한 것이다.
종래의 반도체 장치의 LDD 트랜지스터 제조방법은, 특히 LDD를 형성하기 위한 공정을 p채널 부위와 n채널 부위에서 각각 진행한다.
즉, 반도체 기판 위에 격리영역 및 활성역을 형성한 다음 게이트 절연막 및 폴리실리콘을 증착한 후 패터닝 및 식각하여 게이트를 형성하고 nMOS 부위에 저농도의 n 형 불순물 이온(n-)을 주입한다. 그리고 pMOS형성부위만 개방시킨 포토레지스트 패턴을 기판위에 형성한 후 저농도의 p형 불순물 (p-) 이온 주입을 실시함에 LDD를 형성한 다음, 게이트 측면에 산화막으로 측벽스페이서를 형성한 후 이를 이온 주입 장애막으로 이용하여 각각 n형, p형의 불순물 이온을 고농도로 (n+, p+) nMOS, pMOS 형성 부위에 주입하여 소스/드레인을 형성한다. 이후 어닐링을 실시하여 도핑 이온들이 충분히 확산되게 하고 손상된 기판의 결정구조를 회복시킨다.
또한 최근의 기술로서 LDD트랜지스터 제조방법은, 먼저 실리콘 기판상에 격리영역 및 활성영역을 형성한 후 게이트 절연막, 폴리실리콘을 차례로 증착하고 이를 패터닝 및 식각하여 게이트를 형성한다.
그리고 LDD형성을 위하여 저농도 불순물 이온(n-)을 전면에 도핑시킨 후 pMOS 형성 4부위만 개방되 포토레지스트 패턴을 전면에 형성하고 고농도로 불순물 이온(p-)을 주입하여 nMOS, pMOS부위에 각각 n형, p형의 LDD를 형성한다.
그다음 게이트 측면에 산화막으로 측벽 스페이서를 형성하고 포토레지스트 패턴으로 이온 주입 부위를 정의한 다음 측벽 스페이서를 이온 주입 장애막으로 이용하는 이온 주입을 각각 실시하여 n+, p+로 도핑된 소스/드레인을 형성한다.
제1도는 최근의 종래 기술로서 반도체 장치의 LDD를 갖는 모스형 트랜지스터를 제조하는 방법을 도시한 것으로서(좌측은 활성소자부 우측은 메모리셀을 표시),
먼저 (a)도와 같이, 실리콘 기판(10)에 활성영역 및 격리영역을 형성한 다음 p형 기판 경우 pMOS형성부위에 n-웰(well), 또는 n형 기판 경우 nMOS형성부위에 p-(well)을 형성한다.
그리고 전면에 게이트 절연막(11)을 형성하고 그 위에 폴리실리콘막을 증착하고 패터닝 및 식각으로 게이트(12)를 형성한다.
그리고 포토마스크 공정없이 전면에 저농도로 n 형의 불순물 이온(n-)을 주입한다.
그다음 (b)도와 같이, pMOS 형성 부위만 개방된 포토레지스트(13) 패턴을 전면에 정의한 후 이를 이온 주입 장애마스크로 이용하여 저농도로 p 형의 불순물 이온(p-) 주입을 실시한다. 이때 p-이온 주입의 농도가 n-이온주입의 농도보다 크게하여 카운터 도핑(counter doping)되도록 한다.
상기 공정 후(c)도와 같이 어닐링을 실시하여 저농도로 도핑된 이온(14,14')들이 충분하게 확산되게 하고 이온 주입으로 손상된 기판의 결정을 원상태로 회복시킨다.
이후 (d)도와 같이 게이트(12)측면에 산화막으로 측벽스페이서(15)를 형성한 다음 전면에 포토레지스트를 도포한 후 pMOS부위만 개방시켜 여기에 고농도로 p형의 불순물 이온(p+)주입을 실시하여 고농도로 도핑된 소스/드레인(16)을 형성한 후 포토레지스트를 제거한다.
그리고 다시 전면에 포토레지스트를 도포한 후 nMOS부위만 개방시켜 여기에 고농도로 n형의 불순물 이온(n+)주입을 실시하여 고농도로 도핑된 소스/드레인 졍션(16)을 형성한 후 포토레지스트를 제거함으로써 nMOS트랜지스터, pMOS트랜지스터를 완성한다.
위에서 설명한 바와같은 방법을 이용한 반도체 장치의 LDD트랜지스터 제조방법은, 특히 nMOS 트랜지스터 경우 소스/드레인 형성후 어닐링에 따른 이온의 측면 확산으로 인하여 채널의 펀치 스루(punch through) 현상 및 유효거리가 감소하여 문턱전압(threshold voltage)이 급속히 떨어지는 롤-오프 (roll-off)특성이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 저농도로 n형 불순물 이온 주입(n-)을 nMOS 트랜지스터 형성 부위에만 선택적으로 실시한 다음 고농도로 p 형 불순물 이온 주입(p-)을 전면에 실시하고 어닐링을 실시하여 LDD를 형성시킨다. 이때 pMOS 트랜지스터 형성 부위는 일반적인 p형 LDD구조가 되지만, nMOS 트랜지스터 형성 부위는 p형 불순물 이온 주입으로 인하여 n형 불순물 이온이 p 형 불순물 이온으로 감싸이는 p-포켓(pocket) 구조를 형성한다. 이러한 p-포켓 구조는 p형 불순물이 n형 불순물을 외곽에서 감싸고 있으므로 채널의 유효거리 감소에 따른 펀치스루 및 롤-오프 특성을 개선한다.
본 발명에 따른 반도체 장치의 LDD 트랜지스터 제조방법은 (a) 반도체 기판 위에 활성영역과 격리영역을 형성한 다음 nMOS 트랜지스터 형성 부위와 pMOS 트랜지스터 형성 부위를 정의하는 단계와, 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계와, 상기 반도체 기판의 nMOS 트랜지스터 형성 부위를 개방시키고 나머지 부위는 제1이온 주입 방해막을 형성하는 단계와, 상기 nMOS 트랜지스터 형성 부위에 LDD 형성을 위한 저농도의 n 형 불순물 이온 주입(n-)을 실시하는 단계와, 상기 제1이온 주입 방해막을 제거하는 단계와, (b) pMOS, nMOS 트랜지스터 형성 부위에 동시에 LDD형성을 위한 저농도의 p 형 불순물 이온 주입(p-)을 실시하는 단계와, 상기 제1이온 주입 방해막을 제거하는 단계와, (c) 상기 불순물 이온 주입 부위들에 어닐링을 실시하는 단계와, (d) 게이트 측면에 측벽 스페이서를 형성하는 단계와, 웨이퍼 전면에 제2이온 주입 방해막으 형성하고 nMOS 트랜지스터 형성 부위를 개방시킨 후 고농도의 n 형 불순물 이온 주입(n+)을 실시하는 단계와, 상기 제2이온 주입 방해막을 제거하는 단계와, 웨이퍼 전면에 제3이온 주입 방해막을 형성하고 pMOS 트랜지스터 형성 부위를 개방하여 고농도의 p형 불순물 이온 주입(p+)을 개방 부위에 실시하는 단계와, 상기 제3이온 주입 방해막을 제거하는 단계로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 반도체 장치의 LDD 트랜지스터 제조방법을 도시한 것으로서, 먼저 (a)도와 같이 실리콘 기판(20) 위에 활성영역과 격리영역을 형성한 다음 n형 기판인 경우 p-웰(well)을 형성하고 p형 기판인 경우 n-웰(well)을 형성한 다음 전면에 게이트 절연막(22)을 형성한다.
그리고 게이트 절연막(22) 위에 폴리실리콘막(22)을 증착 한후 사진식각공정으로 패터닝 및 식각으로 게이트(22)를 형성한다.
그다음 전면에 제1포토레지스트를 도포한 후 마스크를 이용한 노광 및 현상으로 포토레지스트(23) 패턴을 정의하고 식각하여 실리콘 기판의 p 형 영역(n형 기판인 경우 p-웰 영역, 혹은 p형 기판의 경우 n-웰 이외의 부위)에 nMOS 트랜지스터 형성 부위를 개방시키고 여기에 LDD 형성을 위한 저농도의 n 형 불순물 이온 주입(n-)을 실시한다. 이때 n 형 이온은 인(P)을 사용한다.
그리고 (b)도와 같이 포토마스킹 작업없이 pMOS, nMOS 트랜지스터 형성 부위에 동시에 LDD형성을 위한 저농도의 p형 불순물 이온 주입(p-)을 실시한다. 이때 p 형 이온으로 붕소(B) 이온을 사용한다. 따라서 nMOS 트랜지스터 형성부위는 저농도의 인 이온(n-), 저농도의 붕소 이온(p-) 이온으로 동시에 도핑되었고 pMOS 트랜지스터 형성 부위는 저농도의 붕소 이온(p-)으로만 도핑되었다.
상기 공정 후 (c)도와 같이 저농도로 주입된 불순물 이온들의 충분한 확산과 혼상된 기판의 결정 구조를 원상태로 회복시키기 위하여 어닐링을 실시한다. 따라서 pMOS 트랜지스터 형성 부위에 p-상태로 도핑된 LDD(24')를 형성하고 nMOS 트랜지스터 형성 부위에 n-, p-상태로 도핑된 LDD(24)를 형성한다.
이때 pMOS 트랜지스터 형성 부위는 종래의 p 형 불순물 이온이 주입된 LDD구조가 되고 nMOS 트랜지스터 형성 부위는 n 형과 p 형 불순물 이온들로 도핑되었지만 n 형 불순물 이온 주입량을 p 형 불순물 이온의 주입량을 고려하여 이보다 많게 주입함으로써 n 형, p 형 이온들의 보상(compensation) 효과에 의하여 저농도의 n 형 불순물 이온으로만 도핑된 효과를 갖는 LDD가 형성된다.
그리고 제5도의 도표에 나타난 것처럼 p 형 이온(붕소)의 확산계수가 n 형 이온의 확산 계수 보다 크므로, p 형 이온이 n 형 이온을 감싸는 p-포켓(pocket) 형태를 갖게 되어 펀치 스루 및 채널길이의 감소에 따라 문턱전압이 급속히 떨어지는 롤-오프 특성이 억제된다.
이 단계 까지는 메모리 셀 부의 nMOS 트랜지스터를 제조하는 방법이며, 활성 소자로서의 nMOS 트랜지스터는 이후 단계를 추가로 하여 이루어진다.
이후 (d)도와 같이 웨이퍼 전면에 산화막을 증착한 후 비등방성 식각을 실시하여 게이트 측면에 산화막 측벽 스페이서(25)를 형성한다.
그리고 전면에 제2포토레지스트를 도포하여 nMOS 트랜지스터 형성 부위용 마스크를 이용한 노광 및 현상으로 nMOS 트랜지스터 형성 부위를 개방시킨 후 고농도의 n 형 불순물 이온 주입(n+)을 인을 사용하여 개방 부위에 실시하여 소스/드레인(26)을 형성하고, 잔류한 제2포토레지스트를 제거한 다음, 다시 전면에 제3포토레지스트를 도포하고 pMOS 트랜지스터 형성 부위용 마스크를 이용한 노광 및 현상으로 pMOS 트랜지스터 형성 부위를 개방하여 고농도의 p 형 불순물 이온 주입(p+)을 개방 부위에 실시하여 소스/드레인(26')을 형성한 후 잔류한 제3포토레지스트를 제거하여 소스/드레인 졍션을 형성함으로써 각각 LDD를 갖는 pMOS, nMOS 트랜지스터를 제조한다.
제3도는 본 발명에 따라 제조된 LDD를 트랜지스터의 단면구조를 각각 메모리 셀 및 n 채널 활성 트랜지스터에 대하여 나타낸 것이다.
(a)도는 본 발명에 따라 제조된 메모리 셀 부위의 nMOS 트랜지스터 단면도로서 실리콘 기판(30)에 p-포켓형태의 p 형불순물 이온영역(p-)으로 둘러싸인 n형 불순물 이온영역(n-)이 형성되어 있고 그 위에 게이트 절연막(31), 워드라인으로 이용되는 게이트(32)가 위치한다. 그리고, 게이트(32)의 측면에 산화막 측벽스페이서(35)가 형성되어 있고 드레인 부위에 비트라인(302)이 콘택되고 소스부위에 캐패시터 저장전극 노드(300), 플레이트 전극(301)이 위치한다.
(b)도는 본 발명에 따라 제조된 n 채널을 갖는 활성 트랜지스터의 단면도이다.
실리콘 기판(30')에 고농도의 n형 이온이 주입(n+)된 소스/드레인영역으로 이용되는 고농도영역(36)과 LDD영역을 형성하기 위하여 저농도의 n형 이온이 주입된 저농도영역(n-)이 형성된다. 또한, 실리콘기판(30')에 저농도영역(n-)을 둘러싸는 p-포켓(34')이 형성된다. 그리고, 저농도영역(n-) 사이의 실리콘기판(30') 상에 게이트 절연막(31')을 개재시켜 워드라인으로 이용되는 게이트(32')가 형성된다. 상기에서, 게이트(32') 하부의 저농도영역(n-) 사이는 채널이 된다. 게이트(32')의 측면에는 산화막 측벽스페이서(35')가 형성되어 있다.
제4도는 본 발명에 따라 제조된 LDD 트랜지스터와 종래의 기술로 제작된 LDD 트랜지스터의 스냅-백 항복 전압(snap back breakdown voltage)에 대한 전압/전류 비를 나타낸 것이다.
(a)도는 종래의 종래의 기술로 제작된 LDD 트랜지스터의 스냅-백 항복 전압(snap back BV)에 대한 드레인의 전압/전류 비를 나타낸 것이다.
(b)도는 본 발명에 따라 제조된 LDD 트랜지스터의 스냅-백 항복 전압(snap back BV)에 대한 드레인 에서의 전압/전류 비를 나타낸 것이다.
제5도는 저농도 도핑된 드레인(LDD) 형성시 저농도 이온 주입 결과에 대한 SUPREM을 이용하여 얻은 시뮬레이션 결과를 본 발명과 종래 기술을 비교하여 나타낸 도표이다.
제1항은 종래 방법에 의한 저농도 이온 주입 결과를 나타내며, 제2항은 본 발명에 의한 결과를 나타낸다.
이 결과를 비교하여 볼 때 n 형 불순물 이온(NM)과 p 형 불순물 이온(PM)이 실리콘 기판에 주입된 깊이를 나타내는 Rp(projected range, 중심 깊이) 값이 각각 553 Å, 486 Å으로 비슷하며 p 형 불순물 이온인 붕소의 확산 계수가 n 형 불순물인 인의 확산 계수 보다 크므로 결국 붕소 이온이 인 이온을 감싸는 구조가 형성된다.
이상에서 상술한 바와 같이 본 발명은 반도체 장치의 LDD트랜지스터 제조방법으로서, 별도의 마스크 및 공정의 추가없이 간단하게 공정을 변경함으로써 nMOS트랜지스터 및 메모리셀 트랜지스터의 소자특성을 향상시킬 수 있는 것이다.
즉, p-포켓형태의 p-불순물 이온으로 둘러싸인 n-불순물 이온층으로 LDD졍션을 형성함으로서 소스/드레인 사이의 채널길이 감소에 기인한 문턱전압의 강하를 방지함으로써 롤-오프 특성을 방지할 수 있는 것이다.
또한 메모리셀 트랜지스터 경우 p-이온층이 n-이온층을 감싸는 쌍대 소스(dual source)구조가 되어 p-이온층이 n-이온층에 비하여 이온화 계수가 작으므로 스냅백 항복 전압(snap back BV)이 개선된다(IEDM Tech Dig.,pp337∼344, Dec., 1992 참조, 제4도 참조).
Claims (6)
- 반도체 장치의 LDD 트래지스터 제조 방법에 있어서, (a) 반도체 기판 위에 활성영역과 격리영역을 형성한 다음 nMOS 트랜지스터 형성 부위와 pMOS 트랜지스터 형성 부위를 정의하는 단계와, 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계와, 상기 반도체 기판의 nMOS 트랜지스터 형성 부위를 개방시키고 나머지 부위는 제1이온 주입 방해막을 형성하는 단계와, 상기 nMOS 트랜지스터 형성 부위에 LDD 형성을 위한 저농도의 n 형 불순물 이온 주입(n-)을 실시하는 단계와, 상기 제1이온 주입 방해막을 제거하는 단계와, (b) pMOS, nMOS 트랜지스터 형성 부위에 동시에 LDD형성을 위한 저농도의 p 형 불순물 이온 주입(p-)을 실시하는 단계와, (c) 상기 불순물 이온 주입 부위들에 어닐링을 실시하는 단계와, (d) 상기 게이트의 측면에 측벽 스페이서를 형성하는 단계와, 웨이퍼 전면에 제2이온 주입 방해막을 형성하고 nMOS 트랜지스터 형성 부위를 개방시킨 후 고농도 n 형 불순물 이온 주입(n+)을 실시하는 단계와, 상기 제2이온 주입 방해막을 제거하는 단계와, 웨이퍼 전면에 제3이온 주입 방해막을 형성하고 pMOS 트랜재스터 형성 부위를 개방하여 고농도의 p 형 불순물 이온 주입(p+)을 개방 부위에 실시하는 단계와, 상기 제3이온 주입 방해막을 제거하는 단계로 이루어진 반도체 장치의 LDD 트랜지스터 제조 방법.
- 제1항에 있어서, (a) 단계에 있어서, 반도체 기판이 n형 기판인 경우 nMOS 트랜지스터 형성 부위에 p 형 불순물 이온이 주입된 p-웰(well)을 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
- 제1항에 있어서, (a) 단계에 있어서, 반도체 기판이 p형 기판인 경우 pMOS 트랜지스터 형성 부위에 n 형 불순물 이온이 주입된 n-웰(well)을 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
- 제1항에 있어서, (a) 단계에 있어서, 상기 n 형 불순물 이온은 인(P) 이온을 사용하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
- 제1항에 있어서, (b) 단계에 있어서, 상기 p 형 불순물 이온으로 붕소(B) 이온을 사용하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
- 제1항에 있어서, (a) 단계와 (b) 단계에 있어서, 상기 n 형 불순물 이온 주입량을 p 형 불순물 이온의 주입량을 고려하여 이보다 많게 주입하여 n 형 LDD를 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930024197A KR0144124B1 (ko) | 1993-11-15 | 1993-11-15 | 반도체 장치의 ldd트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930024197A KR0144124B1 (ko) | 1993-11-15 | 1993-11-15 | 반도체 장치의 ldd트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015660A KR950015660A (ko) | 1995-06-17 |
| KR0144124B1 true KR0144124B1 (ko) | 1998-08-17 |
Family
ID=19368044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930024197A KR0144124B1 (ko) | 1993-11-15 | 1993-11-15 | 반도체 장치의 ldd트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0144124B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030033811A (ko) * | 2001-10-25 | 2003-05-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188269A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | トランジスタの製造方法 |
-
1993
- 1993-11-15 KR KR1019930024197A patent/KR0144124B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030033811A (ko) * | 2001-10-25 | 2003-05-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015660A (ko) | 1995-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| US4843023A (en) | Process for forming lightly-doped-drain (LDD) without extra masking steps | |
| KR100392901B1 (ko) | 비대칭약간도프된드레인(lcd)mos소자의제조방법 | |
| US5930615A (en) | Method of forming CMOS having simultaneous formation of halo regions of PMOS and part of source/drain of NMOS | |
| EP0465045B1 (en) | Method of field effect transistor fabrication for integrated circuits | |
| KR100302648B1 (ko) | 반도체장치및그제조방법 | |
| US6054357A (en) | Semiconductor device and method for fabricating the same | |
| US6342413B1 (en) | Method of manufacturing semiconductor device | |
| US20030127694A1 (en) | Higher voltage transistors for sub micron CMOS processes | |
| US20040041170A1 (en) | Low dose super deep source/drain implant | |
| CN108470680B (zh) | 半导体结构的制作方法 | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| KR0144124B1 (ko) | 반도체 장치의 ldd트랜지스터 제조방법 | |
| US6589828B2 (en) | Fabricating a thin film transistor having better punch through resistance and hot carrier effects | |
| US5858827A (en) | Method of manufacturing MOS transistor device with improved threshold value control and reduced reverse short channel effect | |
| JP3430102B2 (ja) | 半導体装置の製造方法 | |
| KR19990069745A (ko) | 씨모스 소자 및 그 제조방법 | |
| KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
| KR20010066327A (ko) | 듀얼 게이트전극 제조방법 | |
| KR0167611B1 (ko) | 트랜지스터 제조 방법 | |
| JP3371172B2 (ja) | 半導体装置の製造方法 | |
| JP3064445B2 (ja) | 相補型半導体装置の製造方法 | |
| KR100587632B1 (ko) | 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의제조방법 | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 | |
| KR100198648B1 (ko) | 디램의 시모스 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050318 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |