KR100392901B1 - 비대칭약간도프된드레인(lcd)mos소자의제조방법 - Google Patents
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Abstract
진-LDD MOS 트랜지스터를 제조하는 방법이 기술된다. 상기 제조 방법은 반도체 기판상에 LDD 포토레지스트 마스크층을 형성하는 단계를 포함한다. 상기 마스크는 게이트 구조에 정합되고, 드레인 영역을 덮도록 연장되며, 약간 도프된 이온 주입이 게이트 구조와 자기-정합되는 드레인 영역에서 수행되며, LDD 포토레지스트 마스크는 제거된다. 이어서, 스페이서가 게이트 구조의 드레인측 및 소오스측에 형성되고, 상당히 도프된 이온 주입물이 게이트구조 및 스페이서와 자기-정합되는 드레인 영역 및 소오스 영역을 도프하는데 적용된다.
Description
MOSFET 소자에서 최대 전기장 EM은 상기 소자가 포화 상태에서 동작할 때 드레인 부근에서 발생한다. EM은 소자 크기가 감소함에 따라 크게 증가한다. 이런 높은 전기장은 채널내의 전자들이 키네틱(kinetic) 에너지를 획득하게 하고, 전자들의 에너지 분포가 격자(lattice)와 열평형을 이루는 전자의 에너지 분포보다 높은 값으로 변화되므로 "핫"(hot)되게 한다. 전자들은 일반적으로 EM이 발생하는 채널의 드레인 엣지 부근에서 핫된다. 핫 전자들은 이들 전자들이 전자-정공 쌍을 발생시키는 충돌 이온화(impact ionization)에 의해 에너지를 손실시킬 수 있으므로 소자 성능에 손상을 입힌다. 전자-정공 쌍 발생은 애벌란시 항복을 초래할 수 있다. 게다가, 핫 정공 및 전자들은 실리콘 기판과 이 기판을 오버레이(overlay)하는 실리콘 이산화물층 사이의 전위 에너지 장벽(barrier)을 넘어, 핫 캐리어들이 게이트 산화물내로 주입되게 한다. 게이트 산화물내로의 핫 캐리어들의 주입으로부터 일어나는 문제로는 게이트 전류의 발생 및 트랜지스터의 드레시홀드 전압(VT)을 영구히 증가시킬 수 있는 양(+) 트랩된 전하(positive trapped charge)의 발생이 있다. 이런 문제들은 포화 전류의 감소, 트랜지스터 트랜스컨덕턴스의 감소 및 트랩된 전하 누적으로 유발된 소자 성능의 계속적인 저하를 나타낸다.
따라서, 핫 캐리어 효과는 채널 길이가 짧을 경우에 통상적인 드레인 구조로 형성된 MOS 소자에서 허용할 수 없는 성능 저하를 유발시킨다. 이런 문제를 해소하기 위하여, 약간 도프된 드레인(LDD) 구조와 같은 대안적인 드레인 구조가 개발되었다. 약간 도프된 드레인은 소정의 전위 에너지를 드레인내로 흡수시켜, EM을 감소시킨다.
통상적인 LDD 구조에 있어서, 드레인은 2개의 주입물(implant)로 형성된다. 제 1 주입물은 게이트 전극에 자기-정합(Self-align)된다. 제 2 주입물은 2개의 산화물 측벽 스페이서가 형성되는 게이트 전극에 자기-정합된다. 약간 도프된 제 1 주입물의 목적은 채널 부근 엣지에서 드레인의 약간 도프된 부분(section)을 형성하는 것이다. EM의 값은 상기 구조를 이용하여 약 30 내지 40 퍼센트만큼 감소되는데, 이는 전압 강하가 드레인 및 채널에 의해 공유되기 때문이다. 통상적인 비-LDD 드레인 구조예서, 거의 전체적인 전압 강하는 약간 도프된 채널 영역에 걸쳐 일어난다. 상당한 제 2 주입량(dose)은 상기 약간 도프된 영역과 합체되는 드레인의 저저항성 영역을 형성한다. 상기 상당한 주입량은 통상적인 구조에서 보다는 LDD 구조에서 채널로부터 제거되므로, 드레인의 상당히 도프된 영역은 소자 동작의 충돌없이 더욱 깊게 될 수 있다. 증가된 접합 깊이는 드레인의 시트 저항 및 접촉 저항을 낮춘다.
LDD 구조의 결점은 드레인의 약간 도프된 영역에 의해 소오스 및 드레인 영역의 기생 저항이 증가된다는 것이다. 증가된 기생 저항은 일정하게 인가된 전압에 대하여 높은 전력소실을 유발시킨다.
매우 작은 소자들에 대한 트랜지스터 신뢰성 및 성능은 비대칭 LDD 구조를 가진 트랜지스터에 의해 더욱 개선된다. LDD 구조 트랜지스터의 소오스측에서의 기생 저항은 드레인 전류를 상당히 감소시킨다. 감소된 드레인 전류는 자기-바이어스의 음(-) 피드백으로부터의 유효 게이트 전압 강하에 의해 설명된다. 트랜지스터의 드레인 측에서, 드레인 전류는 트랜지스터가 포화 영역내에서 동작할 때 드레인측 기생 저항에 의해 거의 영향을 받지 않는다. 그래서, 고 성능 MOSFET 동작을 달성할 수 있도록, 약간 도프된 드레인 영역을 갖지만 소오스 영역에는 LDD 구조가 없는 소오스 및 드레인 LDD 구조를 제각기 형성하는 것이 중요하다.
비대칭 LDD 구조를 가진 트랜지스터를 제조하는 한 방법은 1989년 발간된 국제전자 소자회로 기술 다이제스트의 페이지 617에 실린 T. N. Bui 등이 발표한 논문 제목 "신뢰성 및 성능을 위한 비대칭 할로 소오스 골드 드레인(HS-GOLD) 디프서브하프 미크론 n-MOSFET 디자인"에 기술되어 있다. 이 방법에서, 단지 드레인 전극에서만 게이트-오버랩된 LDD 영역을 형성하기 위해 큰 경사 주입(large-tilt implantation)이 이용된다. 할로(펀치 스루 스토퍼(punch through stopper)가 소오스에서 이용되지만, 드레인에서는 이용되지 않는다. 이 방법의 결점으로써, 큰 경사 주입이 요구되어 제조 복잡성을 증가시킨다. 게다가, 실리콘 웨이퍼상에 많은 LDD 구조 트랜지스터를 형성하기 위하여 다수의 큰 경사 주입을 다양한 웨이퍼 방향에서 수행함으로써, 제조 복잡성 및 비용을 더욱 증가시킨다.
비대칭 LDD 구조를 가진 트랜지스터를 제조하는 또 하나의 방법은 1994년 2월 발행된 IEEE Transaction on Electron Devices의 볼륨 41, 넘버 2, 페이지 186에 실린 T. Horiuchi 등이 발표한 논문 제목 "고성능 LDD MOSFET을 위한 비대칭 측벽 공정"에 기술되어 있다. 이 방법을 이용하여, 비대칭 LDD 측벽 스페이서 기술은 핫 캐리어 면역성(immunity)의 희생 없이 구동능력이 높은 LDD MOSFET를 성취한다. 상기 비대칭 스페이서는 산화물의 표면 및 폴리실리콘 표면에서 비 표준의 액상 산화물 증착(nonstandard liquid phase oxide deposition)(LPD) 공정에 의해 산화물이 선택적으로 증착되는 선택적인 산화물 증착 기술을 이용하여 제조된다. 이어서, 측벽이 반응 이온 에칭으로 형성된다. 이 기술은 종래에는 없는 LDD 측벽 형성 공정을 제외하면, 표준의 공정이다. 이렇게 비 표준의 공정단계를 이용하는 것은 결점이 있고, 비용이 많이 든다.
발명의 개요
본 발명에 따르면, 진(true)-LDD MOS 트랜지스터를 제조하는 방법이 기술된다. 이런 트랜지스터는 반도체 기판내의 트랜지스터 영역과, 이 트랜지스터 영역을 오버레이 하는 게이트 구조와, 상기 게이트 구조의 제 1측에 위치하는 트랜지스터 영역의 소오스 영역 및 상기 게이트 구조의 제 1측에 대향하는 제 2측에 위치하는 트랜지스터 영역의 드레인 영역을 포함한다. 이 제조 방법은 반도체 기판 상에 LDD포토레지스터 마스크층을 형성하는 단계를 포함한다. 이 마스크는 게이트 구조와 정합되고, 소오스 영역을 덮도록 연장된다. 상기 방법은 또한 게이트 구조와 자기-정합되는 드레인 영역에 약간 도프된 이온 주입물을 주입하는 단계와 LDD 포토레지스트 마스크를 제거하는 단계를 포함한다. 이어서, 게이트 구조의 소오스측 및 드레인측에 스페이서들이 형성되고, 상당히 도프된 이온 주입물이 게이트 구조 및 스페이서와 자기-정력합는 소오스 영역 및 드레인 영역에 도프된다.
이 방법을 이용하여, 약간 도프된 드레인을 주입하고, LDD 포토레지스트 마스크를 제거하는 것에 후속하되 스페이서의 형성전에 임의의 단계가 수행되는데, 이 단계는 반도체 기판에 소오스-전용(source-only) 포토레지스트 마스크층을 형성하는 단계를 포함한다. 소오스-전용 마스크층은 게이트 구조와 정합되고, 드레인 영역을 덮도록 연장된다. 게이트 구조와 자기-정합되는 소오스 영역을 도프하도록 상당히 도프된 이온 주입물이 적용된다.
전술한 바와 같은 본 발명의 제조 방법은 많은 장점을 갖고 있다. 한 장점은 표준 CMOS 공정 단계만을 이용한다는 것이고, 또 하나의 장점은 큰 경사 주입이 필요하지 않다는 것이다.
본 발명은 MOS 기술 소자 분야에 관한 것으로서, 특히 약간 도프된 드레인(lightly doped drain)(LDD) 구조를 채용한 MOS 기술 소자에 관한 것이다. 특히, 본 발명은 비대칭 LDD 구조를 형성하는 신규한 방법에 관한 것이다.
도 1a 내지 1j는 본 발명의 일 실시예에 따른 집적 회로 소자내의 CMOS 트랜지스터 제조를 위한 공정 흐름도이다.
도 1a 내지 1j는 비대칭 LDD 구조를 채용한 CMOS 트랜지스터를 제조하는 방법의 일 실시예를 설명한 것이다. 도 1a에서, 실리콘 웨이퍼(100)에서 2개의 N-채널 트랜지스터(110 및 130)와 2개의 P-채널 트랜지스터(150 및 170)가 P-웰 기술을 이용하여 구현된다. 이 실시예의 방법은 또한 N-웰 또는 트윈-터브(twin-tub) 기술을 채용한 집적 회로 소자에 적용할 수 있다. 시작 물질은 실리콘 웨이퍼(100)이다. 통상적으로, 실리콘 웨이퍼(100)는 약간 도프된 <100> 웨이퍼 또는 상당히 도프된 <100> 웨이퍼이며, 표면에 약간 도프된 에피텍셜층을 갖는다. P-채널 트랜지스터(150 및 170)는 다소 상당히 도프된 N-웰 구조로서 N-웰 또는 트윈-터브 기술을 이용하여 통상적인 방식으로 형성되는 N-도프된 기판(154)에 형성된다. P-웰 기술을 이용하여 채용된 N-도프된 기판은 약간 도프된 N-기판이다. 마찬가지로 N-채널 트랜지스터(110 및 130)는 약간 도프된 P-기판 또는 더욱 상당히 도프된 P-웰 구조의 어느 하나로서 통상적인 방식으로 형성되는 P-도프된 기판(114)에 형성된다. 웰 구조는 통상적인 방식으로 열 산화물층을 성장시키고, CVD 질화물 막을 증착시키며, 일반적으로 실리콘 표면을 보호하지만 웰 영역을 노출시키는 마스크를 적용하며, 그리고 웰 영역내로 이온을 주입함으로써 형성된다. 웰 이온은 고온 사이클링에 의해 실리콘내로 드라이브됨과 동시에, 산화물층은 웰 영역내에 생성된다. VT드레시홀드-조정 주입이 적용된다. 실리콘 웨이퍼(100)의 표면이 산화물 및 질화물/산화물층으로부터 제거되고, 고립 구조(isolation structure)를 형성하는 새로운 패드-산화물/질화물층이 형성된다. 마스크가 패드-산화물/질화물층을 패턴잉하는데 적용되어, N-도프된 기판 영역(154) 및 P-도프된 기판 영역(114)을 포함하는 활성 소자 영역을 한정하고, 필드 영역을 한정한다. 이어서, 필드 산화물 활성 소자 영역을 고립시키기 위해 영역(106)과 같은 필드 산화물 영역을 형성하도록 필드 산화물이 성장된다. 그 다음, 질화물/산화물층이 활성 소자 영역으로부터 제거된다. 게이트 산화물(102)이 실리콘 웨이퍼(100)의 표면에 오버레이 하도록 성장된다. 폴리실리콘 게이트층은 화학기상증착(CVD) 방식에 의해 증착되고, 폴리실리콘을 게이트 구조(112, 132, 152 및 172)내로 패턴닝하기위해 마스크가 적용된다.
도 1a는 게이트 구조의 형성 후, 그러나 소오스, 드레인 및 LDD 이온 주입전의 실리콘 웨이퍼(100)를 도시한 것이다. 각 N-채널 트랜지스터(110 및 130)의 폴리실리콘 게이트(112 및 132)가 P-도프된 기판(114)의 영역을 오버레이 하도록 형성된다. 각 N-채널 트랜지스터(110 및 130)의 폴리실리콘 게이트(112 및 132)가 P-도프된 기판(114)의 영역을 오버레이 하도록 형성된다. 각 P-채널 트랜지스터(150 및 170)의 폴리실리콘 게이트(152 및 172)가 N-도프된 기판(154)의 영역을 오버레이 하도록 형성된다. 각 P-채널 트랜지스터(150 및 170)의 폴리실리콘 게이트(152 및 172)가 N-도프된 기판(154)의 영역을 오버레이 하도록 형성된다. 게이트 구조를 형성하는 단계를 포함하는 모든 CMOS 제조공정 단계는 통상적인 CMOS 제조 단계이다.
도 1b에 도시된 제 1 마스킹 단계 및 제 1 이온 주입 단계에서, N-LDD 포토레지스트 마스크(190)가 적용되고, N-이온이 통상적인 대칭 LDD 구조 N-채널 트랜지스터인 N-채널 트랜지스터(110)의 N-채널 트랜지스터 LDD 영역(116 및 118)을 형성하도록 주입된다. LDD 영역(116 및 118)에는 폴리실리콘 게이트(112)가 자기-정합된다. 또한, 제 1 마스킹 단계 및 제 1 이온 주입 단계에서, N-이온이 N-채널 트랜지스터(130)의 N-채널 트랜지스터 LDD 영역(136)을 형성하도록 주입된다. 완성시, N-채널 트랜지스터(130)는 비대칭 LDD 구조를 갖는다. 비대칭 LDD 구조는 또한 드레인 영역만이 약간 도프되므로 소위 "진"(true)의 약간 도프된 드레인 구조라 칭한다. N-채널 소오스 영역에 대해 약간의 도프가 가해지지 않는다. N-LDD 포토레지스트 마스크(190)는 P-채널 트랜지스터의 모든 영역을 덮고, 진-LDD P-채널 트랜지스터의 소오스 영역을 덮도록 패턴잉된다. N-채널 LDD 트랜지스터의 드레인 영역은 통상적인 N-채널 LDD 트랜지스터의 소오스 영역처럼 노출되어 있다. N-LDD 포토레지스트 마스크(190)는 예를 들어 대략 0.4μ게이트 길이를 가진 트랜지스터에 대해 0.15μ의 오차내에서 진-LDD 트랜지스터의 게이트 마스크와 정밀하게 정합된다. 이런 정합의 정확성은 상업적으로 이용 가능한 스테퍼(stepper) 시스템에 의해 충족된다.
N-LDD 포토레지스트 마스크(190)를 적용하는 단계는 또한 P-채널 트랜지스터 영역에서 N-이온 주입을 방지하기위해 통상적인 LDD 공정에서 수행된다. 그러나, 이 단계는 N-채널 트랜지스터 소오스 영역을 덮고 그리고 N-이온이 주입되지 않는다는 점에서 통상적인 단계와 차이가 있다. 이 차이는 단지 포토레지스트 마스크의 패턴의 변경에 의해 달성되며, 부가적인 마스킹 및 주입 단계에 의해서는 달성되지 않는다.
통상적으로, 인 또는 비소 N-형 이온은 N-LDD 주입 단계에서 주입된다. 트랜지스터의 수명동안 핫-캐리어 발생을 줄이도록 약간 도프된 드레인 접합부가 형성된다.
N-LDD 포토레지스트 마스크(190)가 제거되고, 도 1c에 도시된 제 2 마스킹 단계 및 제 2 이온 주입 단계에서, N+ 소오스-전용 포토레지스트 마스크(192)가 적용되며, N+이온이 진-LDD N-채널 트랜지스터(130)의 소오스 영역(138)을 형성하도록 주입된다. 소오스 영역(138)은 폴리실리콘 게이트(132)와 자기-정합된다. N+ 소오스-전용 포토레지스트 마스크(192)는 P-채널 트랜지스터의 모든 영역, 즉 통상적인 대칭 LDD 구조 N-채널 트랜지스터의 모든 영역을 덮고, 진-LDD N-채널 트랜지스터의 드레인 영역을 덮도록 패턴잉된다. N-채널 LD 트랜지스터의 소오스 영역만이 노출된다. 마스크(190)와 같이, N+ 소오스-전용 LDD 포토레지스트 마스크(192)는 진-LDD 트랜지스터의 게이트 마스크와 정밀하게 정합된다. 그러나, N+ 소오스-전용 LDD 포토레지스트 마스크(192)는 드레인 영역이 아닌 트랜지스터 소오스 영역을 노출시킨다. N+ 소오스-전용 포토레지스트 마스크(192) 및 N+ 이온 주입을 적용하는 것은 통상적인 CMOS LDD 공정에서 수행되지 않는 부가적인 공정 단계이다. 일반적으로, 비소 N-형 이온이 N+ 소오스-전용 주입 단계에서 주입된다.
마찬가지로, N+ 소오스-전용 LDD 포토레지스트 마스크(192)가 제거된다. 도 1d에 도시된 제 3 마스킹 단계 및 제 3 이온 주입 단계에서, P-LDD 포토레지스트 마스크(194)가 적용되고, P-이온이 통상적인 대칭 LDD 구조 P-채널 트랜지스터인 P-채널 트랜지스터(170)의 P-채널 트랜지스터 LDD 영역(176 및 178)을 형성하도록 주입된다. LDD 영역(176 및 178)은 폴리실리콘 게이트(172)와 자기-정합된다. 마찬가지로, 이 주입 단계 동안 P-이온이 P-채널 트랜지스터(150)의 P-채널 트랜지스터 LDD 영역(156)을 형성하도록 주입된다. P-채널 트랜지스터(150)는 비대칭 또는 진LDD 구조를 형성하도록 구성된다. P-LDD 포토레지스트 마스크(194)는 N-채널 트랜지스터의 모든 영역을 덮고, 진-LDD P-채널 트랜지스터의 소오스 영역을 덮도록 패턴잉된다. P-채널 LDD 트랜지스터의 드레인 영역은 통상적인 P-채널 LDD 트랜지스터의 소오스 영역처럼 노출된다. P-LDD 포토레지스트 마스크(194)는 진-LDD 트랜지스터의 게이트 마스크와 정밀하게 정합된다. P-LDD 포토레지스트 마스크(194)를 적용하는 단계는 또한 공정에 있어 N-채널 트랜지스터 영역에 P-이온이 주입되는 것을 방지하기 위해 통상적인 LDD 공정에서 수행되는데, 여기에서 통상적인 단계와 단지 차이가 나는 것은 P-채널 트랜지스터 소오스 영역이 P-이온의 주입으로부터 보호되며, 포토레지스트 마스크 패턴에서의 변경만 있을 뿐 부가적인 마스킹 또는 주입 단계가 없다는 점이다. 통상적으로, 붕소 또는 BF2P-형 이온은 P-LDD 주입 단계에서 주입된다.
P-LDD 포토레지스트 마스크(194)가 제거되고, 도 1e에 도시된 제 4 마스킹 단계 및 제 4 이온 주입 단계가 수행된다. P+ 소오스-전용 포토레지스트 마스크(196)가 사용되고, P+ 이온이 진-LDD P-채널 트랜지스터(150)의 소오스 영역(158)을 형성하도록 주입된다. 소오스 영역(158)은 폴리실리콘 게이트(152)와 자기-정합된다. P+ 소오스-전용 포토레지스트 마스크(196)는 N-채널 트랜지스터의 모든 영역 즉, 통상적인 대칭 LDD 구조의 P-채널 트랜지스터의 모든 영역을 덮고, 진-LDD P-채널 트랜지스터의 드레인 영역을 덮는다. P-채널 LDD 트랜지스터의 소오스 영역만이 노출된다. P+ 소오스-전용 LDD 포토레지스트 마스크(196)는 진-LDD P-채널 트랜지스터의 게이트 마스크와 정밀하게 정합된다. 그러나, P+ 소오스-전용 LDD 포토레지스트 마스크(196)는 드레인 영역이 아닌 트랜지스터 소오스 영역을 노출시킨다. P+ 소오스-전용 포토레지스트 마스크(196) 적용 및 P+ 이온 주입은 통상적인 CMOS LDD 공정에 부가적인 공정 단계이다. 일반적으로, 붕소 또는 BF2P-형 이온이 P+ 소오스-전용 주입 단계에서 주입된다.
P+ 소오스-전용 포토레지스트 마스크(196)가 제거되고, 도 1f에 도시된 스페이서 산화물층(104)이 실리콘 웨이퍼(100), 폴리실리콘 게이트(112),(132),(152) 및 (172)와 오버레이 하도록 증착된다. 스페이서 산화물층(104)의 적당한 두께는 대략 1000Å 내지 2000Å의 범위이다. 폴리실리콘 게이트(112),(132),(152) 및 (172)의 측부에 인접하여, 대략 게이트의 두께만큼 증가되는 두께로 스페이서 산화물이 증착된다. 도 1g를 참조하면, 스페이서 산화물층(104)은 폴리실리콘 게이트(112)의 측면의 스페이서(120), 게이트(132)의 측면의 스페이서(140), 게이트(152)의 측면의 스페이서(160) 및, 게이트(172)의 측면의 스페이서(180)를 형성하도록 에칭된다. 스페이서를 형성하기위해, 이방성 드라이(anisotropic dry)에칭 공정이 일반적으로 사용되는데, 이는 제어되는 이방성 에칭을 이용하여 양호한 스페이서 형상이 성취되기 때문이다. 스페이서는 게이트 폴리실리콘의 엣지로부터 제거되는 제어된 간격에서 통상의 소오스 및 드레인 주입물을 형성하는 데 이용된다. 이런 스페이싱은 트랜지스터의 직렬 저항을 증가시킨다.
도 1h에 도시된 제 5 마스킹 단계 및 제 5 이온 주입단계에서, N+ 소오스/드레인 포토레지스트 마스크(198)가 적용되고, N+ 이온이 대칭 LDD 구조 N-채널 트랜지스터(110)의 소오스 영역(122) 및 드레인 영역(124)을 형성하도록 주입된다. 소오스 영역(122) 및 드레인 영역(124)은 폴리실리콘 게이트(112) 및 스페이서(120)와 자기-정합된다. 마찬가지로, N+ 소오스/드레인 포토레지스트마스크(198)는 진 LDD N-채널 트랜지스터(130)의 드레인 영역(142)을 형성한다. 드레인 영역(142)은 폴리실리콘 게이트(132) 및 스페이서(140)와 자기-정합된다. N+ 이온 주입물은 일반적으로 비소 이온 주입물이고, AS+ 이온을 주입하기 위한 주입 에너지는 일반적으로 40 kev 내지 80 kev의 범위에 있다.
N+ 소오스/드레인 포토레지스트 마스크(198)가 제거되고, 도 1i에 도시된 대응하는 제 6 마스킹 단계 및 제 6 이온 주입 단계에서, P+ 소오스/드레인 포토레지스트 마스크(199)가 적용되고, P+ 이온이 대칭 LDD 구조의 P-채널 트랜지스터(170)의 소오스 영역(182) 및 드레인 영역(184)을 형성하도록 주입된다. 소오스 영역(182) 및 드레인 영역(184)은 폴리실리콘 게이트(172) 및 스페이서(180)와 자기-정합된다. P+ 소오스/드레인 포토레지스트 마스크(199)는 진-LDD P-채널 트랜지스터(150)의 드레인 영역(162)을 형성한다. 드레인 영역(162)은 폴리실리콘 게이트(152) 및 스페이서(160)와 자기-정합된다. BF2+ 이온을 주입하기 위한 주입 에너지는 통상적인 40 kev 내지 80 kev의 범위에 있다.
P+ 소오스/드레인 포토레지스트 마스크(199)가 제거됨으로써, 도 1j에 도시된 실리콘 웨이퍼(100)의 최종적인 형상은 통상적인 LDD N-채널 트랜지스터(110),진 LDD N-채널 트랜지스터(130), 진 LDD P-채널 트랜지스터(150) 및 통상적인 LDD P-채널 트랜지스터(170)를 포함한다. 따라서, 예시한 방법은 통상적인 LDD 트랜지스터를 형성하는 통상적인 단계에서 부가적인 2개의 마스킹 및 이온 주입 단계만을 사용하는 CMOS 공정을 이용하여 모두 4개 유형의 LDD 트랜지스터를 제조하는 것을 제시한다. 통상적인 공정과 같이 예시한 공정은 집적 회로 제조 기술에서 공지된 바와 같이 접촉층, 상호 접속부, 불활성화 구조 등을 형성하기 위한 부가적인 표면 처리 동작을 포함한다.
상기 실시예에 대한 설명은 단지 예시를 위한 것이며, 본 발명을 제한하기 위한 것은 아니다. 많은 다른 실시예들이 본 분야의 숙련자에게는 명백해질 것이고, 이들 모두는 본 발명의 넓은 범주내에 포함된다. 본 발명에 따른 장치 및 방법은 CMOS 기술에만 한정되지 않고 NMOS 및 PMOS 기술에도 사용된다. 특히 MOS 기술에 대해, 상기 방법은 P-웰, N-웰 및 트윈-터브 CMOS 기술에 적용할 수 있다.
Claims (9)
- 반도체 기판(114,154)의 트랜지스터 영역과, 상기 트랜지스터 영역을 오버레이하는 게이트 구조(132,152)와, 상기 게이트 구조의 제 1측에 위치하는 상기 트랜지스터 영역의 소오스 영역(138,158) 및 상기 게이트 구조의 제 1측에 대향하는 제 2측에 위치하는 상기 트랜지스터 영역의 드레인 영역(136,156)을 포함하는 트랜지스터 구조에서 진-LDD MOS 트랜지스터(130, 150)를 제조하는 방법으로서,상기 반도체 기판상에 LDD 포토레지스트 마스크층(190,194)을 형성하는 단계 - 상기 마스크층은 상기 게이트 구조에 정합되는 경계를 가지며, 상기 소오스 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 드레인 영역(136,156)에 약간 도프된 이온 주입물을 주입하는 단계와;상기 LDD 포토레지스트 마스크(190,194)를 제거하는 단계와;상기 반도체 기판상에 소오스-전용 포토레지스트 마스크층(192,196)을 형성하는 단계 - 상기 마스크층은 상기 게이트 구조에 정합되는 경계를 가지며, 상기 드레인 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 상기 소오스 영역(138,158)에 상당히 도프된 이온 주입물을 주입하는 단계와;상기 소오스-전용 포토레지스트 마스크층(192,196)을 제거하는 단계와;상기 게이트 구조의 소오스측에 스페이서(140,160)를 형성하고 상기 게이트구조의 드레인측에 스페이서(140,160)를 형성하는 단계와; 그리고상기 게이트 구조 및 스페이서와 자기-정합되는 소오스 영역(138,158) 및 드레인 영역(142,162)내에 상당히 도프된 이온 주입물을 주입하는 단계를 포함하는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 소오스-전용 포토레지스트 마스크층을 형성하고, 상기 소오스 영역에 상당히 도프된 이온을 주입하며 상기 소오스-전용 포토레지스트 마스크를 제거하는 단계는 상기 LDD 포토레지스트 마스크층 제거 단계에 후속하되, 상기 스페이서 형성 단계에 앞서 수행되는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 또는 2 항에 있어서,상기 게이트 구조는 폴리실리콘으로부터 형성되는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 또는 2 항에 있어서,상기 스페이서는 실리콘 이산화물과 같은 산화물로부터 형성되는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 또는 2 항에 있어서,상기 스페이서는 실리콘 질화물과 같은 질화물로부터 형성되는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 도는 2 항에 있어서,상기 스페이서는 폴리실리콘으로부터 형성되는 것을 특징으로 하는 진-LDD MOS 트랜지스터 제조방법.
- 제 1 도전형의 트랜지스터(110,130) 및 제 1 도전형에 대향하는 제 2 도전형의 트랜지스터(150,170)를 포함하여, 상기 각 트랜지스터는 반도체 기판의 트랜지스터 영역과, 상기 트랜지스터 영역을 오버레이 하는 게이트 구조와, 상기 게이트 구조의 제 1측에 위치하는 상기 트랜지스터 영역의 소오스 영역 및 상기 게이트 구조의 제 1측에 대향하는 제 2측에 위치하는 상기 트랜지스터 영역의 드레인 영역을 포함하는 다수의 진-LDD CMOS 트랜지스터(110,130,150,170) 제조 방법으로서,상기 반도체 기판상에 제 1 도전형의 LDD 포토레지스트 마스크층(190)을 형성하는 단계 - 상기 마스크층은 상기 제 1 도전형 트랜지스터의 게이트 구조에 정합되는 경계를 가지며, 상기 제 1 도전형의 소오스 영역을 덮도록 연장됨과 아울러 상기 제 2 도전형의 전체 트랜지스터 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 상기 제 1 도전형 트랜지스터의 드레인 영역에 약간 도프된 이온 주입물을 주입하는 단계와;상기 LDD 포토레지스트 마스크층(190)을 제거하는 단계와;상기 반도체 기판상에 제 2 도전형 LDD 포토레지스트 마스크층(194)을 형성하는 단계 - 상기 마스크층은 상기 제 2 도전형 트랜지스터의 게이트 구조에 정합되는 경계를 가지며, 상기 제 2 도전형 트랜지스터의 소오스 영역을 덮도록 연장됨과 아울러 상기 제 1 도전형 트랜지스터의 전체 트랜지스터 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 상기 제 2 도전형 트랜지스터 드레인 영역에 약간 도프된 이온 주입물을 주입하는 단계와;상기 제 2 도전형 LDD 포토레지스트 마스크층(194)을 제거하는 단계와;상기 반도체 기판상에 제 1 도전형 소오스-전용 포토레지스트 마스크층(192)을 형성하는 단계 - 상기 마스크층은 상기 제 1 도전형 트랜지스터의 게이트 구조에 정합되는 경계를 가지며, 상기 제 1 도전형 트랜지스터의 드레인 영역을 덮도록 연장됨과 아울러 상기 제 2 도전형 트랜지스터의 전체 트랜지스터 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 상기 제 1 도전형 트랜지스터 소오스 영역에 상당히 도프된 이온 주입물을 주입하는 단계와;상기 소오스-전용 포토레지스트 마스크층(192)을 제거하는 단계와;상기 반도체 기판상에 제 2 도전형 소오스-전용 포토레지스트 마스크층(196)을 형성하는 단계 - 상기 마스크층은 상기 제 2 도전형 트랜지스터의 게이트 구조에 정합되는 경계를 가지며, 상기 제 2 도전형 트랜지스터의 드레인 영역을 덮도록 연장됨과 아울러 상기 제 1 도전형 트렌지스터의 전체 트랜지스터 영역을 덮도록연장됨과 아울러 상기 제 1 도전형 트랜지스터의 전체 트랜지스터 영역을 덮도록 연장됨 - 와;상기 게이트 구조와 자기-정합되는 제 2 도전형 트랜지스터 소오스 영역에 상당히 도프된 이온 주입물을 주입하는 단계와;상기 소오스-전용 포토레지스트 마스크층(196)을 제거하는 단계와;상기 게이트 구조의 소오스측에 스페이서를 형성하고 상기 게이트 구조의 드레인 측에 스페이서를 형성하는 단계와;상기 반도체 기판상에 제 1 도전형 소오스/드레인 포토레지스트 마스크층(198)을 형성하는 단계 - 상기 마스크층은 상기 제 2 도전형 트랜지스터의 전체 트랜지스터 영역을 덮도록 연장됨 - 와;상기 게이트 구조 및 스페이서와 자기-정합되는 상기 제 1 도전형 소오스 및 드레인 영역에 제 1 도전형의 상당히 도프된 이온 주입물을 주입하는 단계와;상기 반도체 기판상에 제 2 도전형 소오스/드레인 포토레지스트 마스크층(199)을 형성하는 단계 - 상기 마스크층은 상기 제 1 도전형 트랜지스터의 전체 트랜지스터 영역을 덮도록 연장됨 - 와; 그리고상기 게이트 구조 및 스페이서와 자기-정합되는 상기 제 2 도전형 소오스 및 드레인 영역에 상기 제 2 도전형의 상당히 도프된 이온 주입물을 주입하는 단계를 포함하는 것을 특징으로 하는 다수의 진-LDD CMOS 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 스페이서는 실리콘 이산화물과 같은 산화물로부터 형성되는 것을 특징으로 하는 다수의 진-LDD CMOS 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 스페이서는 실리콘 질화물과 같은 질화물로부터 형성되는 것을 특징으로 하는 다수의 진-LDD CMOS 트랜지스터 제조 방법.
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