JP4314346B2 - 非対称のｌｄｄ ｍｏｓデバイスを製造するための方法 - Google Patents
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Description
発明の分野
本発明はＭＯＳ技術デバイスの分野に関し、具体的には少量ドープされたドレイン（ＬＤＤ）構造を採用するＭＯＳ技術デバイスに関する。より具体的には、本発明は非対称のＬＤＤ構造を形成する新規の方法について述べるものである。
発明の背景
ＭＯＳＦＥＴにおいて最大電界ＥMは、デバイスが飽和状態で動作しているときドレイン近くで発生する。デバイス寸法が減少するにつれてＥMは大幅に増大する。この高電界によりチャネルの電子は運動エネルギを得て「熱く（ホットに）」なる。なぜなら、電子のエネルギ分布は、格子と熱に関して平衡がとれている電子のエネルギ分布よりも高い値に変化するからである。一般的には、電子はＥMが発生するチャネルのドレインエッジの近傍で熱くなる。熱い電子は衝突イオン化によりエネルギを失い電子−正孔の対を生じさせる可能性があるため、デバイスの性能を損なうものである。電子−正孔の対の発生は、アバランシェ降伏を招く可能性がある。さらに、熱い正孔および電子がシリコン基板と基板の上にある二酸化シリコン層との間の電位エネルギバリアを超えて、ホットキャリアがゲート酸化物に注入されることになる可能性がある。ゲート酸化物へのホットキャリアの注入により生じる問題には、ゲート電流の発生、トランジスタのしきい値電圧（ＶT）を絶えず増大させ得る正のトラップされた電荷の発生が含まれる。これらの問題は、飽和電流の減少、トランジスタの相互コンダクタンスの減少、およびトラップされた電荷の蓄積によるデバイス性能の絶え間ない低下として明らかである。
このように、ホットキャリア効果は、従来のドレイン構造を用いて製造されたＭＯＳデバイスにおいてチャネル長が短いとき、容認できないような性能の劣化を生じさせる。この問題を克服するために、少量ドープされたドレイン（ＬＤＤ）構造などの、代わりになるドレイン構造が開発されている。少量ドープされたドレインは、電位エネルギをいくらかドレインに吸収してＥMを減少させるものである。
一般的なＬＤＤ構造では、ドレインは２つの注入物により形成される。１つの注入物はゲート電極と自己整合する。第２の注入物は、２つの酸化物側壁スペーサが上に形成されたゲート電極と自己整合する。少量ドープされた第１の注入物は、チャネル近くのエッジでドレインの少量ドープされた部分を形成することを目的としている。ＥMの値は、この構造を用いれば電圧降下はドレインおよびチャネルにより共有されることになるため、およそ３０から４０％減少する。一般的な非ＬＤＤドレイン構造では、ほとんどすべての電圧降下は少量ドープされたチャネル領域にわたって発生する。多量の第２の注入量は、少量ドープされた領域と同化する、ドレインの低抵抗領域を形成する。多量の注入量は従来の構造よりもＬＤＤ構造においてはチャネルから除去されるため、ドレインの多量ドープされた領域を、デバイス動作に影響を与えることなくより深く形成することができる。増大した接合深さは、シート抵抗およびドレインの接触抵抗を低下させる。
ＬＤＤ構造の欠点は、ドレインの少量ドープされた領域により生じるソースおよびドレイン領域の寄生抵抗が増大することである。増大した寄生抵抗は、定量的に印加される電圧に対し、より大きな電力の散逸を生じさせる。
非常に小さなデバイスに対するトランジスタの信頼性および性能のさらなる向上は、非対称ＬＤＤ構造を有するトランジスタにより可能である。ＬＤＤ構造のトランジスタのソース側の寄生抵抗は、ドレイン電流の重大な減少をもたらす。減少したドレイン電流は、自己バイアスされた負のフィードバックからの有効ゲート電圧の降下により説明される。トランジスタのドレイン側では、トランジスタが飽和領域で動作しているときはドレイン側の寄生抵抗により大きく影響を受けるものではない。したがって、少量ドープされたドレイン領域は有するがソース領域にはＬＤＤ構造がない、ソースおよびドレインＬＤＤ構造を別々に形成して、高性能ＭＯＳＦＥＴ動作を達成することが大切である。
非対称ＬＤＤ構造を有するトランジスタを製造する１つの方法が、『国際電子デバイス会議（International Electron Devices Meeting（ＩＥＤＭ）テクニカルダイジェスト（Technical Digest）』（１９８９）第６１７頁の、「信頼性および性能のための非対称ハロソースゴールドドレイン（ＨＳ−ＧＯＬＤ）ディープサブハーフミクロンｎ−ＭＯＳＦＥＴデザイン（“Asymmetric Halo Source GOLD drain（HS-GOLD）Deep Sub-half Micron n-MOSFET Design for Reliability and Performance”）」において、Ｔ．Ｎ．ブイ（Bui）他により教示されている。この方法では、ドレイン電極のみにゲートが重ねられたＬＤＤ領域を形成するために傾斜の大きな注入が用いられている。ハロ（パンチスルーストッパ）はソースで使用されるがドレインでは使用されない。この方法の欠点は、傾斜の大きな注入が必要なことであり、この傾斜の大きな注入は製造を非常に複雑にするものである。さらに、シリコンウェーハに多数のＬＤＤ構造のトランジスタを形成するには、種々のウェーハの方向に複数の傾斜の大きな注入を行なうことになり、製造がさらに複雑になりコストも増大する。
非対称ＬＤＤ構造を有するトランジスタを製造する他の方法が、『電子デバイスについてのＩＥＥＥ報告書（IEEE Transactions on Electron Devices）』（１９９４年２月）の第４１巻第２号第１８６頁の、「高性能ＬＤＤ ＭＯＳＦＥＴのための非対称側壁プロセス（“An Asymmetric Sidewall Process for High Performance LDD MOSFET’S”）」において、Ｔ．ホリウチ（Horiuchi）により開示されている。この方法を用いると、非対称のＬＤＤ側壁スペーサ技術により、ホットキャリアに対する免疫性を犠牲にせずにドライブ能力の高いＬＤＤ ＭＯＳＦＥＴを得ることができる。非対称のスペーサは、酸化物の表面およびポリシリコンの表面で標準的でない液相酸化物堆積（ＬＰＤ）プロセスにより酸化物が選択的に堆積される選択的酸化物堆積技術を用いて製造される。次に側壁が反応性イオンエッチングにより形成される。この技術は、従来にはないＬＤＤ側壁形成プロセスを除いては標準的なプロセスである。標準的でないプロセス工程を利用することは不利であり費用もかかる。
発明の概要
本発明に従う、第１の導電型のトランジスタ、第１導電型の真のトランジスタ、第１の導電型と反対の第２の導電型のトランジスタ、および第２導電型の真のトランジスタを製造する方法について説明する。各トランジスタは、半導体基板のトランジスタ領域、トランジスタ領域の上にあるゲート構造、ゲート構造の第１の側に位置するトランジスタ領域のソース領域、およびゲート構造の第１の側に対向する第２の側に位置するトランジスタ領域のドレイン領域を備えるトランジスタ構造に形成される。製造方法は、半導体基板に第１の導電型のＬＤＤフォトレジストマスク層を形成するステップを含み、このマスク層は第１の導電型の真のトランジスタのゲート構造と整合する境界を有し、第１の導電型の真のトランジスタのソース領域を覆うように延在し、第２の導電型のトランジスタおよび第２導電型の真のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第１の導電型のＬＤＤフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのドレイン領域、第１の導電型のトランジスタのソース領域およびドレイン領域に少量ドープされたイオン注入物を注入するステップと、第１の導電型のＬＤＤフォトレジストマスク層を取除くステップと、半導体基板に第２の導電型のＬＤＤフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造に整合する境界を有し、第２の導電型の真のトランジスタのソース領域を覆うように延在し、第１の導電型の真のトランジスタおよび第１の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第２の導電型のＬＤＤフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのドレイン領域、第２の導電型のトランジスタのソース領域およびドレイン領域に少量ドープされたイオン注入物を注入するステップと、第２の導電型のＬＤＤフォトレジストマスク層を取除くステップと、半導体基板に第１の導電型のソースのみのフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第１の導電型の真のトランジスタのゲート構造に整合する境界を有し、第１の導電型の真のトランジスタのドレイン領域を覆うように延在し、第１の導電型のトランジスタ、第２の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第１の導電型のソースのみのフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのソース領域に多量にドープされたイオン注入物を注入するステップと、ソースのみのフォトレジストマスク層を取除くステップと、半導体基板に第２の導電型のソースのみのフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造と整合する境界を有し、第２の導電型の真のトランジスタのドレイン領域を覆うように延在し、第１の導電型のトランジスタ、第１の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第２の導電型のソースのみのフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのソース領域に多量ドープされたイオン注入物を注入するステップと、ソースのみのフォトレジストマスク層を取除くステップと、各トランジスタのゲート構造のソース側およびドレイン側にスペーサを形成するステップと、半導体基板に第１の導電型のソース／ドレインフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第１の導電型の真のトランジスタのゲート構造に整合する境界を有し、かつ第２の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、ゲート構造およびスペーサと自己整合する第１の導電型の真のトランジスタのドレイン領域、第１導電型のトランジスタのソース領域、および第１導電型のトランジスタのドレイン領域に第１の導電型の多量にドープされたイオン注入物を注入するステップと、第１の導電型のソース／ドレインフォトレジストマスク層を除去するステップと、半導体基板に第２の導電型のソース／ドレインフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造に整合する境界を有し、かつ第１の導電型の真のトランジスタおよび第１の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、ゲート構造およびスペーサと自己整合する第２の導電型の真のトランジスタのドレイン領域、第２導電型のトランジスタのソース領域、および第２導電型のトランジスタのドレイン領域に第２の導電型の多量にドープされたイオン注入物を注入するステップと、第２の導電型のソース／ドレインフォトレジストマスク層を除去するステップとを含んでいる。第１の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって第１の導電型のトランジスタのソース領域は形成され、かつ第２の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって第２の導電型のトランジスタのソース領域は形成される。
この方法を用いると、少量ドープされたドレインの注入およびＬＤＤフォトレジストマスクの除去に続いて、スペーサ形成の前に、任意のステップが行なわれ、このステップは、半導体基板の上にソースのみのフォトレジストマスク層を形成するステップを含む。ソースのみのマスクはゲート構造と整合し、ドレイン領域を覆うように延在する。多量ドープされたイオン注入物が、ゲート構造と自己整合するソース領域をドープするために与えられる。
上記の本発明の製造方法にはいくつかの利点がある。１つの利点は標準のＣＭＯＳプロセス工程のみが用いられることである。第２の利点は傾斜の大きな注入が回避されることである。
【図面の簡単な説明】
図１（ａ）から１（ｊ）は、本発明のある実施例に従う集積回路デバイスにおいてＣＭＯＳトランジスタを製造するためのプロセスの流れを示す。
詳細な説明
図１（ａ）から１（ｊ）は、非対称ＬＤＤ構造を用いてＣＭＯＳトランジスタを製造するための方法のある実施例を示している。図１（ａ）では、Ｐウェル技術を用いてシリコンウェーハ１００に２つのＮチャネルトランジスタ１１０および１３０ならびに２つのＰチャネルトランジスタ１５０および１７０が実現される。この実施例の方法はまた、Ｎウェルまたはツインタブ技術を用いた集積回路デバイスにも応用できる。出発物質はシリコンウェーハ１００である。一般的に、シリコンウェーハ１００は少量ドープされた<１００>ウェーハまたは多量ドープされた<１００>ウェーハであり、表面に少量ドープされたエピタキシャル層がある。Ｐチャネルトランジスタ１５０および１７０は、一般的な態様ではある程度多量にドープされたＮウェル構造としてＮウェルまたはツインタブ技術を用いて形成される、Ｎ型にドープされた基板１５４に形成される。ここで採用されているＰウェル技術を用いたＮ型にドープされた基板は、少量ドープされたＮ型基板である。同様に、Ｎチャネルトランジスタ１１０および１３０は、少量ドープされたＰ基板またはより多量にドープされたＰウェル構造のいずれかとして一般的な態様で形成されたＰ型にドープされた基板１１４に形成される。ウェル構造は従来の態様で、熱酸化物層を成長させ、ＣＶＤ窒化膜を堆積させ、一般にシリコン表面は保護するがウェル領域を露出させるマスクを適用し、ウェル領域にイオンを注入することにより形成される。ウェルイオンは、酸化物層をウェル領域で成長させる一方で、高温サイクルでシリコンにドライブされる。ＶTしきい値調節注入が適用される。シリコンウェーハ１００の表面からは酸化物および窒化物／酸化物層が取除かれ、分離構造を形成するための新しいパッド酸化物／窒化物層が形成される。マスクを用いてパッド酸化物／窒化物層をパターニングし、Ｎ型にドープされた基板領域１５４およびＰ型にドープされた基板領域１１４を含む活性デバイス領域を定め、フィールド領域を定める。次にフィールド酸化物を成長させて活性デバイス領域を孤立させるための領域１０６のようなフィールド酸化物領域を形成する。次に窒化物／酸化物層が活性デバイス領域から除去される。シリコンウェーハ１００の表面の上にゲート酸化物層１０２を成長させる。ポリシリコンゲート層が化学気相成長法（ＣＶＤ）により堆積され、マスクが適用されてポリシリコンをゲート構造１１２、１３２、１５２および１７２にパターニングする。
図１（ａ）は、ゲート構造を形成した後であるがソース、ドレインおよびＬＤＤイオン注入の前のシリコンウェーハ１００を示している。それぞれのＮチャネルトランジスタ１１０および１３０のポリシリコンゲート１１２および１３２は、Ｐ型にドープされた基板１１４の領域の上に形成される。それぞれのＰチャネルトランジスタ１５０および１７０のポリシリコンゲート１５２および１７２は、Ｎ型にドープされた基板１５４の領域の上に形成される。ゲート構造を形成するステップを含めここまでのＣＭＯＳ製造プロセスのすべての工程は、典型的なＣＭＯＳ製造工程である。
図１（ｂ）に示される、第１のマスキング工程および第１のイオン注入工程において、Ｎ−ＬＤＤフォトレジストマスク１９０が適用され、Ｎ−イオンが注入されて、従来の対称のＬＤＤ構造のＮチャネルトランジスタであるＮチャネルトランジスタ１１０の、ＮチャネルトランジスタＬＤＤ領域１１６および１１８が形成される。ＬＤＤ領域１１６および１１８は、ポリシリコンゲート１１２と自己整合している。この第１のマスキング工程および第１のイオン注入工程ではまた、Ｎ−イオンが注入されてＮチャネルトランジスタ１３０のＮチャネルトランジスタＬＤＤ領域１３６が形成される。Ｎチャネルトランジスタ１３０が完成したときには非対称のＬＤＤとなる。非対称のＬＤＤ構造はまた、ドレイン領域のみが少量ドープされているので「真の」少量ドープされたドレイン構造とも呼ばれる。Ｎチャネルソース領域の軽量のドープは行なわれない。Ｎ−ＬＤＤフォトレジストマスク１９０は、Ｐチャネルトランジスタのすべての領域を被覆し、かつ真のＬＤＤ Ｐチャネルトランジスタのソース領域を被覆するようにパターニングされる。ＮチャネルＬＤＤトランジスタのドレイン領域は、従来のＮチャネルＬＤＤトランジスタのソース領域のように露出したままである。Ｎ−ＬＤＤフォトレジストマスク１９０は、たとえばおよそ０．４μのゲート長を有するトランジスタに対し０．１５μという誤差内で真のＬＤＤトランジスタのゲートマスクと精密に整合している。この整合の正確度は、市販のステッパシステムで達成できる。
Ｎ−ＬＤＤフォトレジストマスク１９０を与える工程はまた、Ｐチャネルトランジスタ領域でのＮ−イオンの注入を防止する従来のＬＤＤプロセスでもまた行なわれる。しかしながら、この工程は、Ｎチャネルトランジスタのソース領域が被覆されしたがってＮ−イオンが注入されることはないという点において、従来の工程と異なっている。この差は、フォトレジストマスクのパターンを変えるだけで可能なものであり、さらなるマスクおよび注入工程によって可能になるものではない。
一般的には、Ｎ−ＬＤＤ注入工程ではリンまたはヒ素のＮ型イオンが注入される。少量ドープされたドレイン接合が形成されて、トランジスタの寿命中のホットキャリアの発生が減少する。
Ｎ−ＬＤＤフォトレジストマスク１９０が取除かれ、図１（ｃ）に示される第２のマスキング工程および第２のイオン注入工程で、Ｎ＋のソースのみのフォトレジストマスク１９２が与えられ、Ｎ＋のイオンが注入されて真のＬＤＤ Ｎチャネルトランジスタ１３０のソース領域１３８が形成される。ソース領域１３８はポリシリコンゲート１３２と自己整合している。Ｎ＋のソースのみのフォトレジストマスク１９２のパターニングにより、Ｐチャネルトランジスタのすべての領域、および従来の対称のＬＤＤ構造のＮチャネルトランジスタのすべての領域を被覆し、かつ真のＬＤＤ Ｎチャネルトランジスタのドレイン領域を被覆する。ＮチャネルＬＤＤトランジスタのソース領域のみが露出されたままである。Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２は、マスク１９０と同様、真のＬＤＤトランジスタのゲートマスクと精密に整合している。しかしながら、Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２は、トランジスタのドレイン領域ではなくソース領域を露出させている。Ｎ＋のソースのみのフォトレジストマスク１９２を適用し、Ｎ＋のイオン注入を行なうことは、従来のＣＭＯＳ ＬＤＤプロセスでは行なわれないさらなるプロセス工程である。一般に、ヒ素のＮ型のイオンがＮ＋のソースのみの注入工程で注入される。
同様に、Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２が除去される。図１（ｄ）に示される第３のマスキング工程および第３のイオン注入工程で、Ｐ−のＬＤＤフォトレジストマスク１９４が与えられ、Ｐ−イオンが注入されて、従来の対称のＬＤＤ構造ＰチャネルトランジスタであるＰチャネルトランジスタ１７０のＰチャネルトランジスタＬＤＤ領域１７６および１７８が形成される。ＬＤＤ領域１７６および１７８は、ポリシリコンゲート１７２と自己整合している。同様に、この注入工程中、Ｐ−イオンが注入されてＰチャネルトランジスタ１５０のＰチャネルトランジスタＬＤＤ領域１５６が形成される。Ｐチャネルトランジスタ１５０は非対称のまたは真のＬＤＤ構造を形成するように構成されている。Ｐ−のＬＤＤフォトレジストマスク１９４は、Ｎチャネルトランジスタのすべての領域が被覆され、真のＬＤＤ Ｐチャネルトランジスタのソース領域が被覆されるようにパターニングされる。ＰチャネルＬＤＤトランジスタのドレイン領域は従来のＰチャネルＬＤＤトランジスタのソース領域と同様、露出させられたままである。Ｐ−ＬＤＤフォトレジストマスク１９４は真のＬＤＤトランジスタのゲートマスクと精密に整合している。Ｐ−のＬＤＤフォトレジストマスク１９４を適用する工程はまた、以下に述べる点においてのみ従来の工程と異なる、Ｎチャネルトランジスタ領域でのＰ−イオンの注入を防止する従来のＬＤＤプロセスの工程で行なわれるものである。従来の工程と異なる点は、Ｐチャネルトランジスタソース領域ではＰ−イオンの注入が発生しない点であり、フォトレジストマスクパターンは変更されるがさらなるマスクおよび注入工程はない。一般的には、Ｐ−のＬＤＤ注入工程においてボロンまたはＢＦ2のＰ型イオンが注入される。
Ｐ−のＬＤＤフォトレジストマスク１９４が除去され、図１（ｅ）に示される第４のマスキング工程および第４のイオン注入工程が行なわれる。Ｐ＋のソースのみのフォトレジストマスク１９６が与えられ、Ｐ＋イオンが注入されて真のＬＤＤ Ｐチャネルトランジスタ１５０のソース領域１５８が形成される。ソース領域１５８はポリシリコンゲート１５２と自己整合する。Ｐ＋のソースのみのフォトレジストマスク１９６は、Ｎチャネルトランジスタのすべての領域、および従来の対称のＬＤＤ構造のＰチャネルトランジスタのすべての領域を覆い、真のＬＤＤＰチャネルトランジスタのドレイン領域を覆っている。ＰチャネルＬＤＤトランジスタのソース領域のみが露出したままである。Ｐ＋のソースのみのＬＤＤフォトレジストマスク１９６は真のＬＤＤ Ｐチャネルトランジスタのゲートマスクと精密に整合している。しかしながら、Ｐ＋のソースのみのＬＤＤフォトレジストマスク１９６はトランジスタのドレイン領域ではなくソース領域を露出させている。Ｐ＋のソースのみのフォトレジストマスク１９６を与えることおよびＰ＋イオン注入は、従来のＣＭＯＳ ＬＤＤプロセスに付加されたプロセス工程である。一般に、ボロンまたはＢＦ2のＰ型のイオンがＰ＋のソースのみの注入工程で注入される。
Ｐ＋のソースのみのフォトレジストマスク１９６が取除かれ、図１（ｆ）に示されるスペーサ酸化物１０４の層がシリコンウェーハ１００、ポリシリコンゲート１１２、１３２、１５２および１７２の上に堆積される。スペーサ酸化物層１０４に適した厚みの範囲は、約１０００Åから２０００Åである。ポリシリコンゲート１１２、１３２、１５２および１７２の側部に近接して、スペーサ酸化物が、およそゲートの厚みの分だけ大きい厚みまで堆積される。図１（ｇ）を参照すると、スペーサ酸化物層１０４はエッチングされて、ポリシリコンゲート１１２の側部にスペーサ１２０が形成され、ゲート１３２の側部にスペーサ１４０が形成され、ゲート１５２の側部にスペーサ１６０が形成され、ゲート１７２の側部にスペーサ１８０が形成される。一般的には異方性ドライエッチングプロセスが用いられて、スペーサが形成される。なぜなら、好ましいスペーサの形は制御された異方性エッチングを用いて得ることができるからである。スペーサを用いて、ゲートポリシリコンのエッジから制御された距離で通常のソースおよびドレイン注入物が形成される。この間隔がトランジスタの直列抵抗を増大させる。
図１（ｈ）に示される第５のマスキング工程および第５のイオン注入工程で、Ｎ＋ソース／ドレインフォトレジストマスク１９８が与えられ、Ｎ＋イオンが注入されて対称のＬＤＤ構造Ｎチャネルトランジスタ１１０のソース領域１２２およびドレイン領域１２４が形成される。ソース領域１２２およびドレイン領域１２４はポリシリコンゲート１１２およびスペーサ１２０と自己整合している。同様に、Ｎ＋ソース／ドレインフォトレジストマスク１９８は、真のＬＤＤ Ｎチャネルトランジスタ１３０のドレイン領域１４２を形成する。ドレイン領域１４２はポリシリコンゲート１３２およびスペーサ１４０と自己整合している。Ｎ＋イオン注入は一般にはヒ素のイオン注入であり、Ａｓ＋イオンを注入するための注入エネルギの範囲は一般に、４０ＫｅＶから８０ＫｅＶである。
Ｎ＋ソース／ドレインフォトレジストマスク１９８が取除かれ、図１（ｉ）に示される対応する第６のマスキング工程および第６のイオン注入工程で、Ｐ＋ソース／ドレインフォトレジストマスク１９９が与えられ、Ｐ＋イオンが注入されて対称のＬＤＤ構造Ｐチャネルトランジスタ１７０のソース領域１８２およびドレイン領域１８４が形成される。ソース領域１８２およびドレイン領域１８４はポリシリコンゲート１７２およびスペーサ１８０と自己整合する。Ｐ＋ソース／ドレインフォトレジストマスク１９９は、真のＬＤＤ Ｐチャネルトランジスタ１５０のドレイン領域１６２を形成する。ドレイン領域１６２はポリシリコンゲート１５２およびスペーサ１６０と自己整合する。ＢＦ2＋イオンを注入するための注入エネルギの範囲は一般的に、４０ＫｅＶから８０ＫｅＶである。
Ｐ＋ソース／ドレインフォトレジストマスク１９９が取除かれると、図１（ｊ）に示すシリコンウェーハ１００の最終的な形は、従来のＬＤＤ Ｎチャネルトランジスタ１１０、真のＬＤＤ Ｎチャネルトランジスタ１３０、真のＬＤＤ Ｐチャネルトランジスタ１５０、および従来のＬＤＤ Ｐチャネルトランジスタ１７０を含む。このように、例示の方法は、従来のＬＤＤトランジスタを形成するための典型的な工程に付加される２つのマスキングおよびイオン注入工程のみを利用するＣＭＯＳプロセスを用いて、４つのタイプのＬＤＤトランジスタをすべて製造することをもたらす。従来のプロセスと同様、例示のプロセスは、集積回路製造の分野では周知である、コンタクト層、配線、パッシベーション構造などを形成するさらなる表面処理動作を含む。
実施例の説明は例示であり限定的なものではないことを意図している。その他多数の実施例は当業者には明らかであろうし、それらすべては本発明の範囲に含まれている。本発明に従う装置および方法はＣＭＯＳ技術に限られるものではなく、ＮＭＯＳおよびＰＭＯＳ技術にも当てはまる。特にＭＯＳ技術については、この方法はＰウェル、ＮウェルおよびツインタブＣＭＯＳ技術に適用できる。
本発明はＭＯＳ技術デバイスの分野に関し、具体的には少量ドープされたドレイン（ＬＤＤ）構造を採用するＭＯＳ技術デバイスに関する。より具体的には、本発明は非対称のＬＤＤ構造を形成する新規の方法について述べるものである。
発明の背景
ＭＯＳＦＥＴにおいて最大電界ＥMは、デバイスが飽和状態で動作しているときドレイン近くで発生する。デバイス寸法が減少するにつれてＥMは大幅に増大する。この高電界によりチャネルの電子は運動エネルギを得て「熱く（ホットに）」なる。なぜなら、電子のエネルギ分布は、格子と熱に関して平衡がとれている電子のエネルギ分布よりも高い値に変化するからである。一般的には、電子はＥMが発生するチャネルのドレインエッジの近傍で熱くなる。熱い電子は衝突イオン化によりエネルギを失い電子−正孔の対を生じさせる可能性があるため、デバイスの性能を損なうものである。電子−正孔の対の発生は、アバランシェ降伏を招く可能性がある。さらに、熱い正孔および電子がシリコン基板と基板の上にある二酸化シリコン層との間の電位エネルギバリアを超えて、ホットキャリアがゲート酸化物に注入されることになる可能性がある。ゲート酸化物へのホットキャリアの注入により生じる問題には、ゲート電流の発生、トランジスタのしきい値電圧（ＶT）を絶えず増大させ得る正のトラップされた電荷の発生が含まれる。これらの問題は、飽和電流の減少、トランジスタの相互コンダクタンスの減少、およびトラップされた電荷の蓄積によるデバイス性能の絶え間ない低下として明らかである。
このように、ホットキャリア効果は、従来のドレイン構造を用いて製造されたＭＯＳデバイスにおいてチャネル長が短いとき、容認できないような性能の劣化を生じさせる。この問題を克服するために、少量ドープされたドレイン（ＬＤＤ）構造などの、代わりになるドレイン構造が開発されている。少量ドープされたドレインは、電位エネルギをいくらかドレインに吸収してＥMを減少させるものである。
一般的なＬＤＤ構造では、ドレインは２つの注入物により形成される。１つの注入物はゲート電極と自己整合する。第２の注入物は、２つの酸化物側壁スペーサが上に形成されたゲート電極と自己整合する。少量ドープされた第１の注入物は、チャネル近くのエッジでドレインの少量ドープされた部分を形成することを目的としている。ＥMの値は、この構造を用いれば電圧降下はドレインおよびチャネルにより共有されることになるため、およそ３０から４０％減少する。一般的な非ＬＤＤドレイン構造では、ほとんどすべての電圧降下は少量ドープされたチャネル領域にわたって発生する。多量の第２の注入量は、少量ドープされた領域と同化する、ドレインの低抵抗領域を形成する。多量の注入量は従来の構造よりもＬＤＤ構造においてはチャネルから除去されるため、ドレインの多量ドープされた領域を、デバイス動作に影響を与えることなくより深く形成することができる。増大した接合深さは、シート抵抗およびドレインの接触抵抗を低下させる。
ＬＤＤ構造の欠点は、ドレインの少量ドープされた領域により生じるソースおよびドレイン領域の寄生抵抗が増大することである。増大した寄生抵抗は、定量的に印加される電圧に対し、より大きな電力の散逸を生じさせる。
非常に小さなデバイスに対するトランジスタの信頼性および性能のさらなる向上は、非対称ＬＤＤ構造を有するトランジスタにより可能である。ＬＤＤ構造のトランジスタのソース側の寄生抵抗は、ドレイン電流の重大な減少をもたらす。減少したドレイン電流は、自己バイアスされた負のフィードバックからの有効ゲート電圧の降下により説明される。トランジスタのドレイン側では、トランジスタが飽和領域で動作しているときはドレイン側の寄生抵抗により大きく影響を受けるものではない。したがって、少量ドープされたドレイン領域は有するがソース領域にはＬＤＤ構造がない、ソースおよびドレインＬＤＤ構造を別々に形成して、高性能ＭＯＳＦＥＴ動作を達成することが大切である。
非対称ＬＤＤ構造を有するトランジスタを製造する１つの方法が、『国際電子デバイス会議（International Electron Devices Meeting（ＩＥＤＭ）テクニカルダイジェスト（Technical Digest）』（１９８９）第６１７頁の、「信頼性および性能のための非対称ハロソースゴールドドレイン（ＨＳ−ＧＯＬＤ）ディープサブハーフミクロンｎ−ＭＯＳＦＥＴデザイン（“Asymmetric Halo Source GOLD drain（HS-GOLD）Deep Sub-half Micron n-MOSFET Design for Reliability and Performance”）」において、Ｔ．Ｎ．ブイ（Bui）他により教示されている。この方法では、ドレイン電極のみにゲートが重ねられたＬＤＤ領域を形成するために傾斜の大きな注入が用いられている。ハロ（パンチスルーストッパ）はソースで使用されるがドレインでは使用されない。この方法の欠点は、傾斜の大きな注入が必要なことであり、この傾斜の大きな注入は製造を非常に複雑にするものである。さらに、シリコンウェーハに多数のＬＤＤ構造のトランジスタを形成するには、種々のウェーハの方向に複数の傾斜の大きな注入を行なうことになり、製造がさらに複雑になりコストも増大する。
非対称ＬＤＤ構造を有するトランジスタを製造する他の方法が、『電子デバイスについてのＩＥＥＥ報告書（IEEE Transactions on Electron Devices）』（１９９４年２月）の第４１巻第２号第１８６頁の、「高性能ＬＤＤ ＭＯＳＦＥＴのための非対称側壁プロセス（“An Asymmetric Sidewall Process for High Performance LDD MOSFET’S”）」において、Ｔ．ホリウチ（Horiuchi）により開示されている。この方法を用いると、非対称のＬＤＤ側壁スペーサ技術により、ホットキャリアに対する免疫性を犠牲にせずにドライブ能力の高いＬＤＤ ＭＯＳＦＥＴを得ることができる。非対称のスペーサは、酸化物の表面およびポリシリコンの表面で標準的でない液相酸化物堆積（ＬＰＤ）プロセスにより酸化物が選択的に堆積される選択的酸化物堆積技術を用いて製造される。次に側壁が反応性イオンエッチングにより形成される。この技術は、従来にはないＬＤＤ側壁形成プロセスを除いては標準的なプロセスである。標準的でないプロセス工程を利用することは不利であり費用もかかる。
発明の概要
本発明に従う、第１の導電型のトランジスタ、第１導電型の真のトランジスタ、第１の導電型と反対の第２の導電型のトランジスタ、および第２導電型の真のトランジスタを製造する方法について説明する。各トランジスタは、半導体基板のトランジスタ領域、トランジスタ領域の上にあるゲート構造、ゲート構造の第１の側に位置するトランジスタ領域のソース領域、およびゲート構造の第１の側に対向する第２の側に位置するトランジスタ領域のドレイン領域を備えるトランジスタ構造に形成される。製造方法は、半導体基板に第１の導電型のＬＤＤフォトレジストマスク層を形成するステップを含み、このマスク層は第１の導電型の真のトランジスタのゲート構造と整合する境界を有し、第１の導電型の真のトランジスタのソース領域を覆うように延在し、第２の導電型のトランジスタおよび第２導電型の真のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第１の導電型のＬＤＤフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのドレイン領域、第１の導電型のトランジスタのソース領域およびドレイン領域に少量ドープされたイオン注入物を注入するステップと、第１の導電型のＬＤＤフォトレジストマスク層を取除くステップと、半導体基板に第２の導電型のＬＤＤフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造に整合する境界を有し、第２の導電型の真のトランジスタのソース領域を覆うように延在し、第１の導電型の真のトランジスタおよび第１の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第２の導電型のＬＤＤフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのドレイン領域、第２の導電型のトランジスタのソース領域およびドレイン領域に少量ドープされたイオン注入物を注入するステップと、第２の導電型のＬＤＤフォトレジストマスク層を取除くステップと、半導体基板に第１の導電型のソースのみのフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第１の導電型の真のトランジスタのゲート構造に整合する境界を有し、第１の導電型の真のトランジスタのドレイン領域を覆うように延在し、第１の導電型のトランジスタ、第２の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第１の導電型のソースのみのフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのソース領域に多量にドープされたイオン注入物を注入するステップと、ソースのみのフォトレジストマスク層を取除くステップと、半導体基板に第２の導電型のソースのみのフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造と整合する境界を有し、第２の導電型の真のトランジスタのドレイン領域を覆うように延在し、第１の導電型のトランジスタ、第１の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、第２の導電型のソースのみのフォトレジストマスク層をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのソース領域に多量ドープされたイオン注入物を注入するステップと、ソースのみのフォトレジストマスク層を取除くステップと、各トランジスタのゲート構造のソース側およびドレイン側にスペーサを形成するステップと、半導体基板に第１の導電型のソース／ドレインフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第１の導電型の真のトランジスタのゲート構造に整合する境界を有し、かつ第２の導電型の真のトランジスタおよび第２の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、ゲート構造およびスペーサと自己整合する第１の導電型の真のトランジスタのドレイン領域、第１導電型のトランジスタのソース領域、および第１導電型のトランジスタのドレイン領域に第１の導電型の多量にドープされたイオン注入物を注入するステップと、第１の導電型のソース／ドレインフォトレジストマスク層を除去するステップと、半導体基板に第２の導電型のソース／ドレインフォトレジストマスク層を形成するステップとを含んでいる。このマスク層は第２の導電型の真のトランジスタのゲート構造に整合する境界を有し、かつ第１の導電型の真のトランジスタおよび第１の導電型のトランジスタのトランジスタ領域全体を覆うように延在する。この方法はさらに、ゲート構造およびスペーサと自己整合する第２の導電型の真のトランジスタのドレイン領域、第２導電型のトランジスタのソース領域、および第２導電型のトランジスタのドレイン領域に第２の導電型の多量にドープされたイオン注入物を注入するステップと、第２の導電型のソース／ドレインフォトレジストマスク層を除去するステップとを含んでいる。第１の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって第１の導電型のトランジスタのソース領域は形成され、かつ第２の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって第２の導電型のトランジスタのソース領域は形成される。
この方法を用いると、少量ドープされたドレインの注入およびＬＤＤフォトレジストマスクの除去に続いて、スペーサ形成の前に、任意のステップが行なわれ、このステップは、半導体基板の上にソースのみのフォトレジストマスク層を形成するステップを含む。ソースのみのマスクはゲート構造と整合し、ドレイン領域を覆うように延在する。多量ドープされたイオン注入物が、ゲート構造と自己整合するソース領域をドープするために与えられる。
上記の本発明の製造方法にはいくつかの利点がある。１つの利点は標準のＣＭＯＳプロセス工程のみが用いられることである。第２の利点は傾斜の大きな注入が回避されることである。
【図面の簡単な説明】
図１（ａ）から１（ｊ）は、本発明のある実施例に従う集積回路デバイスにおいてＣＭＯＳトランジスタを製造するためのプロセスの流れを示す。
詳細な説明
図１（ａ）から１（ｊ）は、非対称ＬＤＤ構造を用いてＣＭＯＳトランジスタを製造するための方法のある実施例を示している。図１（ａ）では、Ｐウェル技術を用いてシリコンウェーハ１００に２つのＮチャネルトランジスタ１１０および１３０ならびに２つのＰチャネルトランジスタ１５０および１７０が実現される。この実施例の方法はまた、Ｎウェルまたはツインタブ技術を用いた集積回路デバイスにも応用できる。出発物質はシリコンウェーハ１００である。一般的に、シリコンウェーハ１００は少量ドープされた<１００>ウェーハまたは多量ドープされた<１００>ウェーハであり、表面に少量ドープされたエピタキシャル層がある。Ｐチャネルトランジスタ１５０および１７０は、一般的な態様ではある程度多量にドープされたＮウェル構造としてＮウェルまたはツインタブ技術を用いて形成される、Ｎ型にドープされた基板１５４に形成される。ここで採用されているＰウェル技術を用いたＮ型にドープされた基板は、少量ドープされたＮ型基板である。同様に、Ｎチャネルトランジスタ１１０および１３０は、少量ドープされたＰ基板またはより多量にドープされたＰウェル構造のいずれかとして一般的な態様で形成されたＰ型にドープされた基板１１４に形成される。ウェル構造は従来の態様で、熱酸化物層を成長させ、ＣＶＤ窒化膜を堆積させ、一般にシリコン表面は保護するがウェル領域を露出させるマスクを適用し、ウェル領域にイオンを注入することにより形成される。ウェルイオンは、酸化物層をウェル領域で成長させる一方で、高温サイクルでシリコンにドライブされる。ＶTしきい値調節注入が適用される。シリコンウェーハ１００の表面からは酸化物および窒化物／酸化物層が取除かれ、分離構造を形成するための新しいパッド酸化物／窒化物層が形成される。マスクを用いてパッド酸化物／窒化物層をパターニングし、Ｎ型にドープされた基板領域１５４およびＰ型にドープされた基板領域１１４を含む活性デバイス領域を定め、フィールド領域を定める。次にフィールド酸化物を成長させて活性デバイス領域を孤立させるための領域１０６のようなフィールド酸化物領域を形成する。次に窒化物／酸化物層が活性デバイス領域から除去される。シリコンウェーハ１００の表面の上にゲート酸化物層１０２を成長させる。ポリシリコンゲート層が化学気相成長法（ＣＶＤ）により堆積され、マスクが適用されてポリシリコンをゲート構造１１２、１３２、１５２および１７２にパターニングする。
図１（ａ）は、ゲート構造を形成した後であるがソース、ドレインおよびＬＤＤイオン注入の前のシリコンウェーハ１００を示している。それぞれのＮチャネルトランジスタ１１０および１３０のポリシリコンゲート１１２および１３２は、Ｐ型にドープされた基板１１４の領域の上に形成される。それぞれのＰチャネルトランジスタ１５０および１７０のポリシリコンゲート１５２および１７２は、Ｎ型にドープされた基板１５４の領域の上に形成される。ゲート構造を形成するステップを含めここまでのＣＭＯＳ製造プロセスのすべての工程は、典型的なＣＭＯＳ製造工程である。
図１（ｂ）に示される、第１のマスキング工程および第１のイオン注入工程において、Ｎ−ＬＤＤフォトレジストマスク１９０が適用され、Ｎ−イオンが注入されて、従来の対称のＬＤＤ構造のＮチャネルトランジスタであるＮチャネルトランジスタ１１０の、ＮチャネルトランジスタＬＤＤ領域１１６および１１８が形成される。ＬＤＤ領域１１６および１１８は、ポリシリコンゲート１１２と自己整合している。この第１のマスキング工程および第１のイオン注入工程ではまた、Ｎ−イオンが注入されてＮチャネルトランジスタ１３０のＮチャネルトランジスタＬＤＤ領域１３６が形成される。Ｎチャネルトランジスタ１３０が完成したときには非対称のＬＤＤとなる。非対称のＬＤＤ構造はまた、ドレイン領域のみが少量ドープされているので「真の」少量ドープされたドレイン構造とも呼ばれる。Ｎチャネルソース領域の軽量のドープは行なわれない。Ｎ−ＬＤＤフォトレジストマスク１９０は、Ｐチャネルトランジスタのすべての領域を被覆し、かつ真のＬＤＤ Ｐチャネルトランジスタのソース領域を被覆するようにパターニングされる。ＮチャネルＬＤＤトランジスタのドレイン領域は、従来のＮチャネルＬＤＤトランジスタのソース領域のように露出したままである。Ｎ−ＬＤＤフォトレジストマスク１９０は、たとえばおよそ０．４μのゲート長を有するトランジスタに対し０．１５μという誤差内で真のＬＤＤトランジスタのゲートマスクと精密に整合している。この整合の正確度は、市販のステッパシステムで達成できる。
Ｎ−ＬＤＤフォトレジストマスク１９０を与える工程はまた、Ｐチャネルトランジスタ領域でのＮ−イオンの注入を防止する従来のＬＤＤプロセスでもまた行なわれる。しかしながら、この工程は、Ｎチャネルトランジスタのソース領域が被覆されしたがってＮ−イオンが注入されることはないという点において、従来の工程と異なっている。この差は、フォトレジストマスクのパターンを変えるだけで可能なものであり、さらなるマスクおよび注入工程によって可能になるものではない。
一般的には、Ｎ−ＬＤＤ注入工程ではリンまたはヒ素のＮ型イオンが注入される。少量ドープされたドレイン接合が形成されて、トランジスタの寿命中のホットキャリアの発生が減少する。
Ｎ−ＬＤＤフォトレジストマスク１９０が取除かれ、図１（ｃ）に示される第２のマスキング工程および第２のイオン注入工程で、Ｎ＋のソースのみのフォトレジストマスク１９２が与えられ、Ｎ＋のイオンが注入されて真のＬＤＤ Ｎチャネルトランジスタ１３０のソース領域１３８が形成される。ソース領域１３８はポリシリコンゲート１３２と自己整合している。Ｎ＋のソースのみのフォトレジストマスク１９２のパターニングにより、Ｐチャネルトランジスタのすべての領域、および従来の対称のＬＤＤ構造のＮチャネルトランジスタのすべての領域を被覆し、かつ真のＬＤＤ Ｎチャネルトランジスタのドレイン領域を被覆する。ＮチャネルＬＤＤトランジスタのソース領域のみが露出されたままである。Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２は、マスク１９０と同様、真のＬＤＤトランジスタのゲートマスクと精密に整合している。しかしながら、Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２は、トランジスタのドレイン領域ではなくソース領域を露出させている。Ｎ＋のソースのみのフォトレジストマスク１９２を適用し、Ｎ＋のイオン注入を行なうことは、従来のＣＭＯＳ ＬＤＤプロセスでは行なわれないさらなるプロセス工程である。一般に、ヒ素のＮ型のイオンがＮ＋のソースのみの注入工程で注入される。
同様に、Ｎ＋のソースのみのＬＤＤフォトレジストマスク１９２が除去される。図１（ｄ）に示される第３のマスキング工程および第３のイオン注入工程で、Ｐ−のＬＤＤフォトレジストマスク１９４が与えられ、Ｐ−イオンが注入されて、従来の対称のＬＤＤ構造ＰチャネルトランジスタであるＰチャネルトランジスタ１７０のＰチャネルトランジスタＬＤＤ領域１７６および１７８が形成される。ＬＤＤ領域１７６および１７８は、ポリシリコンゲート１７２と自己整合している。同様に、この注入工程中、Ｐ−イオンが注入されてＰチャネルトランジスタ１５０のＰチャネルトランジスタＬＤＤ領域１５６が形成される。Ｐチャネルトランジスタ１５０は非対称のまたは真のＬＤＤ構造を形成するように構成されている。Ｐ−のＬＤＤフォトレジストマスク１９４は、Ｎチャネルトランジスタのすべての領域が被覆され、真のＬＤＤ Ｐチャネルトランジスタのソース領域が被覆されるようにパターニングされる。ＰチャネルＬＤＤトランジスタのドレイン領域は従来のＰチャネルＬＤＤトランジスタのソース領域と同様、露出させられたままである。Ｐ−ＬＤＤフォトレジストマスク１９４は真のＬＤＤトランジスタのゲートマスクと精密に整合している。Ｐ−のＬＤＤフォトレジストマスク１９４を適用する工程はまた、以下に述べる点においてのみ従来の工程と異なる、Ｎチャネルトランジスタ領域でのＰ−イオンの注入を防止する従来のＬＤＤプロセスの工程で行なわれるものである。従来の工程と異なる点は、Ｐチャネルトランジスタソース領域ではＰ−イオンの注入が発生しない点であり、フォトレジストマスクパターンは変更されるがさらなるマスクおよび注入工程はない。一般的には、Ｐ−のＬＤＤ注入工程においてボロンまたはＢＦ2のＰ型イオンが注入される。
Ｐ−のＬＤＤフォトレジストマスク１９４が除去され、図１（ｅ）に示される第４のマスキング工程および第４のイオン注入工程が行なわれる。Ｐ＋のソースのみのフォトレジストマスク１９６が与えられ、Ｐ＋イオンが注入されて真のＬＤＤ Ｐチャネルトランジスタ１５０のソース領域１５８が形成される。ソース領域１５８はポリシリコンゲート１５２と自己整合する。Ｐ＋のソースのみのフォトレジストマスク１９６は、Ｎチャネルトランジスタのすべての領域、および従来の対称のＬＤＤ構造のＰチャネルトランジスタのすべての領域を覆い、真のＬＤＤＰチャネルトランジスタのドレイン領域を覆っている。ＰチャネルＬＤＤトランジスタのソース領域のみが露出したままである。Ｐ＋のソースのみのＬＤＤフォトレジストマスク１９６は真のＬＤＤ Ｐチャネルトランジスタのゲートマスクと精密に整合している。しかしながら、Ｐ＋のソースのみのＬＤＤフォトレジストマスク１９６はトランジスタのドレイン領域ではなくソース領域を露出させている。Ｐ＋のソースのみのフォトレジストマスク１９６を与えることおよびＰ＋イオン注入は、従来のＣＭＯＳ ＬＤＤプロセスに付加されたプロセス工程である。一般に、ボロンまたはＢＦ2のＰ型のイオンがＰ＋のソースのみの注入工程で注入される。
Ｐ＋のソースのみのフォトレジストマスク１９６が取除かれ、図１（ｆ）に示されるスペーサ酸化物１０４の層がシリコンウェーハ１００、ポリシリコンゲート１１２、１３２、１５２および１７２の上に堆積される。スペーサ酸化物層１０４に適した厚みの範囲は、約１０００Åから２０００Åである。ポリシリコンゲート１１２、１３２、１５２および１７２の側部に近接して、スペーサ酸化物が、およそゲートの厚みの分だけ大きい厚みまで堆積される。図１（ｇ）を参照すると、スペーサ酸化物層１０４はエッチングされて、ポリシリコンゲート１１２の側部にスペーサ１２０が形成され、ゲート１３２の側部にスペーサ１４０が形成され、ゲート１５２の側部にスペーサ１６０が形成され、ゲート１７２の側部にスペーサ１８０が形成される。一般的には異方性ドライエッチングプロセスが用いられて、スペーサが形成される。なぜなら、好ましいスペーサの形は制御された異方性エッチングを用いて得ることができるからである。スペーサを用いて、ゲートポリシリコンのエッジから制御された距離で通常のソースおよびドレイン注入物が形成される。この間隔がトランジスタの直列抵抗を増大させる。
図１（ｈ）に示される第５のマスキング工程および第５のイオン注入工程で、Ｎ＋ソース／ドレインフォトレジストマスク１９８が与えられ、Ｎ＋イオンが注入されて対称のＬＤＤ構造Ｎチャネルトランジスタ１１０のソース領域１２２およびドレイン領域１２４が形成される。ソース領域１２２およびドレイン領域１２４はポリシリコンゲート１１２およびスペーサ１２０と自己整合している。同様に、Ｎ＋ソース／ドレインフォトレジストマスク１９８は、真のＬＤＤ Ｎチャネルトランジスタ１３０のドレイン領域１４２を形成する。ドレイン領域１４２はポリシリコンゲート１３２およびスペーサ１４０と自己整合している。Ｎ＋イオン注入は一般にはヒ素のイオン注入であり、Ａｓ＋イオンを注入するための注入エネルギの範囲は一般に、４０ＫｅＶから８０ＫｅＶである。
Ｎ＋ソース／ドレインフォトレジストマスク１９８が取除かれ、図１（ｉ）に示される対応する第６のマスキング工程および第６のイオン注入工程で、Ｐ＋ソース／ドレインフォトレジストマスク１９９が与えられ、Ｐ＋イオンが注入されて対称のＬＤＤ構造Ｐチャネルトランジスタ１７０のソース領域１８２およびドレイン領域１８４が形成される。ソース領域１８２およびドレイン領域１８４はポリシリコンゲート１７２およびスペーサ１８０と自己整合する。Ｐ＋ソース／ドレインフォトレジストマスク１９９は、真のＬＤＤ Ｐチャネルトランジスタ１５０のドレイン領域１６２を形成する。ドレイン領域１６２はポリシリコンゲート１５２およびスペーサ１６０と自己整合する。ＢＦ2＋イオンを注入するための注入エネルギの範囲は一般的に、４０ＫｅＶから８０ＫｅＶである。
Ｐ＋ソース／ドレインフォトレジストマスク１９９が取除かれると、図１（ｊ）に示すシリコンウェーハ１００の最終的な形は、従来のＬＤＤ Ｎチャネルトランジスタ１１０、真のＬＤＤ Ｎチャネルトランジスタ１３０、真のＬＤＤ Ｐチャネルトランジスタ１５０、および従来のＬＤＤ Ｐチャネルトランジスタ１７０を含む。このように、例示の方法は、従来のＬＤＤトランジスタを形成するための典型的な工程に付加される２つのマスキングおよびイオン注入工程のみを利用するＣＭＯＳプロセスを用いて、４つのタイプのＬＤＤトランジスタをすべて製造することをもたらす。従来のプロセスと同様、例示のプロセスは、集積回路製造の分野では周知である、コンタクト層、配線、パッシベーション構造などを形成するさらなる表面処理動作を含む。
実施例の説明は例示であり限定的なものではないことを意図している。その他多数の実施例は当業者には明らかであろうし、それらすべては本発明の範囲に含まれている。本発明に従う装置および方法はＣＭＯＳ技術に限られるものではなく、ＮＭＯＳおよびＰＭＯＳ技術にも当てはまる。特にＭＯＳ技術については、この方法はＰウェル、ＮウェルおよびツインタブＣＭＯＳ技術に適用できる。
Claims (3)
- 第１の導電型のトランジスタ（１１０）、第１導電型の真のトランジスタ（１３０）、第１の導電型と反対の第２の導電型のトランジスタ（１７０）、および第２導電型の真のトランジスタ（１５０）を製造する方法であって、各トランジスタ（１１０、１３０、１５０、１７０）は、半導体基板（１１４、１５４）のトランジスタ領域、トランジスタ領域の上にあるゲート構造、ゲート構造の第１の側に位置するトランジスタ領域のソース領域、およびゲート構造の第１の側に対向する第２の側に位置するトランジスタ領域のドレイン領域を備えるトランジスタ構造に形成され、この方法は、
半導体基板に第１の導電型のＬＤＤフォトレジストマスク層（１９０）を形成するステップを含み、このマスク層は第１の導電型の真のトランジスタのゲート構造（１３２）と整合する境界を有し、第１の導電型の真のトランジスタのソース領域を覆うように延在し、第２の導電型のトランジスタおよび第２導電型の真のトランジスタ（１７０、１５０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
第１の導電型のＬＤＤフォトレジストマスク層（１９０）をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのドレイン領域（１３６）、第１の導電型のトランジスタのソース領域およびドレイン領域（１１６、１１８）に少量ドープされたイオン注入物を注入するステップと、
第１の導電型のＬＤＤフォトレジストマスク層（１９０）を取除くステップと、
半導体基板に第２の導電型のＬＤＤフォトレジストマスク層（１９４）を形成するステップとを含み、このマスク層は第２の導電型の真のトランジスタのゲート構造（１５２）に整合する境界を有し、第２の導電型の真のトランジスタのソース領域を覆うように延在し、第１の導電型の真のトランジスタおよび第１の導電型のトランジスタ（１１０、１３０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
第２の導電型のＬＤＤフォトレジストマスク層（１９４）をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのドレイン領域（１５６）、第２の導電型のトランジスタのソース領域およびドレイン領域（１７６、１７８）に少量ドープされたイオン注入物を注入するステップと、
第２の導電型のＬＤＤフォトレジストマスク層（１９４）を取除くステップと、
半導体基板に第１の導電型のソースのみのフォトレジストマスク層（１９２）を形成するステップとを含み、このマスク層は第１の導電型の真のトランジスタのゲート構造（１３２）に整合する境界を有し、第１の導電型の真のトランジスタのドレイン領域（１３６）を覆うように延在し、第１の導電型のトランジスタ、第２の導電型の真のトランジスタおよび第２の導電型のトランジスタ（１１０、１５０、１７０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
第１の導電型のソースのみのフォトレジストマスク層（１９２）をマスクとして、ゲート構造と自己整合する第１の導電型の真のトランジスタのソース領域（１３８）に多量にドープされたイオン注入物を注入するステップと、
ソースのみのフォトレジストマスク層（１９２）を取除くステップと、
半導体基板に第２の導電型のソースのみのフォトレジストマスク層（１９６）を形成するステップとを含み、このマスク層は第２の導電型の真のトランジスタのゲート構造（１５２）と整合する境界を有し、第２の導電型の真のトランジスタ（１５０）のドレイン領域を覆うように延在し、第１の導電型のトランジスタ、第１の導電型の真のトランジスタおよび第２の導電型のトランジスタ（１１０、１３０、１７０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
第２の導電型のソースのみのフォトレジストマスク層（１９６）をマスクとして、ゲート構造と自己整合する第２の導電型の真のトランジスタのソース領域（１５８）に多量ドープされたイオン注入物を注入するステップと、
ソースのみのフォトレジストマスク層（１９６）を取除くステップと、
各トランジスタ（１１０、１３０、１５０、１７０）のゲート構造のソース側およびドレイン側にスペーサ（１２０、１４０、１６０、１８０）を形成するステップと、
半導体基板に第１の導電型のソース／ドレインフォトレジストマスク層（１９８）を形成するステップとを含み、このマスク層は第１の導電型の真のトランジスタのゲート構造（１３２）に整合する境界を有し、かつ第２の導電型の真のトランジスタおよび第２の導電型のトランジスタ（１５０、１７０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
ゲート構造およびスペーサと自己整合する第１の導電型の真のトランジスタのドレイン領域（１４２）、第１導電型のトランジスタのソース領域（１２２）、および第１導電型のトランジスタのドレイン領域（１２４）に第１の導電型の多量にドープされたイオン注入物を注入するステップと、
第１の導電型のソース／ドレインフォトレジストマスク層（１９８）を除去するステップと、
半導体基板に第２の導電型のソース／ドレインフォトレジストマスク層（１９９）を形成するステップとを含み、このマスク層は第２の導電型の真のトランジスタのゲート構造（１５２）に整合する境界を有し、かつ第１の導電型の真のトランジスタおよび第１の導電型のトランジスタ（１１０、１３０）のトランジスタ領域全体を覆うように延在し、この方法はさらに、
ゲート構造およびスペーサと自己整合する第２の導電型の真のトランジスタのドレイン領域（１６２）、第２導電型のトランジスタのソース領域（１８２）、および第２導電型のトランジスタのドレイン領域（１８４）に第２の導電型の多量にドープされたイオン注入物を注入するステップと、
第２の導電型のソース／ドレインフォトレジストマスク層（１９９）を除去するステップとを含み、
第１の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって前記第１の導電型のトランジスタのソース領域は形成され、かつ第２の導電型のトランジスタのソース領域にイオン注入物を注入するステップのみによって前記第２の導電型のトランジスタのソース領域は形成される、複数の真のＬＤＤ ＣＭＯＳトランジスタを製造する方法。 - 各トランジスタ（１１０、１３０、１５０、１７０）のゲート構造（１１２、１３２、１５２、１７２）はポリシリコンから形成される、請求項１に記載の方法。
- 各トランジスタ（１１０、１３０、１５０、１７０）のスペーサ（１２０、１４０、１６０、１８０）は二酸化シリコンなどの酸化物から形成される、請求項１または２に記載の方法。
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