JP2896960B2 - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子及びその製
造方法に関し、特にＬＤＤ構造を有するＭＯＳトランジ
スター及びその製造方法に関する。
造方法に関し、特にＬＤＤ構造を有するＭＯＳトランジ
スター及びその製造方法に関する。
【０００２】
【従来の技術】半導体ＩＣの製造において性能が優秀で
高集積化された半導体ＩＣを得るために、半導体ＩＣを
構成するＭＯＳＦＥＴの大きさを小さくするための努力
を続けてきた。その結果、半導体ＩＣの製造技術がサブ
ミクロンレベルにスケイルダウンすることになった。
高集積化された半導体ＩＣを得るために、半導体ＩＣを
構成するＭＯＳＦＥＴの大きさを小さくするための努力
を続けてきた。その結果、半導体ＩＣの製造技術がサブ
ミクロンレベルにスケイルダウンすることになった。
【０００３】半導体素子の大きさの縮小は、水平サイズ
の縮小と共に、これに比例する垂直サイズも縮小され、
種々な素子の特性とのバランスがとられる。すなわち、
素子の大きさが縮小され、例えばトランジスターにおい
てソースとドレインの間隔が狭くなると、期待していな
い素子の特性変化が発生するが、その代表的なものが短
チャネル効果である。
の縮小と共に、これに比例する垂直サイズも縮小され、
種々な素子の特性とのバランスがとられる。すなわち、
素子の大きさが縮小され、例えばトランジスターにおい
てソースとドレインの間隔が狭くなると、期待していな
い素子の特性変化が発生するが、その代表的なものが短
チャネル効果である。
【０００４】短チャネル効果を解決するために、水平サ
イズ（ゲートの長さ）の縮小と共に垂直サイズ（ゲート
絶縁膜の厚さ、接合の深さ）を小さくし、また、これに
より加圧電圧を低くし、基板のドーピング濃度を高め、
特にチャネル領域のドーピングプロファイルを調節す
る。
イズ（ゲートの長さ）の縮小と共に垂直サイズ（ゲート
絶縁膜の厚さ、接合の深さ）を小さくし、また、これに
より加圧電圧を低くし、基板のドーピング濃度を高め、
特にチャネル領域のドーピングプロファイルを調節す
る。
【０００５】しかしながら、素子の動作電源は、その素
子を用いる電子製品で要求する値を満足させるべきであ
って、半導体素子のサイズは縮小しているが、まだ半導
体を用いる電子製品で要求する動作電源は減少していな
いために、半導体素子、特にＮＭＯＳトランジスターの
場合には、ソースとドレインの間隔が低減するにつれて
発生する短チャネル効果により、ソースから加えられた
電子がドレイン近傍の急激な高電界により加速されて発
生するホットキャリアに脆弱な構造を有するようになっ
た。
子を用いる電子製品で要求する値を満足させるべきであ
って、半導体素子のサイズは縮小しているが、まだ半導
体を用いる電子製品で要求する動作電源は減少していな
いために、半導体素子、特にＮＭＯＳトランジスターの
場合には、ソースとドレインの間隔が低減するにつれて
発生する短チャネル効果により、ソースから加えられた
電子がドレイン近傍の急激な高電界により加速されて発
生するホットキャリアに脆弱な構造を有するようになっ
た。
【０００６】参考文献「Ｃｈｅｎｍｉｎｇ Ｈｕ ｅｔ
ａｌ＿，“Ｈｏｔ Ｅｌｅｃｔｒｏｎ−Ｉｎｄｕｃｅ
ｄ ＭＯＳＦＥＴ Ｄｅｇｒａｄａｔｉｏｎ Ｍｏｄｅ
ｌ，Ｍｏｎｉｔｏｒ ａｎｄ Ｉｍｐｒｏｖｅｍｅｎ
ｔ，”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３
２，Ｎｏ．２，１９８５，ｐｐ．３７５−３８５」によ
れば、ホットキャリアによる不安定性は短チャネルの長
さと高い印加電圧から起因するドレイン接合の付近から
の非常に高い電界にその原因がある。従って、ホットキ
ャリアに脆弱な既存短チャネルのＮＭＯＳ素子構造を改
善したＬＤＤ構造が提案された。
ａｌ＿，“Ｈｏｔ Ｅｌｅｃｔｒｏｎ−Ｉｎｄｕｃｅ
ｄ ＭＯＳＦＥＴ Ｄｅｇｒａｄａｔｉｏｎ Ｍｏｄｅ
ｌ，Ｍｏｎｉｔｏｒ ａｎｄ Ｉｍｐｒｏｖｅｍｅｎ
ｔ，”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３
２，Ｎｏ．２，１９８５，ｐｐ．３７５−３８５」によ
れば、ホットキャリアによる不安定性は短チャネルの長
さと高い印加電圧から起因するドレイン接合の付近から
の非常に高い電界にその原因がある。従って、ホットキ
ャリアに脆弱な既存短チャネルのＮＭＯＳ素子構造を改
善したＬＤＤ構造が提案された。
【０００７】文献「Ｋ．Ｓａｉｔｏ ｅｔ ａｌ＿，
“Ａ Ｎｅｗ ｓｈｏｒｔ Ｃｈａｎｎｅｌ ＭＯＳＦ
ＥＴ ｗｉｔｈ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ，” Ｄｅｎｓｈｉ ｔｓｕｓｈｉｎ Ｒｅｎｇｏ
Ｔａｉｋａｉ，１９７８，ｐｐ．２２０−」に掲載さ
れたＬＤＤ構造の特徴は、狭い幅を有し、自己整合的に
形成されたＮ- 領域（低濃度の不純物領域）がドレイン
接合の付近において高電界を広げさせ、高い印加電圧に
おいても、ソースから加えられたキャリア（電子）が急
激に加速されないようにしたことであり、さらに、ホッ
トキャリアによる素子の不安定性を解決したことであ
る。
“Ａ Ｎｅｗ ｓｈｏｒｔ Ｃｈａｎｎｅｌ ＭＯＳＦ
ＥＴ ｗｉｔｈ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ，” Ｄｅｎｓｈｉ ｔｓｕｓｈｉｎ Ｒｅｎｇｏ
Ｔａｉｋａｉ，１９７８，ｐｐ．２２０−」に掲載さ
れたＬＤＤ構造の特徴は、狭い幅を有し、自己整合的に
形成されたＮ- 領域（低濃度の不純物領域）がドレイン
接合の付近において高電界を広げさせ、高い印加電圧に
おいても、ソースから加えられたキャリア（電子）が急
激に加速されないようにしたことであり、さらに、ホッ
トキャリアによる素子の不安定性を解決したことであ
る。
【０００８】１ＭＤＲＡＭ級以上の集積度を有する素子
製造技術が研究されるにつれて、ＬＤＤ構造のＭＯＳＦ
ＥＴを製造する様々な技術が提案されたが、その中でゲ
ート側壁スペーサを用いたＬＤＤ形成方法が一番典型的
なものであり、この技術は現在にも多くの大量生産に用
いられている。
製造技術が研究されるにつれて、ＬＤＤ構造のＭＯＳＦ
ＥＴを製造する様々な技術が提案されたが、その中でゲ
ート側壁スペーサを用いたＬＤＤ形成方法が一番典型的
なものであり、この技術は現在にも多くの大量生産に用
いられている。
【０００９】図１〜図５を参照して、一般的なＬＤＤ構
造を有するＭＯＳＦＥＴの製造方法を説明すると、次の
通りである。まず、図１のようにＮＭＯＳを形成すると
する場合、フィールド酸化膜２によりアクティーブ領域
と素子分離領域に区分されたｐ型半導体基板１上に酸化
工程を通して酸化膜３を形成する。
造を有するＭＯＳＦＥＴの製造方法を説明すると、次の
通りである。まず、図１のようにＮＭＯＳを形成すると
する場合、フィールド酸化膜２によりアクティーブ領域
と素子分離領域に区分されたｐ型半導体基板１上に酸化
工程を通して酸化膜３を形成する。
【００１０】ついで、図２のように前記ゲート酸化膜３
上にゲート電極形成用の導電層としてポリシリコン４を
形成し、その上にゲートキャップ酸化膜５を形成する。
上にゲート電極形成用の導電層としてポリシリコン４を
形成し、その上にゲートキャップ酸化膜５を形成する。
【００１１】次に、図３のように前記ゲートキャップ酸
化膜５上にフォトレジスト６を塗布した後、フォトエッ
チング工程により露光及び現像して所定のゲート電極パ
ターン６を形成してから、このフォトレジストパターン
６をマスクとして前記ゲートキャップ酸化膜５及びポリ
シリコン層４をエッチングする。そして、低濃度領域の
形成のためにｎ型不純物を低濃度（〜Ｅ１３／cm2） で
イオン注入７して、図４のように低濃度領域（ｎ- 領
域）８を形成する。その次、前記フォトレジストパター
ン６を除去した後、基板全面に化学気相蒸着法により酸
化膜を形成してから、これをエッチングバックしてゲー
ト電極の側面に側壁酸化膜９を形成した後、高濃度のソ
ース及びドレイン領域の形成のためにｎ型不純物を高濃
度（Ｅ１５／cm2） でイオン注入１０して図５のように
ｎ+ ソース及びドレイン領域１１を形成する。
化膜５上にフォトレジスト６を塗布した後、フォトエッ
チング工程により露光及び現像して所定のゲート電極パ
ターン６を形成してから、このフォトレジストパターン
６をマスクとして前記ゲートキャップ酸化膜５及びポリ
シリコン層４をエッチングする。そして、低濃度領域の
形成のためにｎ型不純物を低濃度（〜Ｅ１３／cm2） で
イオン注入７して、図４のように低濃度領域（ｎ- 領
域）８を形成する。その次、前記フォトレジストパター
ン６を除去した後、基板全面に化学気相蒸着法により酸
化膜を形成してから、これをエッチングバックしてゲー
ト電極の側面に側壁酸化膜９を形成した後、高濃度のソ
ース及びドレイン領域の形成のためにｎ型不純物を高濃
度（Ｅ１５／cm2） でイオン注入１０して図５のように
ｎ+ ソース及びドレイン領域１１を形成する。
【００１２】
【発明が解決しようとする課題】前記ＬＤＤ構造のＭＯ
ＳＦＥＴは、素子が一層高集積化され、チャネルの長さ
が非常に短くなると、低濃度不純物領域からの側面拡散
とソースとドレイン間のパンチスルーによりトランジス
ターのしきい値電圧が低くなる短チャネル効果を改善さ
せ難くなる。
ＳＦＥＴは、素子が一層高集積化され、チャネルの長さ
が非常に短くなると、低濃度不純物領域からの側面拡散
とソースとドレイン間のパンチスルーによりトランジス
ターのしきい値電圧が低くなる短チャネル効果を改善さ
せ難くなる。
【００１３】一方、上記のように、ＭＯＳＦＥＴのソー
スとドレイン間のパンチスルーを防止するためのＭＯＳ
ＦＥＴ構造として図６のようにソース及びドレイン領域
の下部にパンチスルー防止層Ａを形成したものがある。
このようなパンチスルー防止層を有するＭＯＳＦＥＴ
は、上記した図１〜図５のＬＤＤ構造を有するＭＯＳＦ
ＥＴ製造工程で図１の工程を施した後、イオン注入によ
りパンチスルー防止層Ａを基板内に形成した後、図２乃
至５の工程と同一の工程を進行して形成する。
スとドレイン間のパンチスルーを防止するためのＭＯＳ
ＦＥＴ構造として図６のようにソース及びドレイン領域
の下部にパンチスルー防止層Ａを形成したものがある。
このようなパンチスルー防止層を有するＭＯＳＦＥＴ
は、上記した図１〜図５のＬＤＤ構造を有するＭＯＳＦ
ＥＴ製造工程で図１の工程を施した後、イオン注入によ
りパンチスルー防止層Ａを基板内に形成した後、図２乃
至５の工程と同一の工程を進行して形成する。
【００１４】しかしながら、前記構造のＭＯＳＦＥＴ
は、高濃度のソース及びドレイン領域と、ソース及びド
レイン領域間のパンチスルーを防止するためのパンチス
ルー防止層とが直接接続されて形成されるので、寄生キ
ャパシタンスが増加し、漏洩電流が発生する問題点が生
じる。
は、高濃度のソース及びドレイン領域と、ソース及びド
レイン領域間のパンチスルーを防止するためのパンチス
ルー防止層とが直接接続されて形成されるので、寄生キ
ャパシタンスが増加し、漏洩電流が発生する問題点が生
じる。
【００１５】本発明の目的は、上述した問題を解決する
ためになされたもので、短チャネルを有するＭＯＳＦＥ
Ｔの短チャネル効果を改善するに適切なＭＯＳＦＥＴ構
造及びこの製造方法を提供することにある。
ためになされたもので、短チャネルを有するＭＯＳＦＥ
Ｔの短チャネル効果を改善するに適切なＭＯＳＦＥＴ構
造及びこの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体素子は、第１導電型の半導体基板と、
前記第１導電型の半導体基板内に互いに離隔して形成さ
れた第２導電型の高濃度ソース領域及びドレイン領域
と、前記第２導電型のソース領域とドレイン領域の相対
する側にソース領域及びドレイン領域のそれぞれに隣接
して形成されたＭＯＳＦＥＴ第２導電型の低濃度不純物
領域と、前記第２導電型の低濃度不純物領域間の半導体
基板領域上部の両端部分に形成された第１ゲート絶縁間
と、前記第１ゲート絶縁膜間の半導体基板領域上部に形
成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜上
に形成された側壁スペーサ形態の第１導電層と、前記第
２ゲート絶縁膜上に形成された第２導電層と、前記第１
導電体及び第２導電層上部に形成された第３導電層と、
前記第２導電層及び第３導電層の側面に形成された絶縁
膜側壁スペーサ、及び前記第２ゲート絶縁膜下部の半導
体基板領域内に形成されたパンチスルー防止領域とを含
んでなることを特徴とする。
の本発明の半導体素子は、第１導電型の半導体基板と、
前記第１導電型の半導体基板内に互いに離隔して形成さ
れた第２導電型の高濃度ソース領域及びドレイン領域
と、前記第２導電型のソース領域とドレイン領域の相対
する側にソース領域及びドレイン領域のそれぞれに隣接
して形成されたＭＯＳＦＥＴ第２導電型の低濃度不純物
領域と、前記第２導電型の低濃度不純物領域間の半導体
基板領域上部の両端部分に形成された第１ゲート絶縁間
と、前記第１ゲート絶縁膜間の半導体基板領域上部に形
成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜上
に形成された側壁スペーサ形態の第１導電層と、前記第
２ゲート絶縁膜上に形成された第２導電層と、前記第１
導電体及び第２導電層上部に形成された第３導電層と、
前記第２導電層及び第３導電層の側面に形成された絶縁
膜側壁スペーサ、及び前記第２ゲート絶縁膜下部の半導
体基板領域内に形成されたパンチスルー防止領域とを含
んでなることを特徴とする。
【００１７】上記目的を達成するために、本発明は、第
１導電型の半導体基板１上にバッファ層を形成する工程
と、前記バッファ層上に絶縁膜を形成する工程と、前記
絶縁膜上にフォトレジストを塗布する工程と、前記フォ
トレジストをフォトエッチング工程により選択的に露光
及び現像して半導体基板のゲート電極が形成される領域
以外の領域にのみ残存させる工程と、前記フォトレジス
トをマスクとして前記絶縁膜とバッファ層を選択的に除
去して半導体基板のゲート電極形成領域を露出させる工
程と、前記フォトレジストを除去する工程と、前記露出
された半導体基板領域上に第１ゲート絶縁膜を形成する
工程と、前記第１ゲート絶縁膜及び絶縁膜の全面に導電
物質を蒸着した後、エッチングバックして前記絶縁膜の
側面にスペーサ形態の第１導電層を形成する工程と、前
記絶縁膜及び第１導電層をマスクとして用いて前記第１
ゲート絶縁膜を選択的にエッチングする工程と、前記第
１ゲート絶縁膜のエッチングにより露出された半導体基
板領域と第１導電層上に第２ゲート絶縁膜を形成する工
程と、第１導電型の不純物を低濃度でイオン注入して第
２ゲート絶縁膜下部の半導体基板内にパンチスルー防止
領域を形成する工程と、前記第２ゲート絶縁膜上に第２
導電層を形成する工程と、前記第２ゲート絶縁膜の所定
部分を除去して前記第１導電層の上部を露出させる工程
と、前記露出された第１導電層上部及び第２導電層上に
第３導電層を形成する工程と、前記絶縁膜及びバッファ
層を順次に除去する工程と、第２導電型の不純物を低濃
度でイオン注入して半導体基板内の低濃度で不純物を形
成する工程と、前記第１導電層及び第３導電層の側面に
絶縁膜側壁スペーサを形成する工程と、及び第２導電型
の不純物を高濃度でイオン注入して半導体基板内の所定
領域に高濃度のソース及びドレイン領域を形成する工程
とを含むことを特徴とする。
１導電型の半導体基板１上にバッファ層を形成する工程
と、前記バッファ層上に絶縁膜を形成する工程と、前記
絶縁膜上にフォトレジストを塗布する工程と、前記フォ
トレジストをフォトエッチング工程により選択的に露光
及び現像して半導体基板のゲート電極が形成される領域
以外の領域にのみ残存させる工程と、前記フォトレジス
トをマスクとして前記絶縁膜とバッファ層を選択的に除
去して半導体基板のゲート電極形成領域を露出させる工
程と、前記フォトレジストを除去する工程と、前記露出
された半導体基板領域上に第１ゲート絶縁膜を形成する
工程と、前記第１ゲート絶縁膜及び絶縁膜の全面に導電
物質を蒸着した後、エッチングバックして前記絶縁膜の
側面にスペーサ形態の第１導電層を形成する工程と、前
記絶縁膜及び第１導電層をマスクとして用いて前記第１
ゲート絶縁膜を選択的にエッチングする工程と、前記第
１ゲート絶縁膜のエッチングにより露出された半導体基
板領域と第１導電層上に第２ゲート絶縁膜を形成する工
程と、第１導電型の不純物を低濃度でイオン注入して第
２ゲート絶縁膜下部の半導体基板内にパンチスルー防止
領域を形成する工程と、前記第２ゲート絶縁膜上に第２
導電層を形成する工程と、前記第２ゲート絶縁膜の所定
部分を除去して前記第１導電層の上部を露出させる工程
と、前記露出された第１導電層上部及び第２導電層上に
第３導電層を形成する工程と、前記絶縁膜及びバッファ
層を順次に除去する工程と、第２導電型の不純物を低濃
度でイオン注入して半導体基板内の低濃度で不純物を形
成する工程と、前記第１導電層及び第３導電層の側面に
絶縁膜側壁スペーサを形成する工程と、及び第２導電型
の不純物を高濃度でイオン注入して半導体基板内の所定
領域に高濃度のソース及びドレイン領域を形成する工程
とを含むことを特徴とする。
【００１８】
【実施例】以下、添付図面を参照して本発明を詳細に説
明する。図７に本発明のＬＤＤ構造を有するＭＯＳＦＥ
Ｔ構造を示す。本発明のＭＯＳＦＥＴは、図７のよう
に、第１導電型の半導体基板１内に第２導電型の高濃度
ソース領域とドレイン領域２６が互いに離隔して形成さ
れ、この高濃度ソース領域とドレイン領域２６の相対す
る側にソース領域及びドレイン領域それぞれに隣接して
第２導電型の低濃度不純物領域２４が形成され、その低
濃度不純物領域２４間であって半導体基板領域上部の双
方の領域２４側の部分に第１ゲート絶縁膜１６が形成さ
れ、その第１ゲート絶縁膜１６間の半導体基板領域上部
に第２ゲート絶縁膜１８が形成されている。さらに、前
記第１ゲート絶縁膜１６上には側壁スペーサ形態の第１
導電層１７が形成され、前記第２ゲート絶縁膜１８上に
は第２導電層２１が前記側壁スペーサ形態の第１導電層
１７間の空間を埋めるように形成され、前記第１導電層
１７及び第２導電層２１上部には第３導電層２２が形成
されることにより、前記第１導電層１７と第２導電層２
１と、そして第３導電層２２とが連結されてゲート電極
を形成している。そして、前記第１導電層１７及び第３
導電層２２の側面に絶縁膜の側壁スペーサ２５が形成さ
れている。
明する。図７に本発明のＬＤＤ構造を有するＭＯＳＦＥ
Ｔ構造を示す。本発明のＭＯＳＦＥＴは、図７のよう
に、第１導電型の半導体基板１内に第２導電型の高濃度
ソース領域とドレイン領域２６が互いに離隔して形成さ
れ、この高濃度ソース領域とドレイン領域２６の相対す
る側にソース領域及びドレイン領域それぞれに隣接して
第２導電型の低濃度不純物領域２４が形成され、その低
濃度不純物領域２４間であって半導体基板領域上部の双
方の領域２４側の部分に第１ゲート絶縁膜１６が形成さ
れ、その第１ゲート絶縁膜１６間の半導体基板領域上部
に第２ゲート絶縁膜１８が形成されている。さらに、前
記第１ゲート絶縁膜１６上には側壁スペーサ形態の第１
導電層１７が形成され、前記第２ゲート絶縁膜１８上に
は第２導電層２１が前記側壁スペーサ形態の第１導電層
１７間の空間を埋めるように形成され、前記第１導電層
１７及び第２導電層２１上部には第３導電層２２が形成
されることにより、前記第１導電層１７と第２導電層２
１と、そして第３導電層２２とが連結されてゲート電極
を形成している。そして、前記第１導電層１７及び第３
導電層２２の側面に絶縁膜の側壁スペーサ２５が形成さ
れている。
【００１９】前記第１ゲート絶縁膜１６と第２ゲート絶
縁膜１８は異なる厚さを有し、共にゲート絶縁膜として
用いられる。従って、トランジスターのしきい値電圧を
前記第１ゲート酸化膜と第２ゲート酸化膜においてそれ
ぞれ異なるようにすることが出来る。すなわち、第２ゲ
ート酸化膜１８の厚さを調節することにより、しきい値
電圧が低下することを防止し得るようになる。
縁膜１８は異なる厚さを有し、共にゲート絶縁膜として
用いられる。従って、トランジスターのしきい値電圧を
前記第１ゲート酸化膜と第２ゲート酸化膜においてそれ
ぞれ異なるようにすることが出来る。すなわち、第２ゲ
ート酸化膜１８の厚さを調節することにより、しきい値
電圧が低下することを防止し得るようになる。
【００２０】以下、上記のような構造の本発明のＭＯＳ
ＦＥＴ製造方法を図８〜図１５を参照して説明する。ま
ず、図８のように第１導電型の半導体基板として、例え
ばｐ型半導体基板１上の所定領域にフィールド酸化膜２
を形成してトランジスターが形成されるアクティブ領域
を形成した後、基板全面にバッファ層として、例えばシ
リコン窒化膜１２を化学気相蒸着方法により形成して、
この上に絶縁膜として、例えばシリコン酸化膜１３を化
学気相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｏｔｉｏｎ）方法を用いて形成する。この
時、前記絶縁膜１３は、後続工程で形成されるゲート電
極を成す導電物質層とはウェットエッチングに対してエ
ッチングの選択性のある物質により形成する。
ＦＥＴ製造方法を図８〜図１５を参照して説明する。ま
ず、図８のように第１導電型の半導体基板として、例え
ばｐ型半導体基板１上の所定領域にフィールド酸化膜２
を形成してトランジスターが形成されるアクティブ領域
を形成した後、基板全面にバッファ層として、例えばシ
リコン窒化膜１２を化学気相蒸着方法により形成して、
この上に絶縁膜として、例えばシリコン酸化膜１３を化
学気相蒸着（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｏｔｉｏｎ）方法を用いて形成する。この
時、前記絶縁膜１３は、後続工程で形成されるゲート電
極を成す導電物質層とはウェットエッチングに対してエ
ッチングの選択性のある物質により形成する。
【００２１】次いで、図９のように前記シリコン酸化膜
１３上にフォトレジスト１４を塗布した後、フォトエッ
チング工程により選択的に露光及び現像し、ゲート電極
が形成される領域１５以外の領域にのみフォトレジスト
を残す。
１３上にフォトレジスト１４を塗布した後、フォトエッ
チング工程により選択的に露光及び現像し、ゲート電極
が形成される領域１５以外の領域にのみフォトレジスト
を残す。
【００２２】次いで、前記フォトレジスト１４をマスク
として前記シリコン酸化膜１３とシリコン窒化膜１２を
ドライエッチングにより順次にエッチングし、ゲート電
極が形成される領域の基板部分を露出させる。
として前記シリコン酸化膜１３とシリコン窒化膜１２を
ドライエッチングにより順次にエッチングし、ゲート電
極が形成される領域の基板部分を露出させる。
【００２３】次に、図１０のように前記フォトレジスト
１４を除去した後、熱酸化工程を施し、ゲート電極形成
領域の露出された基板上にゲート絶縁膜として第１ゲー
ト酸化膜１６を形成する。そして、前記第１ゲート酸化
膜１６及びシリコン酸化膜１３の全面に導電物質とし
て、例えばポリシリコンを化学気相蒸着方法により蒸着
した後、エッチングバックして前記シリコン酸化膜１３
の側面に側壁スペーサ形態の第１導電層１７を形成す
る。
１４を除去した後、熱酸化工程を施し、ゲート電極形成
領域の露出された基板上にゲート絶縁膜として第１ゲー
ト酸化膜１６を形成する。そして、前記第１ゲート酸化
膜１６及びシリコン酸化膜１３の全面に導電物質とし
て、例えばポリシリコンを化学気相蒸着方法により蒸着
した後、エッチングバックして前記シリコン酸化膜１３
の側面に側壁スペーサ形態の第１導電層１７を形成す
る。
【００２４】次に、図１１のように前記シリコン酸化膜
１３及び第１導電層１７をマスクとして用いて前記第１
ゲート酸化膜１６を選択的にエッチングしてから、熱酸
化工程を施し、前記第１ゲート酸化膜１６のエッチング
により露出された基板領域と第１導電層１７上にゲート
絶縁膜として、第２ゲート酸化膜１８を形成する。この
時、第２ゲート酸化膜１８は、前記第１ゲート酸化膜１
６より厚く形成する。このように、ゲート酸化膜を厚さ
の異なる第１ゲート酸化膜１６と第２ゲート酸化膜１８
で構成することにより、トランジスターのしきい値電圧
を前記第１ゲート酸化膜と第２ゲート酸化膜においてそ
れぞれ異なるようにすることが出来る。すなわち、第２
ゲート酸化膜１８の厚さを調節することにより、しきい
値電圧を調節することが可能になるので、短チャネルを
有するトランジスターにおいてしきい値電圧が低下する
ことを防止し得るようになる。
１３及び第１導電層１７をマスクとして用いて前記第１
ゲート酸化膜１６を選択的にエッチングしてから、熱酸
化工程を施し、前記第１ゲート酸化膜１６のエッチング
により露出された基板領域と第１導電層１７上にゲート
絶縁膜として、第２ゲート酸化膜１８を形成する。この
時、第２ゲート酸化膜１８は、前記第１ゲート酸化膜１
６より厚く形成する。このように、ゲート酸化膜を厚さ
の異なる第１ゲート酸化膜１６と第２ゲート酸化膜１８
で構成することにより、トランジスターのしきい値電圧
を前記第１ゲート酸化膜と第２ゲート酸化膜においてそ
れぞれ異なるようにすることが出来る。すなわち、第２
ゲート酸化膜１８の厚さを調節することにより、しきい
値電圧を調節することが可能になるので、短チャネルを
有するトランジスターにおいてしきい値電圧が低下する
ことを防止し得るようになる。
【００２５】次いで、ソースとドレイン間のパンチスル
ー効果を改善するためのパンチスルー防止領域２０を形
成するために、第１導電型の不純物としてｐ型不純物を
約Ｅ１２／cm2 の低濃度でイオン注入１９することによ
り、図１２のようにゲート領域の下部にパンチスルー防
止領域２０を形成する。次に、前記第２ゲート酸化膜１
８及びシリコン酸化膜１３の全面に導電物質として、例
えばポリシリコンを蒸着した後、これの凹んだ部分にの
みポリシリコンを残存させて第２導電層２１を形成する
ためにエッチングバックし、さらに前記第２ゲート酸化
膜１８の上部を除去し、前記第１導電層１７の上部を露
出させる。そして、第３導電層として、例えばサリサイ
ドの形成方法を用いて前記露出された第１導電層１７及
び第２導電層２１上にサリサイド層２２を形成し、この
サリサイド層２２により第１導電層１７と前記第２導電
層２１を電気的に連結されるようにすることにより、第
１導電層１７と第２導電層２１及び第３導電層２２から
なるゲート電極を形成する。前記第３導電層であるサリ
サイド層２２は、その特性により図１２のように絶縁膜
であるシリコン酸化膜１３上には形成せず、導電物質で
ある第１導電層１７及び第２導電層２１上に自己整合
（Ｓｅｌｆ−ａｌｉｎｅ）され、形成するようになる。
ー効果を改善するためのパンチスルー防止領域２０を形
成するために、第１導電型の不純物としてｐ型不純物を
約Ｅ１２／cm2 の低濃度でイオン注入１９することによ
り、図１２のようにゲート領域の下部にパンチスルー防
止領域２０を形成する。次に、前記第２ゲート酸化膜１
８及びシリコン酸化膜１３の全面に導電物質として、例
えばポリシリコンを蒸着した後、これの凹んだ部分にの
みポリシリコンを残存させて第２導電層２１を形成する
ためにエッチングバックし、さらに前記第２ゲート酸化
膜１８の上部を除去し、前記第１導電層１７の上部を露
出させる。そして、第３導電層として、例えばサリサイ
ドの形成方法を用いて前記露出された第１導電層１７及
び第２導電層２１上にサリサイド層２２を形成し、この
サリサイド層２２により第１導電層１７と前記第２導電
層２１を電気的に連結されるようにすることにより、第
１導電層１７と第２導電層２１及び第３導電層２２から
なるゲート電極を形成する。前記第３導電層であるサリ
サイド層２２は、その特性により図１２のように絶縁膜
であるシリコン酸化膜１３上には形成せず、導電物質で
ある第１導電層１７及び第２導電層２１上に自己整合
（Ｓｅｌｆ−ａｌｉｎｅ）され、形成するようになる。
【００２６】次に、図１３のようにウェットエッチング
により前記シリコン酸化膜１３及びシリコン窒化膜１２
を順次に除去する。この時、前記シリコン窒化膜１２
は、シリコン酸化膜１３のエッチングの時、フィールド
酸化膜２が共にエッチングされることを防止する役割を
果たす。
により前記シリコン酸化膜１３及びシリコン窒化膜１２
を順次に除去する。この時、前記シリコン窒化膜１２
は、シリコン酸化膜１３のエッチングの時、フィールド
酸化膜２が共にエッチングされることを防止する役割を
果たす。
【００２７】次に、第２導電型の不純物として、ｎ型不
純物を約Ｅ１３／cm2 低濃度でイオン注入２３して図１
４のように低濃度不純物領域（ｎ- 領域）２４を形成す
る。そして、基板全面に絶縁膜として、例えば化学気相
蒸着方法によりシリコン酸化膜を蒸着した後、第２導電
型の不純物として、ｎ型不純物を約Ｅ１５／cm2 の高濃
度でイオン注入し、図１５のように高濃度のソース及び
ドレイン領域２６を形成する。
純物を約Ｅ１３／cm2 低濃度でイオン注入２３して図１
４のように低濃度不純物領域（ｎ- 領域）２４を形成す
る。そして、基板全面に絶縁膜として、例えば化学気相
蒸着方法によりシリコン酸化膜を蒸着した後、第２導電
型の不純物として、ｎ型不純物を約Ｅ１５／cm2 の高濃
度でイオン注入し、図１５のように高濃度のソース及び
ドレイン領域２６を形成する。
【００２８】前記実施例では、ＮＭＯＳトランジスター
の場合を説明したが、本発明をＰＭＯＳトランジスター
の製造に適用することも勿論可能である。
の場合を説明したが、本発明をＰＭＯＳトランジスター
の製造に適用することも勿論可能である。
【００２９】ＰＭＯＳトランジスターの場合には、ｎ型
半導体基板を使用し、パンチスルー防止領域形成のため
のイオン注入の時、ｎ型不純物を約Ｅ１２／cm2 位の低
濃度で注入する。
半導体基板を使用し、パンチスルー防止領域形成のため
のイオン注入の時、ｎ型不純物を約Ｅ１２／cm2 位の低
濃度で注入する。
【００３０】そして、低濃度不純物領域の形成の時に、
ｐ型不純物を約Ｅ１３／cm2 位の低濃度でイオン注入を
し、高濃度ソース及びドレイン領域形成の時には、ｐ型
不純物を約Ｅ１５／cm2 位の高濃度でイオン注入を行
う。以外の異なる工程は、上記したＮＭＯＳ製造工程と
同一である。
ｐ型不純物を約Ｅ１３／cm2 位の低濃度でイオン注入を
し、高濃度ソース及びドレイン領域形成の時には、ｐ型
不純物を約Ｅ１５／cm2 位の高濃度でイオン注入を行
う。以外の異なる工程は、上記したＮＭＯＳ製造工程と
同一である。
【００３１】
【発明の効果】以上のように、本発明は、短チャネルの
ＭＯＳトランジスターにおいてゲート酸化膜を、それぞ
れ厚さが異なるゲート両端部分の第１ゲート酸化膜と中
心部分の第２ゲート酸化膜で形成することにより、しき
い値電圧値を第１ゲート酸化膜と第２ゲート酸化膜の部
分においてそれぞれ異なるようにする。従って、厚さが
より厚いゲート中心部の前記第２ゲート酸化膜を第１ゲ
ート酸化膜とは別に厚さを調節することが可能になり、
これにより、第２ゲート酸化膜の厚さを調節してしきい
値電圧を調節できるようになるので、短チャネルを有す
るトランジスターにおいてもチャネルの長さが短くなる
につれて、しきい値電圧が低下する短チャネル効果を改
善し得るようになる。
ＭＯＳトランジスターにおいてゲート酸化膜を、それぞ
れ厚さが異なるゲート両端部分の第１ゲート酸化膜と中
心部分の第２ゲート酸化膜で形成することにより、しき
い値電圧値を第１ゲート酸化膜と第２ゲート酸化膜の部
分においてそれぞれ異なるようにする。従って、厚さが
より厚いゲート中心部の前記第２ゲート酸化膜を第１ゲ
ート酸化膜とは別に厚さを調節することが可能になり、
これにより、第２ゲート酸化膜の厚さを調節してしきい
値電圧を調節できるようになるので、短チャネルを有す
るトランジスターにおいてもチャネルの長さが短くなる
につれて、しきい値電圧が低下する短チャネル効果を改
善し得るようになる。
【００３２】なお、パンチスルー防止領域がゲート下
部、すなわち、前記第２ゲート酸化膜下部にのみ形成さ
れるようになるので、高濃度ソース及びドレイン領域と
パンチスルー防止領域との直接接続が防止できるように
なり、寄生キャパシタンスを減少させることができるよ
うになる。
部、すなわち、前記第２ゲート酸化膜下部にのみ形成さ
れるようになるので、高濃度ソース及びドレイン領域と
パンチスルー防止領域との直接接続が防止できるように
なり、寄生キャパシタンスを減少させることができるよ
うになる。
【図１】 従来技術によるＬＤＤ構造のＭＯＳトランジ
スターの製造方法を示す工程順序図である。
スターの製造方法を示す工程順序図である。
【図２】 従来技術によるＬＤＤ構造のＭＯＳトランジ
スターの製造方法を示す工程順序図である。
スターの製造方法を示す工程順序図である。
【図３】 従来技術によるＬＤＤ構造のＭＯＳトランジ
スターの製造方法を示す工程順序図である。
スターの製造方法を示す工程順序図である。
【図４】 従来技術によるＬＤＤ構造のＭＯＳトランジ
スターの製造方法を示す工程順序図である。
スターの製造方法を示す工程順序図である。
【図５】 従来技術によるＬＤＤ構造のＭＯＳトランジ
スターの製造方法を示す工程順序図である。
スターの製造方法を示す工程順序図である。
【図６】 従来技術による改善されたＬＤＤ構造のＭＯ
Ｓトランジスターの製造方法を示す工程順序図である。
Ｓトランジスターの製造方法を示す工程順序図である。
【図７】 本発明の１実施例によるＬＤＤ構造を有する
ＭＯＳトランジスターの断面構造図である。
ＭＯＳトランジスターの断面構造図である。
【図８】 本発明の１実施例によるＬＤＤ構造を有する
ＭＯＳトランジスターの製造方法を示す工程順序図であ
る。
ＭＯＳトランジスターの製造方法を示す工程順序図であ
る。
【図９】 本発明の１実施例によるＬＤＤ構造を有する
ＭＯＳトランジスターの製造方法を示す工程順序図であ
る。
ＭＯＳトランジスターの製造方法を示す工程順序図であ
る。
【図１０】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
【図１１】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
【図１２】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
【図１３】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
【図１４】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
【図１５】 本発明の１実施例によるＬＤＤ構造を有す
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
るＭＯＳトランジスターの製造方法を示す工程順序図で
ある。
１…半導体基板、２…フィールド酸化膜、１６…第１ゲ
ート絶縁膜、１７…第１導電層、１８…第２ゲート絶縁
膜、２０…パンチスルー防止領域、２１…第２導電層、
２２…第３導電層、２４…低濃度の不純物領域、２６…
高濃度のソース及びドレイン領域。
ート絶縁膜、１７…第１導電層、１８…第２ゲート絶縁
膜、２０…パンチスルー防止領域、２１…第２導電層、
２２…第３導電層、２４…低濃度の不純物領域、２６…
高濃度のソース及びドレイン領域。
Claims (5)
- 【請求項１】 第１導電型の半導体基板（１）と、 前記第１導電型の半導体基板（１）内に互いに離隔して
形成した第２導電型の高濃度ソース領域及びドレイン領
域（２６）と、 前記第２導電型の高濃度ソース領域とドレイン領域の相
対する側にソース領域及びドレイン領域それぞれに隣接
して形成した第２導電型の低濃度不純物領域（２４）
と、 前記第２導電型の低濃度不純物領域（２４）間であっ
て、半導体基板領域上部の両端部分に形成した第１ゲー
ト絶縁膜（１６）と、 前記第１ゲート絶縁膜（１６）間の半導体基板領域上部
に形成した、前記第１ゲート絶縁膜（１６）の厚さより
厚い第２ゲート絶縁膜（１８）と、 前記第１ゲート絶縁膜（１６）上に形成した側壁スペー
サ形態の第１導電層（１７）と、 前記第２ゲート絶縁膜（１８）上に形成した第２導電層
（２１）と、 前記第１導電層（１７）及び第２導電層（２１）の上部
に形成した第３導電層（２２）と、 前記第２導電層（１７）及び第３導電層（２２）の側面
に形成した絶縁膜側壁スペーサ（２５）と、 前記第２ゲート絶縁膜（１８）下部の半導体基板領域内
に形成したパンチスルー防止領域（２０）を含んでなる
ことを特徴とする半導体素子。 - 【請求項２】 前記第１ゲート絶縁膜（１６）と第２ゲ
ート絶縁膜（１８）は、異なる厚さを有することを特徴
とする請求項１記載の半導体素子。 - 【請求項３】 前記第１導電層（１７）と第２導電層
（２１）、及び第３導電層（２２）とは、互いに接続し
てゲート電極を成すことを特徴とする請求項１記載の半
導体素子。 - 【請求項４】 前記第２ゲート絶縁膜（１８）は、前記
第１ゲート絶縁膜（１６）間の半導体基板領域上部及び
前記第１導電層（１７）上に形成されることを特徴とす
る請求項１記載の半導体素子。 - 【請求項５】 第１導電型の半導体基板（１）上にバッ
ファ層（１２）を形成する工程と、 前記バッファ層（１２）上に絶縁膜（１３）を形成する
工程と、 前記絶縁膜（１３）上にフォトレジスト（１４）を塗布
する工程と、 前記フォトレジスト（１４）をフォトエッチング工程に
より選択的に露光及び現像して半導体基板のゲート電極
が形成される領域（１５）以外の領域にのみ残存させる
工程と、 前記フォトレジスト（１４）をマスクとして前記絶縁膜
（１３）とバッファ層（１２）を選択的に除去して半導
体基板のゲート電極の形成領域を露出させる工程と、 前記フォトレジストを除去する工程と、 前記露出された半導体基板領域上に第１ゲート絶縁膜
（１６）を形成する工程と、 前記第１ゲート絶縁膜（１６）及び絶縁膜（１３）の全
面に導電物質を蒸着した後、エッチングバックして前記
絶縁膜（１３）の側面にスペーサ形態の第１導電層（１
７）を形成する工程と、 前記絶縁膜（１３）及び第１導電層（１７）をマスクと
して用いて前記第１ゲート絶縁膜（１６）を選択的にエ
ッチングする工程と、 前記第１ゲート絶縁膜（１６）のエッチングにより露出
された半導体基板領域と第１導電層（１７）上に第２ゲ
ート絶縁膜（１８）を形成する工程と、 第１導電型の不純物を低濃度でイオン注入して第２ゲー
ト絶縁膜下部の半導体基板内にパンチスルー防止領域
（２０）を形成する工程と、 前記第２ゲート絶縁膜（１８）上に第２導電層（２１）
を形成する工程と、 前記第２ゲート絶縁膜（１８）の所定部分を除去して前
記第１導電層（１７）の上部を露出させる工程と、 前記露出された第１導電層（１７）上部及び第２導電層
（２１）上に第３導電層（２２）を形成する工程と、 前記絶縁膜（１３）及びバッファ層（１２）を順次に除
去する工程と、 第２導電型の不純物を低濃度でイオン注入して半導体基
板内の所定領域に低濃度の不純物領域を形成する工程
と、 前記第１導電層（１７）及び第３導電層（２２）の側面
に絶縁膜の側壁スペーサを形成する工程、及び第２導電
型の不純物を高濃度でイオン注入して半導体基板内の所
定領域に高濃度のソース及びドレイン領域（２６）を形
成する工程と、 を含むことを特徴とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109171A JP2896960B2 (ja) | 1994-04-26 | 1994-04-26 | 半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109171A JP2896960B2 (ja) | 1994-04-26 | 1994-04-26 | 半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297398A JPH07297398A (ja) | 1995-11-10 |
| JP2896960B2 true JP2896960B2 (ja) | 1999-05-31 |
Family
ID=14503465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109171A Expired - Lifetime JP2896960B2 (ja) | 1994-04-26 | 1994-04-26 | 半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2896960B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10163557B4 (de) * | 2001-12-21 | 2007-12-06 | Forschungszentrum Jülich GmbH | Transistorbasierter Sensor mit besonders ausgestalteter Gateelektrode zur hochempfindlichen Detektion von Analyten |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133435A (ja) * | 1990-09-26 | 1992-05-07 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JPH05283425A (ja) * | 1992-04-02 | 1993-10-29 | Nippon Steel Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1994
- 1994-04-26 JP JP6109171A patent/JP2896960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297398A (ja) | 1995-11-10 |
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