JP3320476B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3320476B2 JP3320476B2 JP01551493A JP1551493A JP3320476B2 JP 3320476 B2 JP3320476 B2 JP 3320476B2 JP 01551493 A JP01551493 A JP 01551493A JP 1551493 A JP1551493 A JP 1551493A JP 3320476 B2 JP3320476 B2 JP 3320476B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の中でも
特にシリコン（Ｓｉ）基板上に形成されたＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の微細化と接合容量の低減化に関するものである。
特にシリコン（Ｓｉ）基板上に形成されたＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）の微細化と接合容量の低減化に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体装置の主要部の断
面図を図２に示し、以下に説明する。周知のように、隣
り合う２つのゲート電極を持つＭＯＳＦＥＴの構造は、
同図に示すように、半導体基板（Ｐ型シリコン基板、以
下単に基板と称す）１上にＰ型ウェル２が形成されてお
り、その上に素子分離絶縁膜で分離された能動素子領域
上にゲート絶縁膜５が形成され、その上に２個の平行す
るゲート６が形成されており（そのゲート６の側壁には
一般にサイドウォール８が設けられている）、そのゲー
ト６の間及び両側の前記Ｐウェル２中にソース、ドレイ
ンとしての不純物拡散層９が形成されている。
面図を図２に示し、以下に説明する。周知のように、隣
り合う２つのゲート電極を持つＭＯＳＦＥＴの構造は、
同図に示すように、半導体基板（Ｐ型シリコン基板、以
下単に基板と称す）１上にＰ型ウェル２が形成されてお
り、その上に素子分離絶縁膜で分離された能動素子領域
上にゲート絶縁膜５が形成され、その上に２個の平行す
るゲート６が形成されており（そのゲート６の側壁には
一般にサイドウォール８が設けられている）、そのゲー
ト６の間及び両側の前記Ｐウェル２中にソース、ドレイ
ンとしての不純物拡散層９が形成されている。
【０００３】この拡散層９は最近のこの種の構造では、
図２に示すように高濃度不純物層（ｎ+ 層）と低濃度不
純物層（ｎ- 層）とから形成されている。いわゆるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で
ある。また、この２個のゲート６は図示してないが電気
的に接続されている。つまり、２個のＬＤＤ型ＭＯＳＦ
ＥＴをいわば直列に接続して一つのＭＯＳＦＥＴの機能
をもたせたものである。そこからダブルゲートＭＯＳＦ
ＥＴと称されている。
図２に示すように高濃度不純物層（ｎ+ 層）と低濃度不
純物層（ｎ- 層）とから形成されている。いわゆるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造で
ある。また、この２個のゲート６は図示してないが電気
的に接続されている。つまり、２個のＬＤＤ型ＭＯＳＦ
ＥＴをいわば直列に接続して一つのＭＯＳＦＥＴの機能
をもたせたものである。そこからダブルゲートＭＯＳＦ
ＥＴと称されている。
【０００４】このような構造とした理由は、周知のよう
にホットキャリア効果を緩和するためであり、ホットキ
ャリアの生成が少ないほど寿命を長くできる。
にホットキャリア効果を緩和するためであり、ホットキ
ャリアの生成が少ないほど寿命を長くできる。
【０００５】従来のこの構造においては、前述したよう
に２個のゲート６の間にも高濃度の不純物拡散層
（ｎ+ ）９が存在している。
に２個のゲート６の間にも高濃度の不純物拡散層
（ｎ+ ）９が存在している。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た構造では、２個のゲートの間にも不純物濃度の濃い領
域（ｎ+ ）が存在するために、基板との接合容量が増加
するという問題点があった。
た構造では、２個のゲートの間にも不純物濃度の濃い領
域（ｎ+ ）が存在するために、基板との接合容量が増加
するという問題点があった。
【０００７】また、この領域の存在のために、微細化す
る点においても不利であるという問題点があった。
る点においても不利であるという問題点があった。
【０００８】この発明は、以上述べたゲート間に高濃度
不純物拡散層（ｎ+ ）が存在することにより接合容量が
増加する点と微細化に不利である点とを除去するため、
２個のゲートをより接近させて形成し、そのゲート間で
サイドウォールを接触させるようにして、ゲート間の高
濃度不純物層をなくすようにすることにより、接合容量
を低減し、合わせて微細化をし易くすることを目的とす
る。
不純物拡散層（ｎ+ ）が存在することにより接合容量が
増加する点と微細化に不利である点とを除去するため、
２個のゲートをより接近させて形成し、そのゲート間で
サイドウォールを接触させるようにして、ゲート間の高
濃度不純物層をなくすようにすることにより、接合容量
を低減し、合わせて微細化をし易くすることを目的とす
る。
【０００９】
【課題を解決するための手段】この発明は、前述した目
的達成のため、２個のゲートをより接近させて、両ゲー
トのサイドウォールを接触させて（というよりつなげ
て）、２個のゲート間から基板（Ｐウェル層、ゲート酸
化膜を含めて）が露出しないようにして、それによりゲ
ート間の高濃度不純物の拡散を抑えるようにして、ゲー
ト間は低濃度不純物層のみとしたものである。
的達成のため、２個のゲートをより接近させて、両ゲー
トのサイドウォールを接触させて（というよりつなげ
て）、２個のゲート間から基板（Ｐウェル層、ゲート酸
化膜を含めて）が露出しないようにして、それによりゲ
ート間の高濃度不純物の拡散を抑えるようにして、ゲー
ト間は低濃度不純物層のみとしたものである。
【００１０】
【作用】この発明は、前述したように、２個のゲートを
より接近させて、両ゲートのサイドウォールをつなげ
て、ゲート間から基板が露出しないようにすることによ
り、ゲート間の基板に高濃度の不純物層が形成されない
ようにしたので、基板との接合容量が少なくなり、か
つ、微細化にも有利となる。
より接近させて、両ゲートのサイドウォールをつなげ
て、ゲート間から基板が露出しないようにすることによ
り、ゲート間の基板に高濃度の不純物層が形成されない
ようにしたので、基板との接合容量が少なくなり、か
つ、微細化にも有利となる。
【００１１】
【実施例】図１に本発明の実施例の製造工程を示し、以
下に説明する。
下に説明する。
【００１２】まず、図１ (ａ）に示すように、Ｐ型シリ
コン基板（以下単に基板と称す）１に、Ｐ型不純物濃度
が基板１より濃いＰウェル２を形成し、例えばＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法により素子分離領域（酸化膜）３を形成し、
能動素子領域４を絶縁分離する。その能動素子領域４上
にゲート酸化膜５を形成する。ここまでは従来の製造工
程と同様である。
コン基板（以下単に基板と称す）１に、Ｐ型不純物濃度
が基板１より濃いＰウェル２を形成し、例えばＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法により素子分離領域（酸化膜）３を形成し、
能動素子領域４を絶縁分離する。その能動素子領域４上
にゲート酸化膜５を形成する。ここまでは従来の製造工
程と同様である。
【００１３】次に、図１ (ｂ）に示すように、２個のゲ
ート６を、例えばゲート長が０．５μｍであれば、それ
に対して０．２μｍ程度の狭い間隔で形成して、両ゲー
ト６をマスクにして、ｎ型の不純物を低ドーズ量でイン
プラ（イオン注入）して低濃度不純物拡散層（ｎ- ）７
を形成する（いわゆるＬＤＤである）。
ート６を、例えばゲート長が０．５μｍであれば、それ
に対して０．２μｍ程度の狭い間隔で形成して、両ゲー
ト６をマスクにして、ｎ型の不純物を低ドーズ量でイン
プラ（イオン注入）して低濃度不純物拡散層（ｎ- ）７
を形成する（いわゆるＬＤＤである）。
【００１４】次いで、図１（ｃ）のように、全面にサイ
ドウォール形成のための絶縁膜ＮＳＧ（Ｎｏｎ Ｄｏｐ
ｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）８を堆積させ、
図１(ｄ）に示すように、２個のゲート６の間にある前
記ＮＳＧ８がすべてエッチングされない程度に、ドライ
エッチングにより異方性エッチングしてサイドウォール
（ＮＳＧ）８を形成する。このとき、ゲート６間のＮＳ
Ｇ８はゲート酸化膜５までエッチングされずに残る。こ
のためには、２個のゲート６の間隔をＬとすれば、ゲー
ト６間のＮＳＧ８の膜厚はＬ／２以上となるようにすれ
ばよい。
ドウォール形成のための絶縁膜ＮＳＧ（Ｎｏｎ Ｄｏｐ
ｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）８を堆積させ、
図１(ｄ）に示すように、２個のゲート６の間にある前
記ＮＳＧ８がすべてエッチングされない程度に、ドライ
エッチングにより異方性エッチングしてサイドウォール
（ＮＳＧ）８を形成する。このとき、ゲート６間のＮＳ
Ｇ８はゲート酸化膜５までエッチングされずに残る。こ
のためには、２個のゲート６の間隔をＬとすれば、ゲー
ト６間のＮＳＧ８の膜厚はＬ／２以上となるようにすれ
ばよい。
【００１５】その後、図１ (ｅ）に示すように、前記ゲ
ート６およびサイドウォール８をマスクにして、高ドー
ズ量でｎ型不純物層（ｎ+ ）９を形成する。このとき、
ゲート６間には前述したようにＮＳＧ膜８があるので、
そこでは高濃度不純物のインプラは抑えられてｎ+ 拡散
層は形成されない。
ート６およびサイドウォール８をマスクにして、高ドー
ズ量でｎ型不純物層（ｎ+ ）９を形成する。このとき、
ゲート６間には前述したようにＮＳＧ膜８があるので、
そこでは高濃度不純物のインプラは抑えられてｎ+ 拡散
層は形成されない。
【００１６】なお、この高濃度不純物のインプラは、２
個のゲート６上をレジストで覆ってそれをマスクにして
行なってもよい。
個のゲート６上をレジストで覆ってそれをマスクにして
行なってもよい。
【００１７】即ち、ゲート６間には高濃度不純物層（ｎ
+ ）がなく、低濃度不純物層のみのダブルゲートＭＯＳ
ＦＥＴができあがるのである。
+ ）がなく、低濃度不純物層のみのダブルゲートＭＯＳ
ＦＥＴができあがるのである。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ダブルゲートＭＯＳＦＥＴにおいて、２個のゲート間の
間隔をより狭くし、かつ、そのゲート間に絶縁膜を存在
させるようにして、その部分に高濃度不純物拡散層（ｎ
+ ）を形成しないようにしたので、その部分における基
板との接合容量が低減され、また、ゲート間隔が従来よ
り短い分、微細化に有利となる。
ダブルゲートＭＯＳＦＥＴにおいて、２個のゲート間の
間隔をより狭くし、かつ、そのゲート間に絶縁膜を存在
させるようにして、その部分に高濃度不純物拡散層（ｎ
+ ）を形成しないようにしたので、その部分における基
板との接合容量が低減され、また、ゲート間隔が従来よ
り短い分、微細化に有利となる。
【図１】本発明の実施例
【図２】従来例
１ Ｐ型シリコン基板 ２ Ｐウェル ３ 素子分離領域 ４ 能動素子領域 ５ ゲート酸化膜 ６ ゲート ７ 低濃度不純物層 ８ ＮＳＧ ９ 高濃度不純物層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−293565（ＪＰ，Ａ) 特開 昭54−986（ＪＰ，Ａ) 特開 昭64−74760（ＪＰ，Ａ) 特開 平１−128569（ＪＰ，Ａ) 特開 平２−199870（ＪＰ，Ａ) 特開 昭53−140977（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/334 - 21/336 H01L 29/78 H01L 21/8234 - 21/8238 H01L 27/085 - 21/092
Claims (8)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
上に隣り合う第１、第２のゲート電極を形成する工程
と、 前記第１、第２のゲート電極をマスクにして、第１の不
純物拡散層を形成する工程と、 前記第１、第２のゲート電極間を完全に塞ぐように第２
の絶縁膜を形成する工程と、 前記第１、第２のゲート電極および前記第２の絶縁膜を
マスクにして、前記第１の不純物拡散層より高濃度を持
つ第２の不純物拡散層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 隣り合う前記第１、第２のゲート電極間
に形成される前記第２の絶縁膜の膜厚を、隣り合う前記
ゲート電極間の距離の１／２以上とすることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に形成された第１の絶縁膜
上に隣り合う第１および第２のゲート電極を形成する工
程と、 前記第１および第２のゲート電極をマスクにして、前記
半導体基板に第１の不純物を導入する工程と、 前記第１および第２のゲート電極間を塞ぐ第２の絶縁膜
を形成する工程と、 前記第１および第２のゲート電極と前記第２の絶縁膜と
をマスクにして、前記半導体基板に第２の不純物を導入
する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 隣り合う前記第１および第２のゲート電
極間に形成される前記第２の絶縁膜の膜厚を、隣り合う
前記ゲート電極間の距離の１／２以上とすることを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１のゲート電極と第２のゲート電
極との間隔が、前記第１および第２のゲート電極の幅よ
りも狭くなるように前記第１および第２のゲート電極が
形成されることを特徴とする請求項３記載の半導体装置
の製造方法。 - 【請求項６】 半導体基板上に形成された第１の絶縁膜
上に隣り合う第１および第２のゲート電極を形成する工
程と、 前記第１および第２のゲート電極を含む前記半導体基板
上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に対して異方性エッチングを施し、前
記第１および第２のゲート電極にサイドウォールを形成
する工程であって、前記第１および第２のゲート電極間
では前記第１および第２のゲート電極の前記サイドウォ
ールが互いにつながるように前記サイドウォールを形成
する工程と、 前記第１および第２のゲート電極と前記第１および第２
のゲート電極間に形成されたサイドウォールとをマスク
にして前記半導体基板に不純物イオンを注入する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、前記第１および第２のゲート電極間に形成され
る前記第２の絶縁膜の膜厚は、前記第１および第２のゲ
ート電極間の間隔の１／２以上であることを特徴とする
半導体装置の製造方法。 - 【請求項８】 前記第１のゲート電極と第２のゲート電
極との間隔が、前記第１および第２のゲート電極の幅よ
りも狭くなるように前記第１および第２のゲート電極が
形成されることを特徴とする請求項６記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01551493A JP3320476B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01551493A JP3320476B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190605A Division JP2002057221A (ja) | 2001-06-25 | 2001-06-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232407A JPH06232407A (ja) | 1994-08-19 |
| JP3320476B2 true JP3320476B2 (ja) | 2002-09-03 |
Family
ID=11890933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01551493A Expired - Fee Related JP3320476B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3320476B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4527814B2 (ja) * | 1997-06-11 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6127224A (en) * | 1997-12-31 | 2000-10-03 | Stmicroelectronics, S.R.L. | Process for forming a non-volatile memory cell with silicided contacts |
| JP5438947B2 (ja) * | 2007-11-27 | 2014-03-12 | 株式会社東芝 | 半導体装置 |
-
1993
- 1993-02-02 JP JP01551493A patent/JP3320476B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06232407A (ja) | 1994-08-19 |
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