JP3035996B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JP3035996B2 JP3035996B2 JP2173328A JP17332890A JP3035996B2 JP 3035996 B2 JP3035996 B2 JP 3035996B2 JP 2173328 A JP2173328 A JP 2173328A JP 17332890 A JP17332890 A JP 17332890A JP 3035996 B2 JP3035996 B2 JP 3035996B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS型半導体装置の製造方法に関する。
本発明は、半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、絶縁膜を介して半導体基板中に不純物
のイオン注入を行うことによりソース領域及びドレイン
領域を形成するようにしたMIS型半導体装置の製造方法
において、不純物の分布のピークが半導体基板と絶縁膜
との界面から±50Å以内に位置するようにイオン注入を
行うようにすることによって、ソース領域及びドレイン
領域の接合リークを有効に防止することができるように
したものである。
ト電極を形成し、絶縁膜を介して半導体基板中に不純物
のイオン注入を行うことによりソース領域及びドレイン
領域を形成するようにしたMIS型半導体装置の製造方法
において、不純物の分布のピークが半導体基板と絶縁膜
との界面から±50Å以内に位置するようにイオン注入を
行うようにすることによって、ソース領域及びドレイン
領域の接合リークを有効に防止することができるように
したものである。
近年のMOSLSIにおけるLDD（lightly doped drain）構
造のｎチャネルMOSトランジスタのソース領域及びドレ
イン領域の形成方法として、次のような方法がある。す
なわち、第４図に示すように、まず例えばｐ型シリコン
（Si）基板のような半導体基板101にフィールド絶縁膜
（図示せず）を形成した素子間分離を行った後、このフ
ィールド絶縁膜で囲まれた活性領域の表面にゲート絶縁
膜102を形成する。次に、ゲート電極103を形成する。次
に、このゲート電極103をマスクとして例えば（Ｐ）の
ようなｎ型不純物を半導体基板101中に低濃度にイオン
注入する。次に、全面に例えばSiO2膜を形成した後、こ
のSiO2膜を例えば反応性イオンエッチング（RIE）法に
より基板表面と垂直方向にエッチングしてゲート電極10
3の側壁にサイドウォールスペーサ104を形成する。次
に、このRIE法によるエッチングにより露出した半導体
基板１の表面及びゲート電極103上に例えばSiO2膜のよ
うなキャッピング絶縁膜105を形成する。次に、このサ
イドウォールスペーサ104及びゲート電極103をマスクと
し、かつキャッピング絶縁膜105を介して半導体基板101
中に例えばヒ素（As）のようなｎ型不純物を高濃度にイ
オン注入する。この場合、このイオン注入は、注入不純
物の分布のピーク（投影飛程Rpに対応する位置）が、第
４図において点線で示すように半導体基板101中に深く
位置するように行われている。この後、注入不純物の電
気的活性化のためのアニールを行う。これによって、サ
イドウォールスペーサ104の下側の部分に例えばn-型の
低不純物濃度部を有するn+型のソース領域及びドレイン
領域（図示せず）が形成される。
造のｎチャネルMOSトランジスタのソース領域及びドレ
イン領域の形成方法として、次のような方法がある。す
なわち、第４図に示すように、まず例えばｐ型シリコン
（Si）基板のような半導体基板101にフィールド絶縁膜
（図示せず）を形成した素子間分離を行った後、このフ
ィールド絶縁膜で囲まれた活性領域の表面にゲート絶縁
膜102を形成する。次に、ゲート電極103を形成する。次
に、このゲート電極103をマスクとして例えば（Ｐ）の
ようなｎ型不純物を半導体基板101中に低濃度にイオン
注入する。次に、全面に例えばSiO2膜を形成した後、こ
のSiO2膜を例えば反応性イオンエッチング（RIE）法に
より基板表面と垂直方向にエッチングしてゲート電極10
3の側壁にサイドウォールスペーサ104を形成する。次
に、このRIE法によるエッチングにより露出した半導体
基板１の表面及びゲート電極103上に例えばSiO2膜のよ
うなキャッピング絶縁膜105を形成する。次に、このサ
イドウォールスペーサ104及びゲート電極103をマスクと
し、かつキャッピング絶縁膜105を介して半導体基板101
中に例えばヒ素（As）のようなｎ型不純物を高濃度にイ
オン注入する。この場合、このイオン注入は、注入不純
物の分布のピーク（投影飛程Rpに対応する位置）が、第
４図において点線で示すように半導体基板101中に深く
位置するように行われている。この後、注入不純物の電
気的活性化のためのアニールを行う。これによって、サ
イドウォールスペーサ104の下側の部分に例えばn-型の
低不純物濃度部を有するn+型のソース領域及びドレイン
領域（図示せず）が形成される。
しかし、本発明の知見によれば、ソース領域及びドレ
イン領域を形成するためのｎ型不純物の高濃度イオン注
入を注入不純物の分布のピークが半導体基板１中深く位
置するように行った場合には、これらのソース領域及び
ドレイン領域の接合リークが生じてしまうという問題が
ある。この接合リークは、例えばMOSスタティックRAMに
おいては、データ保持電圧VDRに敏感に反映され、VDR不
良が発生する。なお、上述のようにソース領域及びドレ
イン領域の接合リークが生じる理由は未だ完全には解明
されていないが、注入不純物の分布のピークが半導体基
板１中深く位置するように高濃度イオン注入が行われる
ことにより、ソース領域及びドレイン領域の接合近傍に
結晶欠陥が多く発生することが主要な原因であると考え
られる。
イン領域を形成するためのｎ型不純物の高濃度イオン注
入を注入不純物の分布のピークが半導体基板１中深く位
置するように行った場合には、これらのソース領域及び
ドレイン領域の接合リークが生じてしまうという問題が
ある。この接合リークは、例えばMOSスタティックRAMに
おいては、データ保持電圧VDRに敏感に反映され、VDR不
良が発生する。なお、上述のようにソース領域及びドレ
イン領域の接合リークが生じる理由は未だ完全には解明
されていないが、注入不純物の分布のピークが半導体基
板１中深く位置するように高濃度イオン注入が行われる
ことにより、ソース領域及びドレイン領域の接合近傍に
結晶欠陥が多く発生することが主要な原因であると考え
られる。
従って本発明の目的は、ソース領域及びドレイン領域
の接合リークを有効に防止することができ、しかもソー
ス領域及びドレイン領域のシート抵抗を十分に低くする
ことができるMIS型半導体装置の製造方法を提供するこ
とにある。
の接合リークを有効に防止することができ、しかもソー
ス領域及びドレイン領域のシート抵抗を十分に低くする
ことができるMIS型半導体装置の製造方法を提供するこ
とにある。
上記目的を達成するために、本発明は、半導体基板
（１）上にゲート絶縁膜（２）を介してゲート電極
（３）を形成し、絶縁膜（５）を介して半導体基板
（１）中に不純物のイオン注入を行うことによりソース
領域及びドレイン領域を形成するようにしたMIS型半導
体装置の製造方法において、不純物の分布のピークが半
導体基板（１）と絶縁膜（５）との界面から±50Å以内
に位置するようにイオン注入を行うようにしている。
（１）上にゲート絶縁膜（２）を介してゲート電極
（３）を形成し、絶縁膜（５）を介して半導体基板
（１）中に不純物のイオン注入を行うことによりソース
領域及びドレイン領域を形成するようにしたMIS型半導
体装置の製造方法において、不純物の分布のピークが半
導体基板（１）と絶縁膜（５）との界面から±50Å以内
に位置するようにイオン注入を行うようにしている。
上述のように構成された本発明のMIS型半導体装置の
製造方法によれば、不純物の分布のピークが半導体基板
（１）と絶縁膜（５）との界面から±50Å以内に位置す
るようにイオン注入を行うようにしていることにより、
このイオン注入により半導体基板（１）に生じる損傷は
従来に比べて少なくなり、このためソース領域及びドレ
イン領域の接合近傍の結晶欠陥が低減される。これによ
って、ソース領域及びドレイン領域の接合リークを有効
に防止することができる。従って、このソース領域及び
ドレイン領域の接合リークに起因する不良を防止するこ
とができる。しかも、ソース領域及びドレイン領域のシ
ート抵抗を十分に低くすることができる。
製造方法によれば、不純物の分布のピークが半導体基板
（１）と絶縁膜（５）との界面から±50Å以内に位置す
るようにイオン注入を行うようにしていることにより、
このイオン注入により半導体基板（１）に生じる損傷は
従来に比べて少なくなり、このためソース領域及びドレ
イン領域の接合近傍の結晶欠陥が低減される。これによ
って、ソース領域及びドレイン領域の接合リークを有効
に防止することができる。従って、このソース領域及び
ドレイン領域の接合リークに起因する不良を防止するこ
とができる。しかも、ソース領域及びドレイン領域のシ
ート抵抗を十分に低くすることができる。
以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例によるMOSLSIの製造方法を
示す。
示す。
第１図に示すように、この実施例においては、まず例
えばｐ型Si基板のような半導体基板１に熱酸化法により
例えばSiO2膜のようなフィールド絶縁膜（図示せず）を
選択的に形成して素子間分離を行った後、このフィール
ド絶縁膜で囲まれた活性領域の表面に熱酸化法により例
えばSiO2膜のようなゲート絶縁膜２を形成する。
えばｐ型Si基板のような半導体基板１に熱酸化法により
例えばSiO2膜のようなフィールド絶縁膜（図示せず）を
選択的に形成して素子間分離を行った後、このフィール
ド絶縁膜で囲まれた活性領域の表面に熱酸化法により例
えばSiO2膜のようなゲート絶縁膜２を形成する。
次に、例えばCVD法により全面に多結晶Si膜を形成
し、この多結晶Si膜に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶SiO2をエッチングによ
り所定形状にパターニングしてゲート電極３を形成す
る。
し、この多結晶Si膜に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶SiO2をエッチングによ
り所定形状にパターニングしてゲート電極３を形成す
る。
次に、このゲート電極３をマスクとして例えばＰのよ
うなｎ型不純物を半導体基板１中に低濃度にイオン注入
する。次に、CVD法により全面に例えばSiO2膜を形成し
た後、このSiO2膜を例えばRIE法により基板表面と垂直
方向にエッチングしてゲート電極３の側壁にサイドウォ
ールスペーサ４を形成する。次に、このRIE法によるエ
ッチングにより露出した半導体基板１の表面及びゲート
電極３上に例えばSiO2膜のようなキャッピング絶縁膜５
を形成する。
うなｎ型不純物を半導体基板１中に低濃度にイオン注入
する。次に、CVD法により全面に例えばSiO2膜を形成し
た後、このSiO2膜を例えばRIE法により基板表面と垂直
方向にエッチングしてゲート電極３の側壁にサイドウォ
ールスペーサ４を形成する。次に、このRIE法によるエ
ッチングにより露出した半導体基板１の表面及びゲート
電極３上に例えばSiO2膜のようなキャッピング絶縁膜５
を形成する。
次に、このサイドウォールスペーサ４及びゲート電極
３をマスクとし、かつキャッピング絶縁膜５を介して半
導体基板１中に例えばAsのようなｎ型不純物を高濃度に
イオン注入する。この場合、この高濃度イオン注入は、
注入不純物の分布のピークが、半導体基板１とキャッピ
ング絶縁膜５との界面の近傍に位置するように行う。こ
の後、注入不純物の電気的活性化のためのアニールを行
う。これによって、サイドウォールスペーサ４の下側の
部分に例えばn-型の低不純物濃度部を有するn+型のソー
ス領域及びドレイン領域（図示せず）が形成される。
３をマスクとし、かつキャッピング絶縁膜５を介して半
導体基板１中に例えばAsのようなｎ型不純物を高濃度に
イオン注入する。この場合、この高濃度イオン注入は、
注入不純物の分布のピークが、半導体基板１とキャッピ
ング絶縁膜５との界面の近傍に位置するように行う。こ
の後、注入不純物の電気的活性化のためのアニールを行
う。これによって、サイドウォールスペーサ４の下側の
部分に例えばn-型の低不純物濃度部を有するn+型のソー
ス領域及びドレイン領域（図示せず）が形成される。
第２図はMOSスタティックRAMのVDRパス率と注入不純
物の分布のピークに対応するRpとの関係を示す。ここ
で、VDRパス率とは、VDR＝0.90Vに対するパス品の個数
に対するVDR＝0.45Vに対するパス品の個数の割合をい
う。なお、第２図において、Rp＝０は、半導体基板１と
キャッピング絶縁膜５との界面に対応する。第２図に示
すように、Rpの位置が半導体基板１中深くなるほどVDR
パス率が低下し、VDR特性が劣化することがわかる。し
かし、Rpの位置が半導体基板１とキャッピング絶縁膜５
との界面の近傍の場合にはVDRパス率は高く、特にRpの
位置が半導体基板１とキャッピング絶縁膜５との界面か
ら±50Å以内にある場合のVDRパス率は60％以上とな
る。
物の分布のピークに対応するRpとの関係を示す。ここ
で、VDRパス率とは、VDR＝0.90Vに対するパス品の個数
に対するVDR＝0.45Vに対するパス品の個数の割合をい
う。なお、第２図において、Rp＝０は、半導体基板１と
キャッピング絶縁膜５との界面に対応する。第２図に示
すように、Rpの位置が半導体基板１中深くなるほどVDR
パス率が低下し、VDR特性が劣化することがわかる。し
かし、Rpの位置が半導体基板１とキャッピング絶縁膜５
との界面の近傍の場合にはVDRパス率は高く、特にRpの
位置が半導体基板１とキャッピング絶縁膜５との界面か
ら±50Å以内にある場合のVDRパス率は60％以上とな
る。
第３図はソース領域及びドレイン領域のシート抵抗ρ
ｓと注入不純物の分布のピークに対応するRpとの関係を
示す。第３図に示すように、Rpの位置が半導体基板１と
キャッピング絶縁膜５との界面からこのキャッピング絶
縁膜５側に離れるに従ってソース領域及びドレイン領域
のシート抵抗ρｓは増大し、そのばらつきも大きくな
る。これは、キャッピング絶縁膜５中に注入不純物の多
くが分布するためである。第３図より、Rpの位置が半導
体基板１とキャッピング絶縁膜５との界面から±50Å以
内にある場合には、シート抵抗ρｓとして100Ω／□程
度の十分に低い値が得られることがわかる。
ｓと注入不純物の分布のピークに対応するRpとの関係を
示す。第３図に示すように、Rpの位置が半導体基板１と
キャッピング絶縁膜５との界面からこのキャッピング絶
縁膜５側に離れるに従ってソース領域及びドレイン領域
のシート抵抗ρｓは増大し、そのばらつきも大きくな
る。これは、キャッピング絶縁膜５中に注入不純物の多
くが分布するためである。第３図より、Rpの位置が半導
体基板１とキャッピング絶縁膜５との界面から±50Å以
内にある場合には、シート抵抗ρｓとして100Ω／□程
度の十分に低い値が得られることがわかる。
以上を総合すると、Rpの位置が半導体基板１とキャッ
ピング絶縁膜５との界面から±50Å以内にある場合に
は、VDRパス率とソース領域及びドレイン領域のシート
抵抗ρｓとの両方の要求が満足されることがわかる。
ピング絶縁膜５との界面から±50Å以内にある場合に
は、VDRパス率とソース領域及びドレイン領域のシート
抵抗ρｓとの両方の要求が満足されることがわかる。
以上のように、この実施例によれば、ソース領域及び
ドレイン領域を形成するための高濃度イオン注入を、注
入不純物の分布のピークが半導体基板１とキャッピング
絶縁膜５との界面の近傍に位置するように行っているの
で、ソース領域及びドレイン領域の接合リークを有効に
防止することができる。このため、このソース領域及び
ドレイン領域の接合リークに起因する不良を防止するこ
とができる。例えば、MOSスタティックRAMの場合には、
VDR不良を防止することができる。
ドレイン領域を形成するための高濃度イオン注入を、注
入不純物の分布のピークが半導体基板１とキャッピング
絶縁膜５との界面の近傍に位置するように行っているの
で、ソース領域及びドレイン領域の接合リークを有効に
防止することができる。このため、このソース領域及び
ドレイン領域の接合リークに起因する不良を防止するこ
とができる。例えば、MOSスタティックRAMの場合には、
VDR不良を防止することができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、本発明は、MOSスタティックRAM以外の各種の
MIS型半導体装置の製造に適用することが可能である。
MIS型半導体装置の製造に適用することが可能である。
以上説明したように、本発明によれば、不純物の分布
のピークが半導体基板と絶縁膜との界面から±50Å以内
に位置するようにイオン注入を行うようにしているの
で、このイオン注入により半導体基板中に生じる損傷が
少なくなり、従ってソース領域及びドレイン領域の接合
近傍の結晶欠陥を低減することができる。これによっ
て、ソース領域及びドレイン領域の接合リークを有効に
防止することができる。しかも、ソース領域及びドレイ
ン領域のシート抵抗を十分に低くすることができる。
のピークが半導体基板と絶縁膜との界面から±50Å以内
に位置するようにイオン注入を行うようにしているの
で、このイオン注入により半導体基板中に生じる損傷が
少なくなり、従ってソース領域及びドレイン領域の接合
近傍の結晶欠陥を低減することができる。これによっ
て、ソース領域及びドレイン領域の接合リークを有効に
防止することができる。しかも、ソース領域及びドレイ
ン領域のシート抵抗を十分に低くすることができる。
第１図は本発明の一実施例によるMOSLSIの製造方法を説
明するための断面図、第２図はMOSスタティックRAMのV
DRパス率とRpとの関係を示すグラフ、第３図はソース領
域及びドレイン領域のシート抵抗とRpとの関係を示すグ
ラフ、第４図は従来のMOSLSIの製造方法を説明するため
の断面図である。 図面における主要な符号の説明 1:半導体基板、2:ゲート絶縁膜、3:ゲート電極、4:サイ
ドウォールスペーサ、5:キャッピング絶縁膜。
明するための断面図、第２図はMOSスタティックRAMのV
DRパス率とRpとの関係を示すグラフ、第３図はソース領
域及びドレイン領域のシート抵抗とRpとの関係を示すグ
ラフ、第４図は従来のMOSLSIの製造方法を説明するため
の断面図である。 図面における主要な符号の説明 1:半導体基板、2:ゲート絶縁膜、3:ゲート電極、4:サイ
ドウォールスペーサ、5:キャッピング絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 信一 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭59−205759（ＪＰ，Ａ) 特開 平３−110837（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/265
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、絶縁膜を介して上記半導体基板中に不
純物のイオン注入を行うことによりソース領域及びドレ
イン領域を形成するようにしたMIS型半導体装置の製造
方法において、 上記不純物の分布のピークが上記半導体基板と上記絶縁
膜との界面から±50Å以内に位置するように上記イオン
注入を行うようにしたことを特徴とするMIS型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173328A JP3035996B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173328A JP3035996B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461348A JPH0461348A (ja) | 1992-02-27 |
| JP3035996B2 true JP3035996B2 (ja) | 2000-04-24 |
Family
ID=15958397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173328A Expired - Lifetime JP3035996B2 (ja) | 1990-06-29 | 1990-06-29 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035996B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329704B1 (en) * | 1999-12-09 | 2001-12-11 | International Business Machines Corporation | Ultra-shallow junction dopant layer having a peak concentration within a dielectric layer |
-
1990
- 1990-06-29 JP JP2173328A patent/JP3035996B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461348A (ja) | 1992-02-27 |
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