JPH088430A - Ｍｏｓトランジスタ及びその形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 チャネル形成部のｐｎ接合付近での電界強度
を充分に緩和できるＭＯＳトランジスタ及びその形成方
法を提供し、素子構造の微細化を促進する。 【構成】 半導体基板１１ａは表面に凸部１１ａを有し
ている。凸部１１ａの上面にはゲート酸化膜１２を介し
てゲート電極１３が形成されている。凸部１１ａの両側
壁からゲート電極１３の側方側にかけての半導体基板１
１の表面層には、ソース１４及びドレイン１５の低濃度
領域１４ａ，１５ａが配置されている。また、ゲート電
極１３を挟んた低濃度領域１４ａ，１５ｂの両側の半導
体基板１１表面層には低濃度領域１４ａ，１５ａと接合
する状態でソース１４及びドレイン１５の高濃度領域１
４ｂ，１５ｂが配置されている。これによって、ゲート
電極１３下のチャネル形成部とドレイン１５の高濃度領
域１５ｂとが、凸部１１ａの段差に対応した間隔を保っ
て配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタ及
びその形成方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、素
子構造の微細化が進展している。ＭＯＳトランジスタで
は、上記微細化の進展によってゲート長が１．０μｍ程
度以下になると、短チャネル効果やホットキャリア効果
のような信頼性に影響を及ぼす現象が発生し易くなる。
そこで、ＭＯＳトランジスタでは、例えば図７（２）ま
たは図８（２）に示すようなＬＤＤ（Lightly-Doped Dr
ain)構造で素子を構成することによって上記現象の発生
を防止している。

【０００３】図７（２）に示すＭＯＳトランジスタ７
は、例えば以下のようにして形成する。先ず、図７
（１）に示すように、ｐ型シリコンからなる基板７１の
表面にゲート酸化膜７２を介してゲート電極形成層７３
を成膜する。さらに、この上面にレジストからなるエッ
チングパターン７４を形成し、この上方からゲート電極
形成層７３をエッチングしてゲート電極７５を形成す
る。次いで、図７（２）に示すように、エッチングパタ
ーン（７４）を除去した後、基板７１を回転させながら
ゲート電極７５をマスクにした斜めイオン注入によって
ｎ型の不純物イオン７６を基板７１に注入する。この斜
めイオン注入は、ゲート電極７５を突き抜けない程度の
高エネルギーで行うことによって、ゲート電極７５の端
部下方にまで不純物イオン７６を注入する。そして、注
入した不純物イオン７６を基板７１中に熱拡散させて、
ゲート電極７５の両端下方からその側周部における基板
７１の表面側に低濃度領域７７ａ，７８ａと高濃度領域
７７ｂ，７８ｂとからなるソース７７及びドレイン７８
を形成する。

【０００４】そして、図８（２）に示すＭＯＳトランジ
スタを形成する場合には、上記図７（２）で示した工程
に引き続き、図８（１）に示すようにゲート電極７５の
側壁にサイドウォール８１を形成する。次いで、図８
（２）に示すように、ゲート電極７５とサイドウォール
８１とをマスクにして、基板７１の表面に対してほぼ０
度の入射角度からｎ型の不純物イオン８２を注入する。
その後、この不純物イオン８２を基板７１中に熱拡散さ
せ、ゲート電極７５の両端下方からその側方側における
基板７１の表面側に８３ａ，８４ａと高濃度領域８３
ｂ，８４ｂとからなるソース８３及びドレイン８４を形
成する。

【０００５】上記のようにして形成されたＭＯＳトラン
ジスタ７，８では、斜めイオン注入によってチャネル形
成部と接するドレイン７８，８４の端部に不純物濃度が
低い低濃度領域が形成される。このため、短チャネル効
果を防止するために基板７１のｐ型不純物濃度を高くし
た場合に、この低濃度領域によって素子内の電界強度が
緩和される。したがって、チャネルのエレクトロンが高
電界によってホットエレクトロンになることが防止され
る。

【０００６】

【発明が解決しようとする課題】しかし、上記ＭＯＳト
ランジスタでは、ソース及びドレインの低濃度領域の形
成範囲が、ゲート電極の高さとサイドウォールの幅と斜
めイオン注入の際の不純物イオンの注入エネルギー及び
入射角度とによって制限される。上記ゲート電極の高さ
は、素子構造の微細化によって薄膜化する傾向にあり、
これに伴ってサイドウォールの幅も狭くなる。そして、
不純物イオンの注入エネルギーの上限はゲート電極を突
き抜けない範囲に設定する必要があることから、ゲート
電極の薄膜化によって注入エネルギーも低エネルギー化
する傾向にある。

【０００７】これらのことから、上記構造のＭＯＳトラ
ンジスタでは、素子構造の微細化に伴って低濃度領域の
形成範囲が縮小される傾向にある。また、素子構造の微
細化に伴い、短チャネル効果を防止するための基板濃度
はますます上昇する傾向にある。したがって、今後さら
に素子の微細化が進んだ場合には、上記ＬＤＤ構造のＭ
ＯＳトランジスタでは素子内の電界を充分に緩和するこ
とが困難になってきている。例えば、上記図８（２）で
示したＬＤＤ構造で短チャネル効果を防止しかつホット
エレクトロンの発生を防止できる微細化の範囲は、上記
ドレインの高濃度領域及び低濃度領域にヒ素を拡散させ
た場合でゲート長が約０．３５μｍ以上であり、低濃度
領域にリンとヒ素、高濃度領域にヒ素を拡散させた場合
でゲート長が約０．２５μｍ以上の素子に制限される。
このため、ＭＯＳトランジスタの微細化を上記ＬＤＤ構
造のままで進めた場合には、素子内で発生する強い電界
によってホットエレクトロンが発生し易くなる。そし
て、このホットエレクトロンによる衝突イオン化で発生
たキャリアがゲート酸化膜に捕獲された場合には、例え
ばしきい値電圧やコンダクタンスのような素子特性が劣
化する。

【０００８】そこで、本発明は、チャネル形成部のｐｎ
接合付近での電界強度を充分に緩和できるＭＯＳトラン
ジスタ及びその形成方法を提供することによって、ＭＯ
Ｓトランジスタの微細化を促進させることを目的とす
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
の本発明の第１のＭＯＳトランジスタは、表面に凸部を
有する半導体基板に形成されている。上記半導体基板の
凸部の上面にはゲート酸化膜を介してゲート電極が形成
されている。そして、上記ゲート電極の両側には、少な
くとも当該半導体基板の凸部の両側壁に沿ってソース及
びドレインの低濃度領域が配置されている。また、上記
ゲート電極を挟んだ当該低濃度領域の両側には当該低濃
度領域と接合する状態で上記半導体基板の表面に沿って
ソース及びドレインの高濃度領域が配置されている。

【００１０】また、本発明の第１のＭＯＳトランジスタ
の形成方法は、以下の手順によって行う。第１工程で
は、半導体基板上にゲート酸化膜を介してゲート電極形
成層を成膜し、当該ゲート電極形成層の上面にレジスト
パターンを形成する。次いで、レジストパターンをマス
クにして上記ゲート電極形成層と上記ゲート酸化膜と上
記半導体基板の上層とをエッチングすることによって当
該ゲート電極形成層からなるゲート電極を形成すると共
に当該ゲート電極の下方にゲート酸化膜を介して当該半
導体基板の凸部を形成する。その後、第２の工程で、半
導体基板を回転させながら斜めイオン注入法によって当
該半導体基板に不純物イオンを注入する。これによっ
て、当該不純物イオンが注入された半導体基板中におい
て当該斜めイオン注入の際に上記ゲート電極の影になっ
て少なくとも一方向からは上記不純物イオンが注入され
ない部分にソース及びドレインの低濃度領域を形成し、
その他の部分に当該ソース及びドレインの高濃度領域を
形成する。

【００１１】また、第２のＭＯＳトランジスタの形成方
法は、上記第２の工程で上記斜めイオン注入と上記半導
体基板に対してほぼ０度の入射角度からのイオン注入と
を行い、当該半導体基板中にソース及びドレインの高濃
度領域を形成する。

【００１２】さらに、第３のＭＯＳトランジスタの形成
方法は、上記第２工程の後、第３の工程として上記ゲー
ト電極の側壁と当該ゲート電極下方の上記ゲート酸化膜
及び上記半導体基板の側壁とにサイドウォールを形成す
る。次いで、第４の工程として、上記ゲート電極と上記
サイドウォールとをマスクにして、上記半導体基板に対
してほぼ０度の入射角度からのイオン注入を行い、当該
半導体基板中にソース及びドレインの高濃度領域を形成
する。

【００１３】

【作用】上記のＭＯＳトランジスタでは、ゲート電極は
半導体基板の凸部の上面に形成され、ソース及びドレイ
ンの低濃度領域が半導体基板の凸部の側壁に沿って形成
されている。このことから、上記ＭＯＳトランジスタで
は、ゲート電極の下方のチャネル形成部と上記ドレイン
の高濃度領域とは、半導体基板の凸部の段差に対応した
間隔を保って配置される。したがって、上記ＭＯＳトラ
ンジスタでは、上記段差に対応して素子内の電界が緩和
される。

【００１４】さらに、上記ＭＯＳトランジスタの形成方
法では、レジストパターンをマスクにしたエッチングに
よって半導体基板に凸部が形成され、この凸部上にゲー
ト電極が形成される。そして、このような状態で半導体
基板に対して斜めイオン注入を行うことから、上記低濃
度領域は、当該半導体基板の凸部の段差に対応して広く
形成される。

【００１５】

【実施例】以下、本発明の第１実施例のＭＯＳトランジ
スタを図１に基づいて説明する。図に示すように、ＭＯ
Ｓトランジスタ１は、表面に凸部１１ａを有する半導体
基板１１に形成されている。この半導体基板１１の凸１
１ａの上面には、ゲート酸化膜１２が形成されている。
ゲート酸化膜１２上にはゲート電極１３が形成されてい
る。上記半導体基板１１の凸部１１ａの両側壁から上記
ゲート電極１３の側方側にかけての半導体基板１１の表
面側には、ソース１４とドレイン１５とが形成されてい
る。

【００１６】上記半導体基板１１の凸部１１ａ表面は、
その両側の凹部１１ｂ表面よりも３０〜５０ｎｍ程度高
く形成されている。また、この半導体基板１１は、例え
ばｐ型のシリコンからなるものである。Ｐ型の不純物と
しては、例えば１０¹⁷ｃｍ^-3程度のホウ素が導入されて
いる。

【００１７】上記ゲート酸化膜１２は、例えばシリコン
酸化膜からなるものである。

【００１８】上記ゲート電極１３は、例えば下層ポリシ
リコンと上層タングステンシリサイドとからなるポリサ
イド構造で形成されている。このゲート電極１３は、ゲ
ート長Ｌが０．３μｍ程度のものである。

【００１９】上記ソース１４及びドレイン１５は、上記
半導体基板１１中に形成される不純物拡散層であり、こ
こでは、例えばｎ型の不純物としてヒ素イオンが拡散さ
れている。このソース１４及びドレイン１５は、低濃度
領域１４ａ，１５ａと当該低濃度領域１４ａ及び１５ｂ
と比較して上記不純物の拡散濃度が高い高濃度領域１４
ｂ，１５ｂとで構成されている。上記低濃度領域１４
ａ，１５ａは、半導体基板１１の凸部１１ａの両側壁か
ら凹部１１ｂに沿って配置されている。この低濃度領域
１４ａ，１５ａには、上記ｎ型不純物が１０¹⁸〜１０¹⁹
ｃｍ^-3程度の濃度で拡散している。一方、上記高濃度領
域１４ｂ，１５ｂは、ゲート電極１３を挟んで上記低濃
度領域１４ａ，１５ａの外側に配置され、上記低濃度領
域１４ａ，１５ａと接合する状態で半導体基板１１の凹
部１１ｂ表面に沿って配置されている。この接合部分で
は、低濃度領域１４ａ，１５ａから高濃度領域１４ｂ，
１５ｂに向かって不純物の拡散濃度が低濃度から高濃度
に緩やかに遷移している。そして、高濃度領域１４ｂ，
１５ｂには、上記ｎ型不純物が最高濃度で１０¹⁹〜１０
²⁰ｃｍ^-3程度の濃度で拡散している。

【００２０】上記のＭＯＳトランジスタ１では、半導体
基板１１の凸部１１ａの上面にゲート電極１３が形成さ
れ、ソース１４及びドレイン１５の高濃度領域１４ｂ，
１５ｂは半導体基板１１の凹部１１ｂの表面に沿って形
成されている。このため、ゲート電極１３の下方のチャ
ネル形成部と上記ドレイン１５の高濃度領域１５ｂと
は、半導体基板１１表面の凸部１１ａの段差に対応した
間隔に保たれる。したがって、上記ＭＯＳトランジスタ
１では、上記段差に対応して素子内の電界が緩和され
る。

【００２１】次に、第２実施例のＭＯＳトランジスタを
図２に基づいて説明する。このＭＯＳトランジスタ２
は、上記第１実施例のトランジスタ（１）において、ソ
ース２４及びドレイン２５の低濃度領域２４ａ，２５ａ
を半導体基板１１の凸部１１ａの両側壁に沿って配置
し、高濃度領域２４ｂ，２５ｂを半導体基板１１の凹部
１１表面に沿って配置したものである。上記高濃度領域
２４ｂ，２５ｂには、上記ｎ型不純物が１０²⁰〜１０²¹
ｃｍ^-3程度の濃度で拡散している。

【００２２】上記ＭＯＳトランジスタ２では、上記第１
実施例のＭＯＳトランジスタと同様に、ゲート電極１３
下のチャネル形成部とドレイン２５の高濃度領域２５ｂ
とが、半導体基板１１の凸部１１ａの段差に対応した間
隔を保って配置される。したがって、上記第１実施例の
ＭＯＳトランジスタと同様に、チャネルとドレイン２５
とが接する部分では、半導体基板１１の表面の段差に対
応して不純物の濃度分布が緩和される。そして、このＭ
ＯＳトランジスタ２は、第１実施例のＭＯＳトランジス
タと比較してチャネルと各高濃度領域２４ｂ，２５ｂと
の距離が小さくなる。しかし、各高濃度領域２４ｂ，２
５ｂの不純物濃度は、低濃度領域２４ａ，２５ａの不純
物量に規制されずに高くすることができる。したがっ
て、低濃度領域２４ａ，２５ａと高濃度領域２４ｂ，２
５ｂとの濃度を１桁以上異なる状態にすることが可能に
なる。

【００２３】次に、第３実施例のＭＯＳトランジスタを
図３に基づいて説明する。ＭＯＳトランジスタ３は、上
記第１実施例のトランジスタ（１）において、ゲート電
極１３及びゲート電極１３下方のゲート酸化膜１２の側
壁と半導体基板１１の凸部１１ａの側壁とに、サイドウ
ォール３６を配置したものである。そして、ソース３４
及びドレイン３５の低濃度領域３４ａ，３５ａを半導体
基板１１の凸部１１ａの両側壁からサイドウォール３６
の下面に沿って配置し、高濃度領域３４ｂ，３５ｂをゲ
ート電極１３を挟んで上記低濃度領域３４ａ，３５ａの
外側に配置したものである。上記高濃度領域３４ｂ，３
５ｂには、上記ｎ型不純物が１０²⁰〜１０²¹ｃｍ^-3程度
の濃度で拡散している。

【００２４】上記ＭＯＳトランジスタ３では、上記第１
及び第２実施例のＭＯＳトランジスタ（１，２）と同様
に、ゲート電極１３下のチャネル形成部とドレイン３５
の高濃度領域３５ｂとは、半導体基板１１の段差に対応
した間隔を保って配置される。したがって、上記第１及
び第２実施例のＭＯＳトランジスタと同様に、チャネル
とドレイン３５とが接する部分では、半導体基板１１の
表面の段差に対応して不純物の濃度分布が緩和される。
また、サイドウォール３６の幅の分だけ上記第２実施例
のＭＯＳトランジスタ（２）と比較して、チャネル形成
部と各高濃度領域，３４ｂ，３５ｂとの距離を大きくで
きる。このため、ＭＯＳトランジスタ（２）よりも不純
物の濃度分布が緩やかになる。さらに、低濃度領域３４
ａ，３５ａと高濃度領域３４ｂ，３５ｂとの濃度を１桁
以上異なる状態にすることが可能になる。

【００２５】次に、上記各実施例で示したＭＯＳトラン
ジスタの形成方法を説明する。第１のＭＯＳトランジス
タの形成方法は、上記第１実施例で示したＭＯＳトラン
ジスタの形成方法であり、図４に基づいて説明する。先
ず、第１工程では、図４（１）に示すように、ｐ型シリ
コンからなる半導体基板１１の表面に熱酸化法によって
シリコン酸化膜からなるゲート酸化膜１２を成膜する。

【００２６】次に、ゲート酸化膜１２上面に、ゲート電
極形成層１３ａを成膜する。ここでは、先ず、ＣＶＤ法
によってゲート酸化膜１２上にポリシリコンを堆積させ
る。さらに、ＣＶＤ法によってこのポリシリコンの上面
にタングステンシリサイドを堆積させる。これによっ
て、ゲート酸化膜１２上にポリシリコンとタングステン
シリサイドとのポリサイド構造からなるゲート電極形成
層１３ａを成膜する。

【００２７】次いで、ゲート電極形成層１３ａの上面に
レジストを塗布してレジスト膜を成膜する。そしてこの
レジスト膜をリソグラフィーによってパターニングし、
これによってレジストパターン４１を形成する。

【００２８】その後、このレジストパターン４１をマス
クにして、上記ゲート電極形成層１３ａをエッチングし
てゲート電極１３を形成する。ここではさらに、ゲート
電極１３の形成に引き続いて、ゲート電極１３から露出
するゲート酸化膜１２をエッチングし、さらに半導体基
板１１の表面層を３０〜５０ｎｍ程度エッチングする。
これによって、半導体基板１１の表面に凹凸形状を形成
する。

【００２９】次に、第２の工程では、図４（２）に示す
ように、半導体基板１１を回転させながら、斜めイオン
注入法によってｎ型の不純物イオン４を半導体基板１１
に注入する。この斜めイオン注入は、不純物イオン４が
ゲート電極１３を突き抜けない程度の高エネルギーで行
うことによって、ゲート電極１３の下方にまで不純物イ
オン４を注入する。また、不純物イオン４の半導体基板
１１に対する注入効率から、不純物イオン４の半導体基
板１１に対する入射角度を３０〜４５度程度に設定す
る。その後、上記不純物イオン４を半導体基板１１中で
熱拡散させる。これによって当該不純物イオン４が注入
された半導体基板１１中において、当該斜めイオン注入
の際にゲート電極１３の影になって少なくとも一方向か
らは不純物イオン４が注入されない部分にソース１４及
びドレイン１５の低濃度領域１４ａ，１５ａを形成す
る。また、その他の部分にソース１４及びドレイン１５
の高濃度領域１４ｂ，１５ｂを形成する。

【００３０】上記第１のＭＯＳトランジスタの形成方法
では、ゲート電極１３を形成するためのレジストターン
４１をマスクにして半導体基板１１の表面層がエッチン
グされるため、ゲート電極１３周囲の半導体基板１１表
面は、ゲート電極１３下部の半導体基板１１表面よりも
低くなる。そして、このような状態で半導体基板１１に
対して斜めイオン注入を行うため、低濃度領域１４ａ，
１５ａの面積は、上記半導体基板１１の表面に形成され
る段差に対応して広くなる。したがって、ゲート電極１
３の薄膜化によらず、電界緩和に必要な最低限の面積の
低濃度領域１４ａ，１５ａを有するＭＯＳトランジスタ
１が形成される。

【００３１】次に、第２のＭＯＳトランジスタの形成方
法として、上記第２実施例で示したＭＯＳトランジスタ
の形成方法を説明する。第２実施例のＭＯＳトランジス
タは、例えば、上記第１のＭＯＳトランジスタの形成方
法の第２工程に引き続き、図５に示す第３工程を行うこ
とによって形成される。上記第３工程では、半導体基板
１１に対してほぼ０度の入射角度から、ｎ型の不純物イ
オン５を注入する。この不純物イオン５としては、例え
ば上記と同様のヒ素イオンを用いる。その後、上記不純
物イオン５を半導体基板１１中で熱拡散させる。これに
よって、半導体基板１１の凹部１１ｂの表面に沿って高
濃度領域２４ｂ，２５ｂを形成する。

【００３２】上記ＭＯＳトランジスタの形成方法では、
２度のイオン注入によって形成される各高濃度領域２４
ｂ，２５ｂは、斜めイオン注入のみによって形成される
低濃度領域２４ａ，２５ａの不純物濃度に制限されず所
定の不純物濃度で形成される。また、低濃度領域２４
ａ，２５ｂは上記半導体基板１１の凸部１１ａ側壁に沿
って形成される。したがって、上記凸部１１ａの段差を
所定の大きさにすることによって、電界緩和に必要な最
低限の面積の低濃度領域２４ａ，２５ａを有するＭＯＳ
トランジスタ２が形成される。

【００３３】次に、第３のＭＯＳトランジスタの形成方
法として、上記第３実施例で示したＭＯＳトランジスタ
の形成方法を説明する。第３実施例のＭＯＳトランジス
タは、例えば、上記第１のＭＯＳトランジスタの形成方
法の第２工程に引き続き、図６に示す第３，第４工程を
行うことによって形成される。先ず、図６（１）に示す
第３工程では、ゲート電極１３の側壁と当該ゲート電極
１３下方のゲート酸化膜１２側壁と半導体基板１１の凸
部１１ａの側壁とにサイドウォール３６を形成する。こ
こでは、例えば、半導体基板１１の表面側に、当該半導
体基板１１，ゲート酸化膜１２及びゲート電極１３の露
出面を覆う状態でシリコン酸化膜（図示せず）を成膜す
る。次に、このシリコン酸化膜を等方的にドライエッチ
ングする。そして、上記側壁にのみ上記シリコン酸化膜
を残し、これをサイドウォール３６とする。

【００３４】次に、図６（２）に示す第４の工程では、
半導体基板１１の表面側にｎ型不純物の高濃度領域３４
ｂ，３５ｂを形成する。ここでは、ゲート電極１３とサ
イドウォール３６とをマスクにして、半導体基板１１に
対してほぼ０度の入射角度からｎ型の不純物イオン６を
注入する。この不純物イオン６としては、例えば上記と
同様のヒ素イオンを用いる。その後、上記不純物イオン
６を半導体基板１１中で熱拡散させる。これによって、
低濃度領域３４ａ，３５ａを半導体基板１１の凸部１１
ａの側壁からサイドウォール３６の下面に沿って形成
し、高濃度領域３４ｂ，３５ｂをゲート電極１３を挟ん
で上記低濃度領域３４ａ，３５ａの外側形成する。

【００３５】上記ＭＯＳトランジスタの形成方法では、
２度のイオン注入によって形成される各高濃度領域３４
ｂ，３５ｂは、斜めイオン注入のみによって形成される
低濃度領域３４ａ，３５ａの不純物濃度に制限されず所
定の不純物濃度で形成される。そして、上記半導体基板
１１表面の段差とサイドウォールの幅とに対応した低濃
度領域３４ａ，３５ａが形成される。したがって、上記
第１のＭＯＳトランジスタの形成方法と同様に、ゲート
電極１３の薄膜化によらず、電界緩和に必要な最低限の
面積の低濃度領域１４ａ，１５ａを有するＭＯＳトラン
ジスタ１が形成される。

【００３６】以上、上記各実施例では、よりキャリアの
移動度の高いｎチャンネルのＭＯＳトランジスタを例に
取って説明を行った。しかし、本発明は、ｐチャンネル
のＭＯＳトランジスタにも適用可能である。

【００３７】

【発明の効果】以上、説明したように本発明のＭＯＳト
ランジスタによれば、半導体基板の凸部上にゲート電極
を配置し当該凸部の側壁にソース及びドレインの低濃度
領域を配置することによって、チャネル形成部とドレイ
ンの高濃度領域とを上記凸部の段差に対応した間隔で配
置することが可能になる。このため、半導体基板の表面
が平坦に形成されたＭＯＳトランジスタと比較して、チ
ャネル形成部とドレインとのｐｎ付近でより高い電界緩
和能力を得ることが可能になる。したがって、微細化に
よって不純物濃度が高濃度化するＭＯＳトランジスタで
ホットキャリアの発生を防止でき、ＭＯＳトランジスタ
の微細化を図ることが可能になる。また、本発明のＭＯ
Ｓトランジスタの形成方法によれば、同一のマスクでゲ
ート電極形成層と半導体基板の表面層をエッチングした
後半導体基板に対して斜めイオン注入を行うことによっ
て、この斜めイオン注入で形成されるソース及びドレイ
ンの低濃度領域をより広く形成することが可能になる。
このため、微細化によるゲート電極の薄膜化に制限され
ず、素子内の電界を充分に緩和できるＭＯＳトランジス
タを形成することができる。

【図面の簡単な説明】

【図１】第１実施例のＭＯＳトランジスタの断面図であ
る。

【図２】第２実施例のＭＯＳトランジスタの断面図であ
る。

【図３】第３実施例のＭＯＳトランジスタの断面図であ
る。

【図４】第１実施例のＭＯＳＴｒの形成方法を示す図で
ある。

【図５】第２実施例のＭＯＳＴｒの形成方法を示す図で
ある。

【図６】第３実施例のＭＯＳＴｒの形成方法を示す図で
ある。

【図７】従来例を説明する図である。

【図８】従来例を説明する図である。

【符号の説明】

４，５，６ 不純物イオン １１ 半導体基板 １１ａ 凸部 １２ ゲート酸化膜 １３ ゲート電極 １３ａ ゲート電極形成層 １４，２４，３４ ソース １５，２５，３５ ドレイン １４ａ，１５ａ，２４ａ，２５ａ，３４ａ，３５ａ 高
濃度領域 １４ｂ，１５ｂ，２４ｂ，２５ｂ，３４ｂ，３５ｂ 高
濃度領域 ３６ サイドウォール ４１ レジストパターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｘ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 表面に凸部を有する半導体基板と、 前記半導体基板の凸部の上面に形成されるゲート酸化膜
   と、 前記ゲート酸化膜上に形成されるゲート電極と、 ソース及びドレインを形成する不純物拡散層であって、
   少なくとも前記半導体基板の前記凸部の両側壁に沿って
   当該半導体基板中に配置される低濃度領域と、 前記低濃度領域と共に前記ソース及びドレインを構成し
   前記低濃度領域よりも不純物濃度が高い不純物拡散層で
   あって、前記低濃度領域と接合する状態で前記ゲート電
   極を挟んで当該低濃度領域の両側の前記半導体基板表面
   に沿って当該半導体基板中に配置される高濃度領域とか
   らなることを特徴とするＭＯＳトランジスタ。
2. 【請求項２】 半導体基板上にゲート酸化膜を介してゲ
   ート電極形成層を成膜し、当該ゲート電極形成層の上面
   にレジストパターンを形成し、次いで当該レジストパタ
   ーンをマスクにして前記ゲート電極形成層と前記ゲート
   酸化膜と前記半導体基板の上層とをエッチングすること
   によって当該ゲート電極形成層からなるゲート電極を形
   成すると共に当該ゲート電極の下方にゲート酸化膜を介
   して当該半導体基板の凸部を形成する第１工程と、 前記半導体基板を回転させながら前記ゲート電極をマス
   クにした斜めイオン注入によって当該半導体基板に不純
   物イオンを注入し、当該不純物イオンが注入された半導
   体基板中において当該斜めイオン注入の際に前記ゲート
   電極の影になって少なくとも一方向からは前記不純物イ
   オンが注入されない部分にソース及びドレインの低濃度
   領域を形成しその他の部分に当該ソース及びドレインの
   高濃度領域を形成する第２工程とを行うことを特徴とす
   るＭＯＳトランジスタの形成方法。
3. 【請求項３】 請求項２記載のＭＯＳトランジスタの形
   成方法において、 前記第２の工程では、前記斜めイオン注入法による不純
   物イオンの注入と前記半導体基板に対してほぼ０度の入
   射角度からのイオン注入とによって当該半導体基板に前
   記不純物イオンと同じ導電型の不純物イオンを注入し、
   当該半導体基板中にソース及びドレインの高濃度領域を
   形成することを特徴とするＭＯＳトランジスタの形成方
   法。
4. 【請求項４】 請求項２記載のＭＯＳトランジスタの形
   成方法において、 前記第２工程の後、前記ゲート電極の側壁と当該ゲート
   電極下方の前記ゲート酸化膜及び前記半導体基板の側壁
   とにサイドウォールを形成する第３工程と、 前記ゲート電極と前記サイドウォールとをマスクにして
   前記半導体基板に対してほぼ０度の入射角度から前記不
   純物イオンと同じ導電型の不純物イオンを注入し、当該
   半導体基板中にソース及びドレインの高濃度領域を形成
   する第４の工程とを行うことを特徴とするＭＯＳトラン
   ジスタの形成方法。