JPH1074945A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1074945A
JPH1074945A JP9203574A JP20357497A JPH1074945A JP H1074945 A JPH1074945 A JP H1074945A JP 9203574 A JP9203574 A JP 9203574A JP 20357497 A JP20357497 A JP 20357497A JP H1074945 A JPH1074945 A JP H1074945A
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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

(57)【要約】 【課題】ソース抵抗の増加なしに、ホットキャリア効果
による素子特性の低下を抑制する。 【解決手段】第１導電型の半導体基板３１と、その表面
に形成されて素子の活性領域を限定する素子分離領域３
３と、活性領域の一端側に形成されたトレンチ３７と、
トレンチ３７の側面と底面の所定部分とに形成されたゲ
ート酸化膜４１と、ゲート酸化膜４１の表面に、下面と
一方の側面とが接合するように形成されたゲート４３
と、ゲート４３の他方の側面に接合するように形成され
た側壁４７と、トレンチ３７の底面に、ゲート４３の下
面と所定部分重畳するように、半導体基板３１と反対の
導電型である第２導電型の不純物が低濃度にドーピング
された低濃度領域４５と、ゲート４３と側壁４７とをマ
スクとして第２導電型の不純物が高濃度にドーピングさ
れたソース領域４９及びドレイン領域５１とを含んで半
導体装置を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に短いゲートの形成が容易であり、
低濃度領域をドレインにのみ形成してソースの抵抗を減
少させることのできる半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】半導体装置が高集積化されるにつれてゲ
ートの幅が狭くなって、チャンネルの長さが短くなる。
従って、ドレイン付近の電界強度が増加して、素子動作
時にドレイン付近の空乏層でチャンネル領域のキャリア
が加速されてゲート酸化膜へ注入されるホットキャリア
効果(hot-carrier effect)が起きる。前記ゲート酸化膜
に注入されたキャリアは、半導体基板とゲート酸化膜と
の界面に準位を生成させて、しきい値電圧(threshold v
olatge: ＶＴＨ) を変化させるか、あるいは相互コンダ
クタンスを低下させて素子特性を低下させる。従って、
ホットキャリア効果による素子特性の低下を減少させる
ためにＬＤＤ(Lightly Doped Drain) などの構造が用い
られている。
【０００３】図５は、従来の半導体装置の断面図であ
る。前記半導体装置はＰ形半導体基板１１上の所定部分
に素子の活性領域を限定する素子分離領域１３がＬＯＣ
ＯＳ(Local Oxidation of Silicon)方法によって形成さ
れる。そして、半導体基板１１の活性領域上の所定部分
にゲート酸化膜１５を介在させてゲート１７が形成さ
れ、このゲート１７上にキャップ層１９が形成される。
また、ゲート１７とキャップ層１９との側面に、側壁２
３が形成される。そして、ゲート１７の両側の半導体基
板１１には、Ｎ形の不純物が低濃度にドーピングされた
ＬＤＤ構造を成す低濃度領域２１が形成される。次に、
半導体基板１１に、低濃度領域２１と所定部分重畳する
ようにＮ形の不純物が高濃度にドーピングされてソース
領域２５及びドレイン領域２７が形成される。ソース領
域２５及びドレイン領域２７は、キャップ酸化膜１９と
側壁２３とをマスクとして形成されるもので、ゲート１
７との間に低濃度領域２１が残るようにする。
【０００４】
【発明が解決しようとする課題】しかし、上述した半導
体装置は、ＬＤＤ構造を成す低濃度領域がドレイン領域
だけでなくソース領域にも形成されるので、ソース抵抗
が増加して電流特性が低下するという問題点があった。
そして、ドレインのバイアスが増加すると、空乏領域が
増加してソースの電位障壁を低くするドレイン−誘起障
壁減少（Drain-Induced Barrier Lowing：以下、“ＤＩ
ＢＬ”という）が生じる問題点があった。
【０００５】また、フォトリソグラフィ方法の限界によ
って、ゲートの幅を減らし難いという問題点もあった。
従って、本発明の目的は、ＬＤＤを形成する低濃度領域
をドレイン領域にのみ形成してソース抵抗を減少させる
ことのできる半導体装置を提供することにある。
【０００６】本発明の他の目的は、チャンネルの長さが
短い場合にもＤＩＢＬの発生を抑制し得る半導体装置を
提供することにある。本発明の別の目的は、短いゲート
を形成し得る半導体装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に係る半導体装置は、第１導電
型の半導体基板と、前記半導体基板の表面の所定部分に
形成され、素子の活性領域を限定する素子分離領域と、
前記半導体基板上の活性領域の一端側の所定部分に形成
されたトレンチと、該トレンチの側面と底面の所定部分
とに形成されたゲート酸化膜と、該ゲート酸化膜の表面
に、下面と一方の側面とが接合するように形成されたゲ
ートと、該ゲートの他方の側面に接合するように形成さ
れた側壁と、前記トレンチの底面に、前記ゲートの下面
と所定部分重畳するように、前記半導体基板と反対の導
電型である第２導電型の不純物が低濃度にドーピングさ
れた低濃度領域と、前記ゲートと前記側壁とをマスクと
して前記第２導電型の不純物が高濃度にドーピングされ
たソース領域及びドレイン領域と、を含んで構成する。
【０００８】このような半導体装置は、請求項８に係る
発明のように、第１導電型の半導体基板の表面に活性領
域と素子分離領域とを形成し、前記活性領域の一端側の
所定部分にトレンチを形成する工程と、該トレンチの側
面と底面とを含む前記半導体基板の表面にゲート酸化膜
を形成する工程と、該ゲート酸化膜の上部に多結晶シリ
コンを蒸着しエッチバックして、前記トレンチの側面に
一方の側面が接合し且つ他方の側面が露出されるゲート
を形成する工程と、該ゲートをマスクとして前記半導体
基板と反対の導電型である第２導電型の不純物をイオン
注入して、前記ゲートの両側に低濃度領域を形成する工
程と、前記ゲートの他方の側面に側壁を形成する工程
と、前記ゲートと前記側壁とをマスクとして、前記第２
導電型の不純物をイオン注入して高濃度のソース領域及
びドレイン領域を形成する工程と、を含んで構成される
製造方法により製造することができる。
【０００９】また、請求項２および請求項９に係る発明
では、前記トレンチが５００〜２０００Åの深さに形成
されたものとする。また、請求項３および請求項１０に
係る発明では、前記ゲートが３００〜２０００Åの幅に
形成されたものとする。また、請求項４および請求項１
１に係る発明では、前記側壁が３００〜１０００Åの幅
に形成されたものとする。
【００１０】また、請求項５および請求項１２に係る発
明では、前記ソース領域がトレンチの深さより浅く形成
されたものとする。また、請求項６に係る半導体装置
は、第１導電型の半導体基板と、前記半導体基板の表面
の所定部分に形成され、素子の活性領域を限定する素子
分離領域と、前記半導体基板上の活性領域の一端側の所
定部分に形成されたトレンチと、前記トレンチの底面上
の所定部分に前記トレンチの側面と所定距離だけ離隔す
るように形成されたゲート酸化膜と、前記ゲート酸化膜
上に形成され、両側面が露出されたゲートと、前記ゲー
トの一方の側面と前記トレンチの側面との間の底面に前
記半導体基板と反対の導電型である第２導電型の不純物
が低濃度にドーピングされた低濃度領域と、前記ゲート
の他方の側面側に位置するトレンチ底面に前記第２導電
型の不純物が高濃度にドーピングされたソース領域と、
前記活性領域の、トレンチの形成されていない部分に前
記第２導電型の不純物が高濃度にドーピングされたドレ
イン領域と、を含んで構成する。
【００１１】このような半導体装置は、請求項１３に係
る発明のように、第１導電型の半導体基板の表面に活性
領域と素子分離領域とを形成し、前記活性領域の一端側
の所定部分にトレンチを形成する工程と、該トレンチの
側面と底面とを含む前記半導体基板の表面にゲート酸化
膜を形成する工程と、前記ゲート酸化膜を介在させて前
記トレンチの側面に一方の側面が接合し、且つ他方の側
面が露出される側壁を形成する工程と、一方の側面が前
記側壁の他方の側面に接合し、且つ他方の側面が露出さ
れるゲートを形成する工程と、前記側壁と前記ゲートと
をマスクとして、前記ゲートの他方の側面側に位置する
トレンチ底面と、前記活性領域のトレンチの形成されて
いない部分とに前記第２導電型の不純物を高濃度にドー
ピングしてソース領域とドレイン領域とを形成する工程
と、前記側壁を除去し、前記ゲートの一方の側面と前記
トレンチの側面との間に形成された底面に、前記ゲート
をマスクとして前記第２導電型の不純物をイオン注入し
て低濃度領域を形成する工程と、を含んで構成される製
造方法により製造することができる。
【００１２】また、請求項７および請求項１４に係る発
明では、前記ドレイン領域が前記トレンチの底面と同じ
深さを有するものとする。
【００１３】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。図１は、本発明の半導
体装置の一実施例を示す断面図である。この半導体装置
は、Ｐ形半導体基板３１表面の所定部分に形成された素
子分離領域３３で素子の活性領域が限定してあり、この
活性領域の一端側の所定部分には、反応性イオンエッチ
ング(Reactive Ion Etching ：以下、“ＲＩＥ”とい
う）またはプラズマエッチングなどのドライエッチング
によって形成された、５００〜２０００Å程度の深さの
トレンチ３７が設けてある。
【００１４】そして、トレンチ３７の側面と底面の所定
部分とに形成されたゲート酸化膜４１を介在させて、３
００〜２０００Å程度の幅のゲート４３が設けてある。
このゲート４３の一方の側面は、トレンチ３７の側壁に
形成されたゲート酸化膜４１に接合され、露出された他
方の側面には、酸化シリコンなどの絶縁物質で３００〜
１０００Å程度の幅を有する側壁４７が形成されてい
る。
【００１５】半導体基板３１のトレンチ３７の底面に
は、半導体基板３１と反対の導電型であるヒ素Ａｓまた
は燐ＰなどのＮ形不純物が、ゲート４３をマスクとして
低濃度にドーピングされた低濃度領域４５が設けてあ
る。この低濃度領域４５は、ＬＤＤ構造を形成するため
のもので、ゲート４３の下面と所定部分重畳するように
形成されている。
【００１６】そして、活性領域のトレンチ３７が形成さ
れていない部分にはソース領域４９が、ゲート４３が形
成された部分を除くトレンチ３７の底面にはドレイン領
域５１が、それぞれＮ形不純物を高濃度にドーピングし
て形成してある。このソース領域４９及びドレイン領域
５１は、ゲート４３と側壁４７とをマスクとして形成さ
れたもので、ドレイン領域５１はゲート４３の下面とは
重畳せずに、低濃度領域４５と所定部分重畳するように
設けてある。
【００１７】このような構成の半導体装置では、前記活
性領域のソース領域４９と低濃度領域４５との間がチャ
ンネル領域になる。ソース領域４９はトレンチ３７の深
さよりも浅く形成してあり、ゲート４３の側面と下面と
に沿って直角を成すようにチャンネル領域が配設されて
いるので、ゲート４３の幅を狭くしても、チャンネル領
域は十分な長さを確保できる。このため、ドレイン領域
５１のバイアスが増加しても、空乏領域の増加が抑制さ
れ、ソース領域４９の電位障壁を低くするＤＩＢＬの発
生を防止することができる。
【００１８】図２（Ａ）乃至（Ｄ）は、図１に示した半
導体装置の製造方法を示す工程図である。図２（Ａ）を
参照すると、先ず、Ｐ形半導体基板３１の表面の所定部
分に厚さ３０００〜５０００Å程度の素子分離領域３３
を形成して、素子の活性領域を限定する。そして、半導
体基板３１の活性領域の一端側の所定部分に、ＲＩＥま
たはプラズマエッチングなどのドライエッチングを含む
フォトリソグラフィ方法によって、深さ５００〜２００
０Å程度のトレンチ３７を形成する。半導体基板３１
は、上述したをＰ形のものに限られず、Ｎ形のものを使
用してもよい。そして、素子分離領域３３を形成してか
らトレンチ３７を形成したが、これと反対に、トレンチ
３７を形成してから素子分離領域３３を形成してもよ
い。
【００１９】図２（Ｂ）を参照すると、トレンチ３７の
内部表面（側面および底面）を含む半導体基板３１の表
面に、しきい値電圧（threshold voltage)の調節とパン
チスルーの抑制のために、半導体基板３１と同一の導電
型であるボロンＢまたはＢＦ 2 などのＰ形不純物をイオ
ン注入する。この時、イオン注入は半導体基板３１の板
面に水平な面だけでなく、トレンチ３７の側面にもなさ
れるように所定の傾斜角をもって施される。そして、ト
レンチ３７の内部表面を含む半導体基板３１の表面を熱
酸化させて厚さ３０〜１００Å程度のゲート酸化膜４１
を形成する。
【００２０】図２（Ｃ）を参照すると、素子分離領域３
３とゲート酸化膜４１の上部に、ＣＶＤ方法で多結晶シ
リコンを蒸着する。そして、前記多結晶シリコンをＲＩ
Ｅなどの方法でエッチバックして、トレンチ３７の側面
に一方の側面が接合し且つ他方の側面が露出される、３
００〜２０００Å程度の幅を有する側壁形態のゲート４
３を形成する。この際、ゲート４３と接合していない部
位のゲート酸化膜４１も除去される。このように、ゲー
ト４３をエッチバックによって形成するので、通常のフ
ォトリソグラフィ方法による場合より狭く形成すること
ができる。
【００２１】そして、ゲート４３をマスクとして、半導
体基板３１と反対の導電型であるヒ素Ａｓまたは燐Ｐな
どのＮ形不純物を１. ０×１０13〜１. ０×１０15/ cm
2 程度の濃度でドーピングして、ゲート４３の両側の半
導体基板３１に低濃度領域４５を形成する。前記低濃度
領域４５はＬＤＤ構造を形成するためのもので、不純物
イオンが半導体基板３１と垂直になるように注入され、
ゲート４３と所定部分重畳するように形成される。
【００２２】図２（Ｄ）を参照すると、上述した構造の
全表面にＣＶＤ方法で酸化シリコンなどの絶縁物質を厚
く蒸着し、ＲＩＥなどの方法でエッチバックして、ゲー
ト４３の露出した他方の側面に接合する、幅３００〜１
０００Å程度の側壁４７を形成する。その後、ゲート４
３及び側壁４７をマスクとして、半導体基板３１と反対
の導電型であるヒ素Ａｓまたは燐ＰなどのＮ形不純物を
１. ０×１０14〜５.０×１０15/ cm2 程度のドーズで
イオン注入して、半導体基板３１にソース領域４９及び
ドレイン領域５１を形成する。
【００２３】このとき、ソース領域４９及びドレイン領
域５１の形成時にチャンネル領域３９も限定されるが、
前記チャンネル領域３９はソース領域４９の接合深さに
応じてトレンチ３７の側面にも形成される。従って、ソ
ース領域４９がトレンチ３７の底面より浅く形成される
ようにして、チャンネル領域３９がゲート４３の側面と
下面とに沿って直角を成すようにすれば、チャンネル領
域３９がゲート４３に比べて長くなって、ドレイン領域
５１のバイアスが増加しても空乏領域の増加を防止して
ソース領域４９の電位障壁を低めるＤＩＢＬの発生を抑
制することができる。
【００２４】また、ソース領域４９及びドレイン領域５
１は、不純物イオンが半導体基板３１と垂直になるよう
に注入されて形成されるので、ＬＤＤ構造を成す低濃度
領域４５はゲート４３の他方の側面側でソース領域４９
と完全に重畳し、一方の側面側でドレイン領域と重畳す
る。しかし、ゲート４３と重畳した所定部分の低濃度領
域４５はドレイン領域と重畳せずに残存するため、低濃
度領域４５はチャンネル領域３９とソース領域４９との
間に存在せず、チャンネル領域３９とドレイン領域５１
との間にのみ存在する構造が形成できる。これにより、
ソース抵抗を増加させることなく、ＬＤＤ構造でホット
キャリア効果による素子特性の低下を抑制できる。
【００２５】図３は、本発明の半導体装置の他の実施例
を示す断面図である。この導体装置は、Ｐ形半導体基板
３１の表面の所定部分に形成された素子分離領域３３で
素子の活性領域が限定してあり、この活性領域の一端側
の所定部分には、ＲＩＥまたはプラズマエッチングなど
のドライエッチングによって形成された、５００〜２０
００Å程度の深さのトレンチ３７が設けてある。
【００２６】そして、トレンチ３７の底面の所定部分上
に形成されたゲート酸化膜４１を介在させて、３００〜
２０００Å程度の幅を有して両側面が露出されたゲート
４３が形成してある。トレンチ３７の側面とゲート４３
の一方の側面との間の底面には、半導体基板３１と反対
の導電型であるヒ素Ａｓまたは燐ＰなどのＮ形不純物
が、ゲート４３をマスクとして低濃度にドーピングされ
た低濃度領域４５が設けてある。この低濃度領域４５
は、ＬＤＤ構造を形成するためのもので、ゲート４３の
下面と所定部分重畳するように形成されている。
【００２７】そして、ゲート４３の他方の側面側に位置
する、トレンチ３７底面の低濃度領域４５が形成されて
いない部分にはソース領域４９が、活性領域のトレンチ
３７の形成されていない部分にはドレイン領域５１が、
それぞれＮ形不純物を高濃度にドーピングして形成され
ている。ドレイン領域５１は、低濃度領域４５と所定部
分重畳するように、トレンチ３７の底面の深さまで形成
されて電気的に連結される。そして、ソース領域４９と
低濃度領域４５との間はチャンネル領域になる。
【００２８】このような構成の半導体装置では、低濃度
領域４５がチャンネル領域とドレイン領域５１との間に
のみ形成され、且つソース領域４９の間には形成されな
いので、ソース抵抗は増加しない。図４（Ａ）乃至
（Ｄ）は、図３に示した半導体装置の製造方法を示す工
程図である。
【００２９】図４（Ａ）を参照すると、先ず、Ｐ形半導
体基板３１の表面の所定部分に厚さ３０００〜５０００
Å程度の素子分離領域３３を形成して、素子の活性領域
を限定する。そして、半導体基板３１の活性領域の一端
側の所定部分に、ＲＩＥまたはプラズマエッチングなど
のドライエッチングを含むフォトリソグラフィ方法によ
って、深さ５００〜２０００Å程度のトレンチ３７を形
成する。半導体基板３１は、上述したをＰ形のものに限
られず、Ｎ形のものを使用してもよい。そして、素子分
離領域３３を形成してからトレンチ３７を形成したが、
これと反対に、トレンチ３７を形成してから素子分離領
域３３を形成してもよい。
【００３０】図４（Ｂ）を参照すると、トレンチ３７の
底面を含む半導体基板３１の表面に、しきい値電圧（th
reshold voltage)の調節とパンチスルーの抑制のため
に、半導体基板３１と同一の導電型であるボロンＢまた
はＢＦ2 などのＰ形不純物を垂直方向にイオン注入す
る。そして、トレンチ３７の内部表面（側面および底
面）を含む半導体基板３１の表面を熱酸化させて厚さ３
０〜１００Å程度のゲート酸化膜４１を形成する。
【００３１】図５（Ｃ）を参照すると、素子分離領域３
３とゲート酸化膜４１の上部にＣＶＤ方法で酸化シリコ
ンなどの絶縁物質を厚く蒸着した後、ＲＩＥなどの方法
でエッチバックしてトレンチ３７の側面に幅３００〜１
０００Å程度の側壁４７を形成する。この際、側壁４７
は、一方の側面がトレンチ３７の側面に形成されたゲー
ト酸化膜４１に接合されて露出されず、他方の側面が露
出される。
【００３２】図５（Ｄ）を参照すると、上述した構造の
全表面に不純物のドーピングされた多結晶シリコンを蒸
着した後、ＲＩＥなどの方法でエッチバックして、幅３
００〜２０００Å程度のゲート４３を形成する。このゲ
ート４３の一方の側面は、側壁４７の他方の側面に接合
され、且つゲート４３の他方の側面はが露出されてい
る。上述したように、ゲート４３をエッチバックによっ
て形成するので、通常のフォトリソグラフィ方法によっ
て形成する時より幅を狭く形成することができる。
【００３３】そして、ゲート４３及び側壁４７をマスク
として、半導体基板３１と反対の導電型であるヒ素Ａｓ
または燐ＰなどのＮ形不純物を１. ０×１０14〜５. ０
×１０15/ cm2 程度のドーズでイオン注入して、半導体
基板３１にソース領域４９及びドレイン領域５１を形成
する。この際、トレンチ３７の形成されていない部分、
即ち側壁４７の一方の側面側に形成されるドレイン領域
５１は、トレンチ３７の底面の深さまで形成されなけれ
ばならない。
【００３４】図４（Ｅ）を参照すると、トレンチ３７の
側壁に形成された前記側壁４７及びゲート酸化膜４１を
ウェットエッチングして除去する。そして、前記ゲート
４３をマスクとして、上述した構造の全表面に半導体基
板３１と反対の導電型であるヒ素Ａｓまたは燐Ｐなどの
Ｎ形不純物を１. ０×１０13〜１. ０×１０15/ cm2程
度のドーズでイオン注入して、ゲート４３の一方の側面
とドレイン領域５１との間に低濃度領域４５を形成す
る。この低濃度領域４５は、ＬＤＤ構造を形成するため
のものであるが、ゲート４３とソース領域４９との間に
は形成されず、ゲート４３とドレイン領域５１との間に
のみドレイン領域５１と接合を成すように形成されるの
で、ソース抵抗が増加することはない。
【００３５】
【発明の効果】上述したように、本発明は半導体基板の
所定部分にトレンチを形成し、このトレンチの側面にそ
れぞれのエッチバック工程によってゲートと側壁を形成
するが、このゲートをマスクとして、ＬＤＤ構造を形成
するための低濃度領域を形成し、ゲート及び側壁をマス
クとして、ソース及びドレイン領域を形成して、チャン
ネル領域がトレンチによって直角を成すか或いは撓み、
ゲートに比べて長く形成されるようにする。
【００３６】従って、本発明はＬＤＤを形成する低濃度
領域をドレイン領域にのみ形成するので、ソース抵抗が
増加せず、狭いゲートを容易に形成することができ、且
つチャンネルの長さが短い場合にもＤＩＢＬの発生を抑
制することができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例による半導体装置の断面図
【図２】 （Ａ）乃至（Ｄ）は図１に示した半導体装置
の製造工程図
【図３】 本発明の他の実施例による半導体装置の断面
図
【図４】 （Ａ）乃至（Ｅ）は図３に示した半導体装置
の製造工程図
【図５】 通常的な半導体装置の断面図
【符号の説明】
３１ 半導体基板 ３３ 素子分離領域 ３７ トレンチ ４１ ゲート酸化膜 ４３ ゲート ４５ 低濃度領域 ４７ 側壁 ４９、５１ ソース及びドレイン領域

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板と、 前記半導体基板の表面の所定部分に形成され、素子の活
    性領域を限定する素子分離領域と、 前記半導体基板上の活性領域の一端側の所定部分に形成
    されたトレンチと、 該トレンチの側面と底面の所定部分とに形成されたゲー
    ト酸化膜と、 該ゲート酸化膜の表面に、下面と一方の側面とが接合す
    るように形成されたゲートと、 該ゲートの他方の側面に接合するように形成された側壁
    と、 前記トレンチの底面に、前記ゲートの下面と所定部分重
    畳するように、前記半導体基板と反対の導電型である第
    ２導電型の不純物が低濃度にドーピングされた低濃度領
    域と、 前記ゲートと前記側壁とをマスクとして前記第２導電型
    の不純物が高濃度にドーピングされたソース領域及びド
    レイン領域と、 を含むことを特徴とする半導体装置。
  2. 【請求項２】前記トレンチが５００〜２０００Åの深さ
    に形成されたことを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】前記ゲートが３００〜２０００Åの幅に形
    成されたことを特徴とする請求項１または請求項２に記
    載の半導体装置。
  4. 【請求項４】前記側壁が３００〜１０００Åの幅に形成
    されたことを特徴とする請求項１〜請求項３のいずれか
    １つに記載の半導体装置。
  5. 【請求項５】前記ソース領域がトレンチの深さより浅く
    形成されたことを特徴とする請求項１〜請求項４のいず
    れか１つに記載の半導体装置。
  6. 【請求項６】第１導電型の半導体基板と、 前記半導体基板の表面の所定部分に形成され、素子の活
    性領域を限定する素子分離領域と、 前記半導体基板上の活性領域の一端側の所定部分に形成
    されたトレンチと、 前記トレンチの底面上の所定部分に前記トレンチの側面
    と所定距離だけ離隔するように形成されたゲート酸化膜
    と、 前記ゲート酸化膜上に形成され、両側面が露出されたゲ
    ートと、 前記ゲートの一方の側面と前記トレンチの側面との間の
    底面に前記半導体基板と反対の導電型である第２導電型
    の不純物が低濃度にドーピングされた低濃度領域と、 前記ゲートの他方の側面側に位置するトレンチ底面に前
    記第２導電型の不純物が高濃度にドーピングされたソー
    ス領域と、 前記活性領域の、トレンチの形成されていない部分に前
    記第２導電型の不純物が高濃度にドーピングされたドレ
    イン領域と、 を含むことを特徴とする半導体装置。
  7. 【請求項７】前記ドレイン領域が前記トレンチの底面と
    同じ深さを有することを特徴とする請求項６記載の半導
    体装置。
  8. 【請求項８】第１導電型の半導体基板の表面に活性領域
    と素子分離領域とを形成し、前記活性領域の一端側の所
    定部分にトレンチを形成する工程と、 該トレンチの側面と底面とを含む前記半導体基板の表面
    にゲート酸化膜を形成する工程と、 該ゲート酸化膜の上部に多結晶シリコンを蒸着しエッチ
    バックして、前記トレンチの側面に一方の側面が接合し
    且つ他方の側面が露出されるゲートを形成する工程と、 該ゲートをマスクとして前記半導体基板と反対の導電型
    である第２導電型の不純物をイオン注入して、前記ゲー
    トの両側に低濃度領域を形成する工程と、 前記ゲートの他方の側面に側壁を形成する工程と、 前記ゲートと前記側壁とをマスクとして、前記第２導電
    型の不純物をイオン注入して高濃度のソース領域及びド
    レイン領域を形成する工程と、 を含んで構成されることを特徴とする半導体装置の製造
    方法。
  9. 【請求項９】前記トレンチを５００〜２０００Åの深さ
    に形成することを特徴とする請求項８記載の半導体装置
    の製造方法。
  10. 【請求項１０】前記ゲートを３００〜２０００Åの幅に
    形成することを特徴とする請求項８または請求項９に記
    載の半導体装置の製造方法。
  11. 【請求項１１】前記側壁を３００〜１０００Åの幅に形
    成することを特徴とする請求項８〜請求項１０のいずれ
    か１つに記載の半導体装置の製造方法。
  12. 【請求項１２】前記ソース領域を前記トレンチの深さよ
    り浅く形成することを特徴とする請求項８〜請求項１１
    のいずれか１つに記載の半導体装置の製造方法。
  13. 【請求項１３】第１導電型の半導体基板の表面に活性領
    域と素子分離領域とを形成し、前記活性領域の一端側の
    所定部分にトレンチを形成する工程と、 該トレンチの側面と底面とを含む前記半導体基板の表面
    にゲート酸化膜を形成する工程と、 前記ゲート酸化膜を介在させて前記トレンチの側面に一
    方の側面が接合し、且つ他方の側面が露出される側壁を
    形成する工程と、 一方の側面が前記側壁の他方の側面に接合し、且つ他方
    の側面が露出されるゲートを形成する工程と、 前記側壁と前記ゲートとをマスクとして、前記ゲートの
    他方の側面側に位置するトレンチ底面と、前記活性領域
    のトレンチの形成されていない部分とに前記第２導電型
    の不純物を高濃度にドーピングしてソース領域とドレイ
    ン領域とを形成する工程と、 前記側壁を除去し、前記ゲートの一方の側面と前記トレ
    ンチの側面との間に形成された底面に、前記ゲートをマ
    スクとして前記第２導電型の不純物をイオン注入して低
    濃度領域を形成する工程と、 を含んで構成されることを特徴とする半導体装置の製造
    方法。
  14. 【請求項１４】前記ドレイン領域を前記トレンチの底面
    と同じ深さまで形成することを特徴とする請求項１３記
    載の半導体装置の製造方法。
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