KR980012622A - 반도체장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 제 1 도전형의 반도체기판과, 상기 반도체기판 표면의 소정 부분에 형성되며 소자의 활성영역을 한정하는 소자분리영역과, 상기 반도체기판 상의 활성영역 일측에 형성된 트렌치와, 상기 트렌치의 측면과 하부의 소정 부분에 형성되는 게이트산화막과, 상기 게이트산화막의 표면에 하부와 타측면이 접촉되게 형성된 게이트와, 상기 게이트를 마스크로 사용하여 상기 트렌치의 하부의 소정 부분에 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물이 저농도로 도핑된 저농도영역과, 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 내에 상기 제 2 도전형의 불순물이 고농도로 도핑된 소오스 및 드레인영역을 포함한다. 따라서, LDD를 형성하는 저농도영역을 드레인영역에만 형성하므로 소오스저항을 감소시킬 수 있고, 짧은 게이트를 용이하게 형성할 수 있으며, 또한, 채널 길이가 짧은 경우에도 DIBL의 발생을 억제할 수 있다.

Description

반도체장치 및 그의 제조방법
제1도는 통상적인 반도체장치의 단면도,
제2도는 본 발명의 일 실시예에 따른 반도체장치의 단면도,
재3도는 본 발명의 다른 실시예에 따른 반도체장치의 단면도,
제4도(A) 내지 (D)는 제 2도에 도시된 반도체장치의 제조 공정도,
제5도(A) 내지 (E)는 제 3도에 도시된 반도체장치의 제조 공정도,
* 도면의 주요부분에 대한 부호의 션명
31 : 반도체기판 33 : 소자분리영역
37 : 트렌치 41 : 게이트산화막
43 : 게이트 45 : 저농도영역
47 : 측벽 49, 51 : 소오스 및 드레인영역
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 짧은 게이트의 형성이 용이하고 저농도영역을 드레인에만 형성하여 소오스 저항을 줄일 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 게이트의 폭이 좁아져 채널이 길이가 짧아진다. 그러므로, 드레인 부근의 전계 강도가 증가되어 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트 산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트 산화막의 계면에 준위를 생성시켜 드레쉬홀드 전압(thresh hold voltage : ViH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등의 구조가 사용되고 있다.
제1도는 통상적인 반도체장치의 단면도이다.
상기 반도체장치는 P형의 반도체기판(11) 상의 소정 부분에 소자의 활성영역을 한정하는 소자분리영역(13)이 LOCOS(Local Oxidation of Silicon) 방법에 의해 형성된다. 그리고, 반도체기판(11)의 활성영역 상의 소정부분에 게이트 산화막(15)을 개재시켜 게이트(17)가 형성되며, 이 게이트(17) 상에 캡층(19)이 형성된다. 게이트(17)와 캡층(19)의 측면에 측벽(23)이 형성된다. 그리고, 게이트(17) 양측의 반도체기판(11)에 N형의 불순물이 저농도로 도핑되어 LDD 구조를 이루기 위한 저농도영역(21)이 형성된다. 또한, 반도체기판(11)에 저농도영역(21)과 소정 부분 중첩되는 N형의 불순물이 고농도로 소오스 및 드레인영역(25)(27)이 형성된다. 소오스 및 드레인영역(75)(27)은 캡 산화막(19)과 측벽(23)을 마스크로 사용하여 형성되는 것으로 게이트(17)와 사이에 저농도영역(21)이 남도록 한다.
그러나, 상술한 반도체장치는 LDD 구조를 이루는 저농도영역이 드레인 영역 뿐만 아니라 소오스영역에도 형성되므로 소오스 저항이 증가되어 전류 특성이 저하되는 문제점이 있었다. 그리고, 드레인의 바이어스가 증가하면 공핍영역이 증가하여 소오스의 전위장벽을 낮추는 드레인-유기 장벽감소(Drain-Induced Barrier Lowing : 이하 DIBL라 칭함)가 발생되는 문제점이 있었다. 또한 포토리쏘그래피 방법의 한계에 의해 게이트의 폭을 줄이기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 LDD를 형성하는 저농도영역을 드레인영역에만 형성하여 소오스저항을 감소시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 채널 길이가 짧은 경우에도 DIBL의 발생을 억제할 수 있는 반도체장치를 제공함에 있다.
본 발명의 또 다른 목적은 짧은 게이트를 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판 표면의 소정 부분에 형성되며 소자의 활성영역을 한정하는 소자분리영역과, 상기 반도체기판 상의 활성영역 일측에 형성된 트렌치와, 상기 트렌치의 측면과 하부의 소정 부분에 형성되는 게이트 산화막과, 상기 게이트 산화막의 표면에 하부와 타측면이 접촉되게 형성된 게이트와, 상기 게이트를 마스크로 사용하여 상기 트렌치의 하부의 소정 부분에 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물이 저농도로 도핑된 저농도영역과, 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체장치의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 내에 상기 제 2 도전형의 불순물이 고농도로 도핑된 소오스 및 드레인영역을 포함한다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판 표면의 소정 부분에 형성되며 소자의 활성영역을 한정하는 소자분리영역과, 상기 반도체기판 상의 활성영역 일측에 형성된 트렌치와, 상기 트렌치의 측면과 소정 거리 이격되게 하부의 소정부분에 형성되는 게이트산화막과, 상기 게이트산화막 상에 형성된 게이트와, 상기 게이트와 트렌치 측면 사이의 하부에 상기 반도체 기판과 반대 도전형인 제 2 도전형의 불순물이 저농도로 도핑된 저농도영역과, 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 하부에 상기 제 2 도전형의 불순물이 광도로 도핑된 소스 및 드레인 영역을 포함한다.
상기 또 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상의 소정 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면을 포함하는 상기 반도체장치의 표면에 게이트 산화막을 형성하는 공정과, 상기 게이트산화막의 상부에 다결정실리콘을 증착하고 에치 백하여 상기 트렌치 측면에 일측면이 노출되고 타측면이 접촉되는 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물을 이온 주입하여 상기 트렌치 하부에 저농도영역을 형성하는 공정과, 상기 게이트의 일측면에 측벽을 형성하는 공정과, 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 제 2 도전형의 불순물을 이온 주입하여 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 하부에 소오스 및 드레인영역을 형성하는 공정을 구비한다.
상기 또 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상의 소정 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면을 포함하는 상기 반도체기판의 표면에 게이트산화막을 형성하는 공정과, 상기 게이트산화막을 개재시켜 상기 트렌치 측면에 측벽을 형성하는 공정과, 상기 측벽의 측면에 게이트를 형성하는 공정과, 상기 측벽과 상기 게이트를 마스크로 사용하여 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물을 이온 주입하여 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 하부에 소오스 및 드레인영역을 형성하는 공정과, 상기 측벽을 제거하고 상기 게이트를 마스크로 사용하여 상기 측벽이 제거된 트렌치의 하부에 상기 제 2 도전형의 불순물을 이온 주입하여 상기 트렌치가 형성되지 않은 부분에 형성된 소오스 또는 드레인 영역과 접합되는 저농도영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도는 본 발명의 일 실시예에 따른 반도체장치의 단면도이다.
본 발명의 일 실시예에 따른 반도체장치는 P형의 반도체기판(31) 표면의 소정 부분에 소자의 활성영역을 한정하는 소자분리영역(33)이 형성된다. 활성영역은 일측에 반응성 이온 식각(Restive ton Etching : 이하, RIE라 칭함) 또는 플라즈마 식각 등의 건식 식각에 의해 500-2000Å, 정도의 깊이를 갖는 트렌치(37)가 형성된다.
그리고, 반도체기판(31)의 트렌치(37)의 측면과 하부의 소정 부분에 형성되는 게이트 산화막(41)을 개재시켜 측벽 형태의 게이트(43)가 형성된다. 상기 게이트(43)는 불순물이 도핑된 다결정실리콘을 증착하고 RIE 등의 방법으로 에치 백하여 타측면이 게이트 산화막(41)과 접촉되게 형성된다. 그러므로, 상기 게이트(43)는 포토리쏘그래피 방법에 의한 것보다 미세한 폭을 갖도록 형성될 수 있어 300∼200OÅ 정도의 폭을 갖는다. 그리고, 게이트(43)의 타측면과 대응하여 노출되는 일측면에 산화실리콘 등의 절연물질로 300∼1000Å 정도의 폭을 갖는 측벽 (47)이 형성된다.
반도체기판(31)의 트렌치(37) 하부에 게이트(43)를 마스크로 사용하여 반도체기판(31)과 반대 도전형인 아세닉(As) 또는 인(P) 등의 N형 불순물이 저농도로 도핑된 저농도영역(45)이 형성된다. 상기 저농도영역(45)은 LDD 구조를 형성하기 위한 것으로 게이트(43)와 소정 부분 중첩되게 형성된다.
그리고, 활성영역의 트렌치(37)가 형성되지 않은 일측과 트렌치(37)의 하부에 상기 N형 불순물이 고농도로 도핑된 소오스 및 드레인 영역(49)(51)이 형성된다. 상기 소오스 및 드레인 영역(49)(51)은 게이트(43)와 측벽(47)을 마스크로 사용하여 형성된다. 트렌치(37) 하부에 형성되는 드레인영역(51)은 게이트(43)와 중첩되지 않고 저농도영역(45)과 소정 부분 중첩된다.
상기에서 트렌치(37)가 형성되지 않은 활성영역의 일측에 형성피는 소오스영역(49)과 저농도영역(45) 사이는 채널영역이 된다. 상기에서, 소오스 영역(49)은 트렌치(37)의 하부 보다 얕게 형성되어 게이트(43)의 폭이 짧아도 채널이 직각을 이루며 게이트(43)의 폭에 비해 길게 형성되므로 드레인영역(51)의 바이어스가 증가되어도 공핍영역의 증가를 방지하여 소오스영역(49)의 전위장벽을 낮추는 DIBL의 발생을 감소할 수 있다.
제 3 도는 본 발명의 다른 실시예에 따른 반도체장치의 단면도이다.
본 발명의 다른 실시예에 따른 반도체장치는 P형의 반도체기판(31) 표면의 소정 부분에 소자의 활성영역을 한정하는 소자분리영역(33)이 형성된다. 활성영역은 일측에 반응성 이온 식각(Reative Ion Etching : 이하, RIE라 칭함) 또는 플라즈마 식각 등의 건식 식각에 의해 500∼2000Å 정도의 깊이를 갖는 트렌치(37)가 형성된다.
그리고, 트렌치(37) 하부의 소정 부분에 형성되는 게이트 산화막(41)을 개재시켜 게이트(43)가 형성된다. 상기 게이트(43)는 트렌치(37)의 측면에 타측면이 접촉된 측벽(도시되지 않음)을 포함하는 표면에 불순물이 도핑된 다결정실리콘을 증착하고 RIE 등의 방법으로 에치 백한 후 이 측벽을 제거하므로써 형성된다. 그러므로, 상기 게이트(43)는 포토리쏘그래피 방법에 의한 것보다 미세한 폭을 갖도록 형성될 수 있어 300∼2000Å 정도의 폭을 갖는다.
트렌치(37)의 측면과 게이트(43) 사이의 하부에 게이트(43)를 마스크로 사용하여 반도체기판(31)과 반대 도전형인 아세닉(As) 또는 인(P) 등의 N형 불순물이 저농도로 도핑된 저농도영역(45)이 형성된다. 상기 저농도영역(45)은 LDD 구조를 형성하기 위한 것으로 게이트(43)와 소정 부분 중첩되게 형성된다.
그리고, 트렌치(37)의 저농도영역(45)이 형성되지 않은 하부과 활성영역의 트렌치(37)가 형성되지 않은 일측 표면에 상기 N형 불순물이 고농도로 도핑된 소오스 및 드레인영역(49)(51)이 형성된다. 상기에서, 드레인영역(51)은 저농도영역(45)과 소정 부분 중첩되도록 트렌치(37)의 하부 깊이까지 형성되어 전기적으로 연결된다. 상기에서, 게이트(43) 하부의 소오스영역(49)과 저농도영역(45) 사이는 채널영역이 된다.
상기에서 저농도영역(45)이 채널영역과 드레인영역(51) 사이에만 형성되고 소오스영역(49) 사이에 형성되지 않으므로 소오스저항을 감소시킨다.
제 4 도(A) 내지 (D)는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
제 4 도(A)를 참조하면, p형의 반도체기판(31) 표면의 소정 부분에 3000∼5000Å 정도 두께의 소자분리영역(33)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(31)의 활성영역 일측에 RIE 또는 플라즈마 식각 등의 건식 식각을 포함하는 포토리쏘그래피 방법에 의해 500∼2000Å 정도 깊이를 갖는 트렌치(37)를 형성한다. 상기에서 반도체기판(31)으로 P형을 사용하였으나 N형을 사용할 수도 있다. 그리고, 소자분리영역(33)을 형성하고 트렌치(37)를 형성하였으나, 이와 반대로, 트렌치(37)를 형성하고 소자분리영역(33)을 형성할 수도 있다.
제 4 도(B)를 참조하면, 트렌치(37) 내부 표면을 포함하는 반도체기판(31)의 표면에 드래쉬홀드전압(threshold voltage)의 조절과 펀치 스루우를 억제하기 위해 반도체기판(31)과 동일한 도전형인 보론 또는 BF2등의 P형 불순물을 이온 주입한다. 이때, 이온주입은 반도체기판(31)과 수직방향뿐만 아니라 트렌치(37)의 측면에도 이온이 주입되게 소정 경사각을 갖도록 실시한다. 그리고, 트렌치(37) 내부 표면을 포함하는 반도체기판(31)의 표면을 열 산화하여 30∼100Å 정도 두께의 게이트 산화막(41)을 형성한다.
계 4 도(C)를 참조하면, 소자분리영역(33)과 게이트 산화막(41)의 상부에 CVD 방법으로 다결정실리콘을 증착한다 그리고, 상기 다결정실리콘을 RIE 등의 방법으로 에치 백하여 트렌치(37)의 측면에 300-2000Å 정도의 폭을 갖는 측벽 형태의 게이트(43)를 형성한다. 이 때, 게이트(43)와 접촉되지 않은 게이트 산화막(41)도 제거되며, 또한 게이트(43)는 일측면이 노출되고 타측면에 트렌치(37) 측면에 형성된 게이트산화막(41)과 접촉되어 노출되지 않게 된다. 상기에서 게이트(43)을 에치 백에 의해 형성되므로 통상의 포토리쏘그래피 방법에 의한 것보다 짧게 형성할 수 있다.
그리고 게이트(43)를 마스크로 사용하여 반도체기판(31)과 반도 도전형인 아세닉(As) 또는 인(P) 등의 N형 불순물을 1.Ox1013~1.0×1015/cm2정도의 농도로 도핑하여 게이트(43) 양측의 반도체기판(31)에 저농도영역(45)을 형성한다. 상기 저농도영역(45)은 LDD 구조를 형성하기 위한 것으로 불순물 이온이 반도체기판(31)과 수직되게 주입되며 게이트(43)와 소정 부분 중첩되게 형성된다.
제 4 도(D)를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 산화실리콘 등의 절연물질을 두껍게 증착하고 RIE 등의 방법으로 에치 백하여 게이트(43)의 노출된 일측면에 접촉되는 300∼1000Å 정도의 폭을 갖는 측벽(47)을 형성한다. 그 다음 게이트(43) 및 측벽(47)을 마스크로 사용하여 반도체기판(31)과 반대 도전형인 아세 닉(As) 등의 N형 불순물을 1.0 ×1014∼5.0 ×1015/cm2정도의 도우즈로 이온 주입하여 게이트(43) 양측의 반도체 기판(31)에 소오스 및 드레인영역(49)(히)을 형성한다. 상기에서 소오스 및 드레인영역(49)(51)은 불순불 이온이 반도체기판(31)과 수직되게 주입되므로 LDD 구조를 이루는 저농도영역(45)은 반도체기판(31)의 일측에서 소오스영역(49)과 완전히 중첩되며, 반도체기판(31)의 타측에서 측벽(47) 하부를 제외하고 드레인영역(51)과 중첩된다. 따라서, 저농도영역(45)은 채널영역(39)과 소오스영역(49) 사이에 존재하지 않고 채널영역(39)과 드레인영역 (51) 사이에만 존재하게 되어 소오스저항을 감소시킬 수 있다. 또한, 소오스 및 드레인영역(49)(51) 형성시 채널 영역도 한정되는 데, 상기 채널영역은 소오스영역(49)의 접한 깊이에 따라 트렌치(37)의 측면에도 형성된다. 따라서, 소오스영역(49)이 트렌치(37)의 하부 보다 높게 형성되도록하여 채널영역이 트렌치(37)에 의해 직각을 이루게 한다. 그러므로, 채널이 게이트(43)애 비해 길게되어 드레인영역(51)의 바이어스가 증가되어도 공핍영역의 증가를 방지하여 소오스영역(49)의 전위장벽을 낮추는 DIBL의 발생을 감소할 수 있다.
제 5 도(A) 내지 (D)는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
재 5 도(A)를 참조하면, P형의 반도체기판(31) 표면의 소정 부분얘 3000∼50OOÅ 정도 두께의 소자분리영역(33)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(31)의 활성영역 일측에 RIE 또는 플라즈마 식각 등의 건식 식각을 포함하는 포토리쏘그래피 방법에 의해 500-2000Å 정도 깊이를 갖는 트렌치(37)를 형성한다. 상기에서 반도체기판(31)으로 P형을 사용하였으나 N형을 사용할 수도 있다. 그리고, 소자분리영역(33)을 형성하고 트렌치(37)를 형성하였으나, 이와 반대로, 트렌치(37)를 형성하고 소자분리영역(33)을 형성할 수도 있다.
제 5 도(B)를 참조하면, 트렌치(37) 내부 표면을 포함하는 반도체기판(31)의 표면에 드레쉬홀드전압(threshold voltage)의 조절과 펀치 스루우를 억제하기 위해 반도체기판(31)과 동일한 도전형인 보론 또는 BF2등의 P형 불순물을 수직방향으로 이온 주입한다. 그리고, 트렌치(37) 내부 표면을 포함하는 반도체기판(31)을 표면은 열산화하여 30∼100Å 정도 두께의 게이트 산화막(41)을 형성한다.
제 5 도(C)를 참조하면, 소자분리영역(33)과 게이트 산화막(41)의 상부에 CVD 방법으로 산화실리콘 등의 절연물질을 두껍게 증착한 후 RIE 등의 방법으로 에치 백하여 트렌치(37)의 측면에 300∼1000Å 정도의 폭을 갖는 측벽(47)을 형성한다. 이 때, 측벽(47)은 일측면이 노출되고 타측면이 트렌치(37) 측면에 형성된 게이트산화막(41)에 의해 덮혀져 노출되지 않게 된다.
제 5 도(D)를 참조하면, 상술한 구조의 전 표면에 불순물이 도핑된 다결정실리콘을 증착한 후 RIE 통의 방법으로 애치 백하여 측벽(47)의 노출된 측면에 일측이 노출되는 30O∼2000Å 정도의 폭을 갖는 게이트(43)들 형성한다. 상기에서 게이트(43)를 에치 백에 의해 형성하므로 통상적인 포토리쏘그래피 방법에 의해 형성되는 것 보다 짧게 형성할 수 있다. 그리고, 게이트(43) 및 측벽(47)을 마스크로 사용하여 반도체기판(31)과 반대 도전형인 아세딕(As) 등의 N형 불순물을 1.0 ×1014∼5.0 ×1015/cm2정도의 도우즈로 이온 주입하여 소오스 및 트레인 영역(49)(51)을 형성한다. 이 때, 트렌치(37)가 형성되지 않은 부분에 형성되는 드레인 영역(51)은 트렌치(37)의 하부 깊이 까지 형성되어야 한다.
제 5 도(E)를 참조하면, 상기 측벽(47) 및 게이트산화막(41)을 습식식각하여 제거한다. 그리고, 상기 게이트(43)를 마스크로 사용하여 상술한 구조의 전 표면에 발도체기판(31)과 반대 도전형인 아세닉(As) 또는 인(P) 등의 N형 불순물을 1.0 ×1014∼5.0 ×1015/cm2정도의 도우즈로 이론 주입하여 게이트(43)와 드레인 영역(51) 사이에 저농도영역(45)을 형성한다. 상기 저농도영역(45)은 LDD 구조를 형성하기 위한 것으로 게이트(43)와 소오스 영역(49) 사이에 형성되지 않고 드레인 영역(51) 사이에만 드레인 영역(51)과 접합을 이루게 형성되어 소오스 저항을 감소시킨다.
상술한 바와 같이 본 발명은 반도체기판의 소정 부분에 트렌치를 형성하고, 이 트렌치의 측면에 각각의 에치백 공정에 의해 게이트와 측벽을 형성하되, 이 게이트를 마스크로 사용하여 LDD 구조를 형성하기 위한 저농도 영역과, 게이트 및 측벽을 마스크로 사용하여 소오스 및 드레인영역을 형성하여 채널영역이 트렌치에 의해 직각을 이루거나 휘어지며 게이트에 비해 길게 형성되도록 한다.
따라서, 본 발명은 LDD를 형성하는 저농도영역을 드레인영역에만 형성하므로 소오스저항을 감소시킬 수 있고, 짧은 게이트를 용이하게 형성할 수 있으며, 또한, 채널 길이가 짧은 경우에도 DIBL의 발생을 억제할 수 있는 잇점이 있다.

Claims (14)

  1. 제 1 도전형의 반도체기판과, 상기 반도체기판 표면의 소정 부분에 형성되며 소자의 활성영역을 한정하는 전형의 불순물이 저농도로 도핑된 저농도영역과, 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체기 판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 내에 상기 제 2 도전협의 불순물이 고농도로 도핑된 소오스 및 드레인영역을 포함하는 반도체장치.
  2. 제 1항에 있어서, 상기 트란치가 500-2000Å의 깊이로 형성된 반도체장치.
  3. 제 1항에 있어서, 상기 게이트가 300-2000Å의 폭으로 형성된 반도체장치.
  4. 제 1항에 있어서, 상기 측벽이 300-1000Å의 폭으로 형성된 반도체장치.
  5. 제 1항에 있어서, 상기 소오스 또는 드레인영역이 트렌치의 하부 보다 얕게 형성된 반도체장치.
  6. 제 1 도전형의 반도체기판과, 상기 반도체기판 표면의 소정 부툰에 형성되며 소자의 활성영역을 한정하는 소자분리영역과, 상기 반도체기판 상의 활성영역 일측에 형성된 트렌치와, 상기 트렌치의 측면과 소정 거리 이 상기 트렌치 측면 사이의 하부에 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물이 저농도로 도핑된 저농도영역과, 상기 반도체기판의 상기 트꿴치가 형성되지 않은 부분과 상기 트렌치 하부에 상기 제 2 도전형의 불술물이 고농도로 도핑된 소오스 및 드레인 영역을 포함하는 반도체장치.
  7. 제 6항에 있어서, 상기 소오스 또는 드레인영역이 상기 트렌치의 하부 깊이로 형성된 반도체장치.
  8. 제1도전형의 반도체기판 상의 소정 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면을 포함하는 상기 반도체기판의 표면에 게이트산화막을 형성하는 공정과, 상기 게이트산화막의 상부에 타결정실리콘을 중착하고 에치 백하여 상기 트렌치 측면에 일측면이 노출되고 타측면이 접촉되는 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물을 이온 주입하여 상기 트렌치 하부에 저농도영역을 형성하는 공정과, 상기 게이트치 일측면에 측변을 형성하는 공정과, 상기 게이트의 상기 측벽을 마스크로 사용하여 상기 제 2 도전형의 불순물을 이온 주입하여 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 하부에 소오스 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법 .
  9. 제 8항에 있어서, 상기 트렌치를 5OO∼2000Å의 길이로 형성하는 반도체장치의 제조방법.
  10. 제 8항에 있어서, 상기 게이트를 300∼2000Å의 폭으로 형성하는 반도체장치의 제조방법.
  11. 제 8항에 있어서, 상기 측별을 300∼1000Å의 폭으로 형성하는 반도체장치의 제조방법.
  12. 제 8항에 있어서, 상기 소오스 및 드레인영역 중 상기 트렌치가 형성되지 않은 부분에 형성되는 것이 상기 트렌치의 깊이 보다 얕게 형성하는 반도체장치의 제조방법.
  13. 제 1 도전형의 반도체기판 상의 소정 부분에 트렌치를 형성하는 공정과, 상기 트렌치 내부 표면을 포함하는 상기 반도체기판의 표면에 게이트산화막을 형성하는 공정과, 상기 게이트산화막을 개재시켜 상기 트렌치 측면에 측댁을 형성하는 공정과, 상기 측벽의 측면에 게이트를 형성하는 공정과, 상기 측벽과 상기 게이트를 마스크로 사용하여 상기 반도체기판과 반대 도전형인 제 2 도전형의 불순물을 이온 주입하여 상기 반도체기판의 상기 트렌치가 형성되지 않은 부분과 상기 트렌치 하부에 소오스 및 드레인 영역을 형성하는 공정과, 상기 측벽을 제거하고 상기 게이트를 마스크로 사용하여 상기 측벽이 제거된 트렌치의 하부에 상기 제 2 도전형의 불순불을 이온 주입하여 상기 트렌치가 형성되지 않은 부분에 형성된 소오스 또는 드레인영역과 접합되는 저농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  14. 제 13항에 있어서, 상기 트렌치가 형성되지 않은 부분에 소오스 또는 드레인영역을 상기 트렌치의 하부 깊이 까지 형성하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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