KR19990051219A - 모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 채널 저항을 감소시키어, 적정량의 드레인 전류를 얻을 수 있는 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명은, LDD 구조의 접합 영역에서 저농도 불순물 영역상에, 이 불순물 타입과 반대 타입의 불순물을 갖는 스페이서를 형성한다. 그러면, 저농도 불순물 영역과 스페이서간의 일함수 차에 따라, 저농도 불순물 영역에 전자들이 유기되어, 저농도 불순물 영역의 채널 저항이 감소된다.
Description
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로 LDD(lightly doped drain) 접합 영역 구조를 갖는 모스 트랜지스터에서 채널 저항을 줄일 수 있는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 최근 점점 경박단소형화되는 반도체 기술의 추세에 따라 모스 트랜지스터의 소오스- 드레인간의 거리인 채널 간격이 0.2μm 이하로 감소되고 있다. 이에 따라 소오스에서 드레인으로의 채널상의 전위가 높아져 단위 모스 트랜지스터의 채널에 강한 수평 전계가 걸리게 됨으로써, Electricfield=Voltage/Length의식에 의해 강한 전계내의 전자들은 높은 에너지를 갖게 된다. 이와같이 높은 에너지 준위를 갖는 전자를 핫 캐리어라 한다. 이러한 핫 캐리어들은 게이트 절연막내로 진입하여 문턱전압을 불안정하게 하고, 심각한 펀치-스루(punch-through) 문제를 야기시켜 디바이스에 치명적인 손상을 입히게 된다. 따라서, 이러한 핫 캐리어를 방지하려는 많은 연구가 진행중에 있다. 이러한 연구의 한 결과로 게이트 형성후, 그 양측의 소오스, 드레인 영역에 저농도의 이온 주입을 행하고, 게이트의 측벽에 블랭킷 식각(blanket etching) 또는 반응성 이온 에칭(RIE)등의 방법으로 스페이서를 형성한 후, 고농도의 이온 주입을 행하는 LDD 기술이 제안되었다.
종래의 LDD 구조의 접합 영역을 갖는 모스 트랜지스터는, 도 1 에 도시된 바와 같이, 액티브 영역이 한정된 반도체 기판(1) 상부에 게이트 절연막(2)을 형성한다. 이어서, 게이트 절연막(2) 상부에 불순물이 도핑된 폴리실리콘막을 소정 두께로 적층한다음, 소정 부분 패터닝하여 게이트 전극(3)을 형성한다. 그후, 게이트 전극(3) 양측의 반도체 기판(1)에 저농도 불순물(n-) 예를들어, N모스 트랜지스터인 경우, 인(P) 이온이 이온 주입하여 저농도 불순물 영역(4)을 형성한다. 그리고나서, 반도체 기판(1)상에 절연막을 증착한후, 이방성 블랭킷 식각하여, 게이트 전극(3)의 양측벽에는 스페이서(5)를 형성한다. 그후, 스페이서(5)의 양측의 기판 영역에 고농도 불순물 예를들어, 비소(As) 이온을 이온주입하여, 고농도 불순물 영역(6)을 형성한다.
상기와 같이, 게이트 전극(3)의 양측에 저농도 불순물 영역(4)을 형성하여, 채널 저항을 증대시키게 된다. 이로써, 단채널상에서 핫캐리어 현상이 방지된다.
그러나, 상기와 같은 LDD 접합을 갖는 모스 트랜지스터는 다음과 같은 문제점을 지닌다.
즉, 상기와 같이, 게이트 전극(3) 양측에 저농도 불순물 영역(4)을 형성하게 되면, 높은 에너지를 준위를 가지므로 인하여 게이트 절연막(2) 내측으로 침입하는 핫 캐리어의 영향은 감소시킬 수 있으나, 저농도 불순물 영역(4)이 고농도 불순물 영역(6)에 비하여 상대적으로 저항이 크다. 그러므로, 모스 트랜지스터의 채널의 저항이 증대되어, 모스 트랜지스터의 특성중 하나인 드레인 전류치가 감소된다.
이로 인하여, 모스 트랜지스터의 전류 이득이 감소되어, 소자 특성이 저하된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 단채널을 갖는 모스 트랜지스터에서 채널 저항을 감소시키어 적정한 드레인 전류를 얻을 수 있도록 하는 모스 트랜지스터를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 상기한 모스 트랜지스터의 제조방법을 제공하는 것이다.
도 1은 종래의 모스 트랜지스터의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 3은 본 발명에 따른 모스 트랜지스터의 동작을 설명하기 위하여 도 2d의 A 부분을 확대하여 나타낸 도면.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 절연막
13 : 게이트 전극 14 : 절연막
15 : 저농도 불순물 영역 16 : 폴리실리콘막
17 : 스페이서 18 : 고농도 불순물 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 모스 트랜지스터는, 제 1 도전형의 반도체 기판, 상기 반도체 기판의 소정 부분에 형성된 게이트 전극, 상기 게이트 전극 측벽에 형성되고, 제 1 도전형을 갖는 스페이서, 상기 게이트 전극과 스페이서 사이에 개재되고, 상기 게이트 전극과 스페이서를 절연시키는 절연막, 상기 스페이서 하부에 형성되는 제 2 도전형의 저농도 불순물 영역, 및 상기 저농도 불순물의 일측 각각에 형성되는 제 2 도전형의 고농도 불순물 영역을 포함한다.
또한, 본 발명에 따른 모스 트랜지스터의 제조방법은, 제 1 도전형의 반도체 기판상에 게이트 절연막을 증착하는 단계와, 상기 게이트 절연막 상부의 소정 부분에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 표면에 절연막을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 제 1 도전형의 스페이서를 형성하는 단계와, 상기 스페이서 양측의, 저농도 불순물 영역이 형성된 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함한다.
본 발명에 의하면, 제 2 도전형의 저농도 불순물 영역과 제 1 도전형의 스페이서간의 일함수 차에 따라, 저농도 불순물 영역에 전자들이 유기되어, 저농도 불순물 영역의 채널 저항이 감소된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이고, 도 3은 본 발명에 따른 모스 트랜지스터의 동작을 설명하기 위하여 도 2d의 A 부분을 확대하여 나타낸 도면이다.
본 발명에서는 접합 영역의 원활한 동작 및 저농도 불순물 영역에 의하여 증대되는 채널 저항을 감소시키도록, 스페이서를 접합 영역과 반대 타입의 불순물이 도핑된 폴리실리콘막으로 형성한다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 바람직하게는 p형의 도펀트를 포함하는 실리콘 기판 상에 게이트 절연막(12)을 공지의 열산화 방식등에 의하여 100 내지 200Å의 두께로 증착한다. 그후, 게이트 절연막(12) 상부에 불순물이 도핑된 폴리실리콘막을 소정 두께로 증착한다음, 패터닝하여, 게이트 전극(13)을 형성한다.
도 2b에 도시된 바와 같이, 게이트 전극(13) 표면에 절연막(14)을 예를들어, 표면 산화 방식 또는 절연막을 전체적으로 피복한 후 패터닝하는 방식에 의하여 형성한다. 그리고나서, 게이트 전극(13)의 양측에 해당하는 반도체 기판(11)에 저농도 n형 불순물을 이온주입하여, 저농도 불순물 영역(15a)을 형성한다.
그후, 도 2c에서와 같이, 반도체 기판(11) 결과물 상부에 스페이서 형성용 폴리실리콘막(16)을 소정 두께로 증착한다. 이어서, 폴리실리콘막(16)의 전도 특성을 개선함과 아울러, 저농도 불순물 영역의 전자의 유기를 유리하도록 하기 위하여, 폴리실리콘막(2)에 고농도 p형의 불순물 예를들어, 보론(B)이온을 이온 주입한다.
그후, 도 2d에 도시된 바와 같이, 보론 이온이 주입된 폴리실리콘막(2)을 이방성 블랭킷 식각하여, 게이트 전극(13)의 측벽 부분에 폴리실리콘으로 된 스페이서(17)를 형성한다. 그리고 나서, 스페이서(17)을 마스크로 하여, 고농도 n형 불순물을 이온 주입하여, 고농도 불순물 영역(18)을 형성한다. 여기서, 저농도 불순물 영역(15) 및 고농도 불순물 영역(18)으로 LDD 형태의 접합 영역이 형성된다. 이때, 스페이서(17)는 절연막(14)과 절연되어 있으며, 이 스페이서(17)에 의하여, 저농도 불순물 영역(15)의 저항분을 감소시킨다.
이를 보다 구체적으로 설명하자면, 종래에서는 상술한 바와 같이, 핫캐리어 현상을 방지하고자, 게이트 전극(13)에 인접한 접합 영역을 저농도 불순물로 형성하였다. 그러나, 이러한 저농도 불순물 영역(15)은 고농도 불순물 영역(18)에 비하여, 저항이 높으므로, 상대적으로 채널 저항이 증대시키게 된다. 따라서, 게이트 전극(13)에 인접한 부분에 저농도 불순물 영역(15)을 형성하여 채널내에 형성되는 강한 전계는 완화시키면서도, 채널 저항을 감소시킬 수 있도록 하기 위하여는, 게이트 전극(13)의 선택시 저농도 불순물 영역(15)에 전자(electron)들이 빨리 유기되도록 하는 것이다. 본 실시예에서는 저농도 불순물 영역(15)에 전자들이 빨리 유기될 수 있도록, 도 3에 도시된 바와 같이, 저농도 불순물 영역(15)상에 형성되는 스페이서(17)를 저농도 불순물 영역(15)과 반대 타입인 p형의 전도물질로 형성한다. 즉, p형의 전도 물질로 스페이서(17)를 형성하게 되면, 그 스페이서(17)이 고농도 p형(p+)인 관계로, 그 내에 정공(h:hole)들이 모이게 된다. 한편, 그 저면의 n형의 불순물을 포함하는 저농도 불순물 영역(15)내에는 전자(e)들이 p형의 폴리실리콘과 n형의 실리콘간의 일함수(work function) 차에 의하여 모이게 된다. 즉, p형 폴리실리콘으로 된 스페이서의 일함수는 n형의 실리콘으로 된 저농도 불순물 영역(15)의 일함수 보다 적은 관계로, 일함수차는 음의 값을 갖게된다. 그러면, 저농도 불순물 영역(15)의 표면에는 음 상태 즉, 전자가 유기되고, 스페이서(17)에는 양 상태 즉, 홀이 모이게 된다.(Solid state electronic device, streetman,p 305 - 307)
이에 따라, 저농도 불순물 영역(15)에 종래에 비하여 많은 전자들이 그 표면에 모이게 되므로, 전자의 양과 반비례하는 채널 저항분은 종래에 비하여 감소된다.
본 발명은 상기한 실시예에 국한되는 것만은 아니다. 예를들어, 본 실시예에서는 p형의 반도체 기판에 n형의 접합 영역을 형성하였지만, 이와 반대로, n형의 반도체 기판에 p형의 접합 영역을 형성하여도 동일한 결과를 얻는다.
본 발명에 의하면, LDD 구조의 접합 영역에서 저농도 불순물 영역상에, 이 불순물 타입과 반대 타입의 불순물을 갖는 스페이서를 형성한다. 그러면, 저농도 불순물 영역과 스페이서간의 일함수 차에 따라, 저농도 불순물 영역에 전자들이 유기되어, 저농도 불순물 영역의 채널 저항이 감소된다.
따라서, 드레인 전류를 적정량만큼 증대시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 제 1 도전형의 반도체 기판;상기 반도체 기판의 소정 부분에 형성된 게이트 전극;상기 게이트 전극 측벽에 형성되고, 제 1 도전형을 갖는 스페이서;상기 게이트 전극과 스페이서 사이에 개재되고, 상기 게이트 전극과 스페이서를 절연시키는 절연막;상기 스페이서 하부에 형성되는 제 2 도전형의 저농도 불순물 영역; 및상기 저농도 불순물의 일측 각각에 형성되는 제 2 도전형의 고농도 불순물 영역을 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서, 상기 스페이서는 고농도 불순물이 포함된 폴리실리콘막인 것을 특징으로 하는 모스 트랜지스터.
- 제 1 도전형의 반도체 기판상에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상부의 소정 부분에 게이트 전극을 형성하는 단계;상기 게이트 전극 표면에 절연막을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극 측벽에 제 1 도전형의 스페이서를 형성하는 단계; 및상기 스페이서 양측의, 저농도 불순물 영역이 형성된 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 3 항에 있어서, 상기 게이트 전극 표면에 절연막을 형성하는 단계는, 상기 게이트 전극 표면을 산화하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 5 항에 있어서, 상기 제 1 도전형의 스페이서를 형성하는 단계는, 게이트 전극이 형성된 반도체 기판상에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘에 제 1 도전형의 불순물을 이온 주입하는 단계; 상기 폴리실리콘막을 이방성 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 3 항에 있어서, 상기 제 1 도전형은 p형이고, 제 2 도전형은 n형인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 3 항에 있어서, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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| KR1019970070500A KR19990051219A (ko) | 1997-12-19 | 1997-12-19 | 모스 트랜지스터 및 그 제조방법 |
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Publications (1)
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| KR19990051219A true KR19990051219A (ko) | 1999-07-05 |
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| KR1019970070500A KR19990051219A (ko) | 1997-12-19 | 1997-12-19 | 모스 트랜지스터 및 그 제조방법 |
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| KR (1) | KR19990051219A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10879399B2 (en) | 2015-12-17 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company Limited | Method of manufacturing semiconductor device comprising doped gate spacer |
-
1997
- 1997-12-19 KR KR1019970070500A patent/KR19990051219A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10879399B2 (en) | 2015-12-17 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company Limited | Method of manufacturing semiconductor device comprising doped gate spacer |
| US11018259B2 (en) | 2015-12-17 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device comprising gate structure and doped gate spacer |
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