KR0156157B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 이온주입을 이용한 핫 캐리어 특성 개선에 적당하도록 한 LDD 구조의 반도체 소자 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 반도체 소자 제조방법은 LDD 구조를 갖는 MOSFET 제조에 있어서, 필드영역과 활성영역으로 정의된 반도체 기판의 활성영역상에 제1 절연막, 게이트 전극 형성용 도전층을 차례로 증착하는 공정, 상기 게이트 전극 형성용 도전층 상부에 감광막을 도포하여 게이트 패턴에 의해 게이트 전극을 형성하는 공정, 상기 게이트 전극을 마스크로 이용한 이온주입에 의해 저농도 불순물 확산영역을 형성하고, 상기 게이트 전극을 포함한 제1절연막상에 제2절연막을 증착한 후 핫 캐리어 발생 억제용 이온주입을 실시하는 공정, 상기 제2 절연막을 제거하여 게이트 측벽을 형성한 후 상기 게이트 측벽을 마스크로 이용하여 고농도의 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자 제조방법

제1도 (a)∼(f)는 종래 반도체 소자 제조방법을 나타낸 공정단면도

제2도 (a)∼(f)는 본 발명의 반도체 소자 제조방법을 나타낸 공정단면도

* 도면의 주요부분에 대한 부호의 설명

11. 반도체 기관 12. 필드 산화막

13. 게이트 산화막 14. 다결정 실리콘

14a. 게이트 전극 15. 저농도 불순물 영역

16. 산화막 17. 게이트 측벽

18. 고농도 소오스/드레인 불순물 영역

본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 이온주입을 이용한 핫 캐리어(Hot Carrier) 특성개선에 적당하도록 한 LDD 구조를 갖는 반도체 소자 제조방법에 관한 것이다.

일반적으로 반도체 집적회로 제조에 있어서, 성능이 우수하면서 고집적화된 반도체 집적회로를 얻기 위해 반도체 집적회로를 구성하는 MOSFET(Metal-Oxide-Semiconductor Field Eeffect Transistor)의 크기를 줄이기 위한 노력이 계속되어 왔다.

이러한 노력의 결과로 반도체 집적회로의 제조기술이 서브 마이크론(Sub-micron) 수준으로 스케일 다운(Scale Down)되기에 이르렀다.

반도체 소자의 축소크기는 수평치수의 축소와 아울러 이에 비례한 수직치수의 축소가 이루어져야 여러소자의 특성들과의 균형을 이룰 수 있게 된다.

즉, 소자의 크기가 줄어들어 예컨대 크랜지스터에 있어서 소오스와 드레인간의 간격이 가까워지면 원하지 않는 소자의 특성변화가 발생하게 되는데 그 대표적인 것이 숏 채널(Short Channel) 효과이다.

숏 채널효과를 해결하기 위해서는 수평치수(게이트 길이)의 축소와 아울러 수직치수(게이트 절연막의 두께, 접합깊이 등)를 줄여야 하며 또한 이에 따라 인가전압(Applied Voltage)을 낮추고 기판의 도핑농도(Doping Concentration)을 높이며 특히 채널영역의 도핑 프로파일을 조절하여야 한다.

그러나 소자의 동작전원(Applied Voltage)은 그 소자를 사용하는 전자 제품에서 요구하는 값을 만족시켜야 하므로 반도체 소자의 치수는 축소되고 있지만 아직 반도체를 사용하는 전자 제품에서 요구하는 동작전원은 감소되지 않고 있기 때문에 반도체 소자, 특시, NMOS 트랜지스터의 경우는 소오스와 드레인 사이의 간격이 줄어들게 됨에 따라 발생하는 숏 채널효과로 인해 소오스에서 인가된 전자가 드레인 근처의 급격한 고전계(High Electric Field)에 의해 가속되어 발생하는 핫 캐리어(Hot Carrier)에 취약한 구조를 가지게 된다.

참고문헌 「Chenming Hu et al., Hot Electron-Induced MOSFET Degradation Model, Monitor and Improvement, IEEE Transactions on Electron Devices, Vo1, ED 32. No. 2. 1985. pp. 375∼385」에 의하면 핫 캐리어로 인한 불안정성(Instability)은 숏 채널길이와 높은 인가전압에서 기인한 드레인 접합 근처에서의 매운 높은 전계가 그 원인이다.

따라서 짧은 채널길이를 갖는 핫 캐리어에 취약한 기존의 NMOS 소자구조를 개선한 LDD 구조가 제안되었다.

참고문헌 「K. Saito el al., A New Short Channel MOSFET with Lightly Doped Drain Denshi Tsushin Rengo Taikai, 1978, pp. 220」에 개시된 LDD 구조의 특징은 좁은 폭을 가지며 자기정합형(Self-aligned)으로 형성된 N- 영역(저농도 불순물 영역)이 드레인 접합 부근에서 고전계를 퍼지게(Spread-out)하여 높은 인가전압에서도 소오스로부터 인가된 캐리어(전자)가 급격히 가속되지 않도록 한 것으로 핫 캐리어로 인한 소자의 불안정성을 해결한 것이다.

1M DRAM급 이상의 집적도를 갖는 소자 제조기술이 연구되면서 LDD 구조의 MOSFET를 제조하는 여러기술들을 제안되었는데, 그중 게이트 측벽을 이용한 LDD 형성방법이 가장 전형적인 것으로 이는 현재까지 대부분의 양산기술로 사용되고 있다.

제1도 (a)∼(f)를 참조하여 종래 게이트 측벽을 이용한 LDD 형성방법을 설명하면 다음과 같다.

먼저, 제1도 (a)에 도시된 바와 같이, 필드 산화막(2)에 의해 트랜지스터가 형성될 활성영역이 정의된 P형 반도체 기판(1)상에 게이트 산화막(3)과 게이트 전극 형성용 도전층(4) 및 게이트 캡 산화막(5)을 차례로 형성한다.

이어서 제1도 (b)에 도시된 바와 같이, 상기 게이트 캡 산화막(5) 및 도전층(4)을 게이트 전극 패턴으로 패터닝 하여 게이트 전극(4a)을 형성한다.

다음에 제1도 (c)에 도시된 바와 같이, N형 불순물로서 인(P)을 저농도로 이온주입하여 기판내에 N- 영역(6)을 게이트 전극(4a)에 자기정합형으로 형성한다.

이어서 제1도 (d)에 도시된 바와 같이, 상기 기판 전면에 CVD(Chemical Vapor Deposition) 방법에 의해 산화막(7)을 형성한 후 제1도 (e)에 도시된 바와 같이, 상기 CVD 산화막(7)을 반응성 이온식각(RIE : Reactive Ion Etching) 기술에 의해 에치백 하여 게이트 측벽(7a)을 형성한다.

이어 제1도 (f)에 도시된 바와 같이, N형 불순물을 고농도로 이온주입하여 깊은 접합깊이를 갖는 N⁺소오스 및 드레인 불순물 영역(8)을 형성한다.

이때 상기 게이트 측벽(7a)이 N⁺소오스 및 드레인 불순물 영역(8) 형성을 위한 고농도 이온주입 공정시 마스크 역할을 하게 되므로 게이트 채널과 N⁺소오스 및 드레인 불순물 영역(8) 사이에 N^-영역을 형성할 수 있게 된다.

그러나 상기와 같은 종래의 LDD 구조를 갖는 MOSFET는 게이트 길이가 1μm 이하로 될 경우 측벽 밑부분의 LDD 에지(Edge) 부분에서 소오스/드레인간에 걸리는 인가전압에 의한 핫 캐리어를 방지할 수 없어 소자의 특성저하 및 신뢰성 문제를 야기시킨다.

즉, 소자의 ISub 증가 및 포화전류(Saturation Current)의 감소와 소자의 라이프-타임(Life-time)의 단축 등에 의한 소자의 신뢰성을 저하시키는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 서브 마이크론(Sub- micron) 소자에 있어서도 핫 캐리어 발생을 방지하여 핫 캐리어에 의한 소자의 특성 저하를 방지하므로 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 LDD 구조를 갖는 MOSFET 제조에 있어서, 필드영역과 활성영역으로 정의된 반도체 기판의 활성영역상에 제1절연막, 게이트 전극 형성용 도전층을 차례로 증착하는 공정, 상기 게이트 전극 형성용 도전층 상부에 감광막을 도포하여 게이트 패턴에 의해 게이트 전극을 형성하는 공정, 상기 게이트 전극을 마스크로 이용한 이온주입에 의해 저농도 불순물 확산영역을 형성하고, 상기 게이트 전극을 포함한 제1절연막상에 제2절연막을 증착한 후 핫 캐리어 발생 억제용 이온주입을 실시하는 공정, 상기 제2절연막을 제거하여 게이트 측벽을 형성한 후 상기 게이트 측벽을 마스크로 이용하여 고농도의 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명의 반도체 소자 제조방법을 설명하면 다음과 같다.

제2도 (a)∼(g)는 본 발명의 반도체 소자 제조방법을 나타낸 공정단면도이다/

즉, 본 발명의 반도체 소자 제조방법은 제2도 (a)에서와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성한 후, 기판(11) 전면에 게이트 산화막(13)과 게이트 전극 형성용 다결정 실리콘(14)을 차례로 증착한다.

상기 게이트 전극 형성용 다결정 실리콘(14) 상부에 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각(Etching)을 통해 불필요한 게이트 전극 형성용 다결정 실리콘(14)을 선택적으로 제거하여 제2도 (b)에서와 같이, 게이트 전극(14a)을 형성한다.

이어 제2도 (c)에서와 같이, 상기 게이트 전극(14a)을 마스크로 이용하여 N- 이온주입을 통해 상기 게이트 전극(14a) 양측의 기판(11)내에 저농도 불순물 확산영역(15)을 형성하고, 제2도 (d)에서와 같이, 상기 게이트 전극(14a)을 포함한 기판(11) 전면에 후공정에서 형성될 게이트 측벽 형성을 위한 산화막(16)을 증착한다.

이어, 게이트 측벽형성을 위해 상기 산화막(16)을 에치백(Etch Back)하기 이전에 핫캐리어 생성을 억제하기 위한 질소(Nitrogen) 이온주입을 실시한 후, 에치백 하여 제2도 (e)에서와 같이, 게이트 측벽(17)을 형성한다.

이때 상기 질소이온은 상기 게이트 측벽(17) 하측의 게이트 산화막과 실리콘 기판사이에서 핫 캐리어 생성을 유발시키는 인터페이스 스테이트(Interface State) 생성을 억제시킨다.

이어 제2도 (f)에서와 같이, 상기 게이트 측벽(17)을 마스크로 이용하여 N형 불순물을 고농도로 이온 주입하여 깊은 접합깊이를 갖는 N⁺소오스/드레인 불순물 확산영역(18)을 형성하면 본 발명이 반도체 소자 제조공정이 완료된다.

이상 상술한 바와 같이, 본 발명의 반도체 소자 제조방법은 질소 이온주입에 의해 핫 캐리어 발생을 억제하여 서브 마이크론(Sub-micron) 소자의 특성저하를 개선시키며 포화전류의 감소를 방지하고 Isub를 감소시켜 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

1. LDD 구조를 갖는 MOSFET 제조에 있어서, 필드영역과 활성영역으로 정의된 반도체 기판의 활성영역상에 제1 절연막, 게이트 전극 형성용 도전층을 차례로 증착하는 공정, 상기 게이트 전극 형성용 도전층 상부에 감광막을 도포하여 게이트 패턴에 의해 게이트 전극을 형성하는 공정, 상기 게이트 전극을 마스크로 이용한 이온주입에 의해 저농도 불순물 확산영역을 형성하고, 상기 게이트 전극을 포함한 제1 절연막상에 제2절연막을 증착한 후 핫 캐리어 발생 억제용 이온주입을 실시하는 공정, 상기 제2절연막을 제거하여 게이트 측벽을 형성한 후 상기 게이트 측벽을 마스크로 이용하여 고농도의 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자 제조방법.
2. 제1항에 있어서, 핫 캐리어 발생 억제용 이온주입 공정은 질소(Nitrogen)를 이용하는 것을 특징으로 하는 반도체 소자 제조방법.