KR100501935B1 - 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 게이트 전극의 양측면에 두번째 측벽을 이용하는 LDD 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.

본 발명의 상기 목적은 반도체 기판(100)에 게이트 전극(131)을 형성하고 LDD 영역(150)을 형성하고 제 1 측벽(160)을 형성하는 제 1공정; 상기 제 1 측벽이 형성된 반도체 기판의 표면에 공핍 영역 환원(depletion area reduction)을 위해 상기 LDD 영역과 반대 타입의 불순물을 주입하는 이온 공정을 행하는 제 2공정; 상기 제 1 측벽(160)의 양 측면에 제 2 측벽(170)을 형성하는 제 3공정; 및 상기 반도체 기판(100)의 전면에 상기 LDD 영역과 동일 도전형의 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(180)을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법에 의해 달성된다.

따라서, 본 발명의 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법은 LDD구조에서 측벽의 일측에 새로운 측벽을 더 구비한 정션(junction) 구조를 가지는 반도체 소자를 제조하므로써 동일 게이트 CD에 비하여 드레인에 의한 공핍영역을 줄일 수 있고, 드레인의 외부전압에 의한 break-down 전압을 향상시킬 수 있고, 게이트의 집적도를 높일 수 있으므로 생산성을 향상시킬 수 있고, 드레인에 의한 공핍영역을 줄일 수 있으므로 이로 인한 핫 캐리어 효과(hot carrier effect)를 줄일 수 있는 효과가 있다.

Description

제 2 측벽 공정을 이용한 반도체 소자의 제조 방법{Semiconductor device manufacturing technology using second side wall process}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 게이트 전극의 양측면에 두번째 측벽(2nd side wall)를 이용하는 LDD 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은 성능과 높은 집적도를 얻기 위하여 IC의 제조기술이 서브마이크론 단위로 크기가 작아졌다.

반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다.

그 점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원하지 않는 소자의 특성 변화가 나타나게 된다.

그 대표적인 특성 변화가 숏 채널 효과(short channel effect)의 발생이다.

상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal scale down)(게이트 길이의 축소)과 동시에 수직 스케일 다운(vertical scale down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.

또한, 그에 따라 인가 전원(applied voltage)을 낮추고 기판 도핑 농도(substrate doping concentration)를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.

그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자 제품에서 요구하는 동작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, NMOS 트랜지스터에 있어서는 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(potential gradient)하에서 심하게 가속되어 나타나는 핫 캐리어 발생의 취약한 구조가 된다.

따라서 상기와 같은 핫 캐리어에 취약한 NMOS 소자를 개선한 LDD(Lightly Doped Drain)구조가 제안되었다.

그 중 게이트 전극의 양측면에 측벽(side wall)를 이용하는 LDD 제조 방법이 가장 전형적인 방법이며 이 기술이 현재까지 대부분의 양산 기술로 사용되고 있다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 액티브(active) 영역과 필드(field) 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 소자 격리막(12)을 포함한 반도체 기판(11)의 전면에 게이트 절연막(13)을 형성한다.

이어, 상기 게이트 절연막(13)상에 표면에 폴리 실리콘막(14)을 형성하고, 상기 폴리 실리콘막(14)상에 감광막(15)을 도포한 후, 노광 및 현상공정으로 감광막(15)을 패터닝하여 게이트 영역을 정의한다.

도 1b에 도시한 바와 같이, 상기 패터닝된 감광막(15)을 마스크로 이용하여 상기 폴리 실리콘막(14) 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.

도 1c에 도시한 바와 같이, 상기 감광막(15)을 제거하고, 상기 게이트 전극(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD영역(16)을 형성한다.

도 1d에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(14a)의 양측면에 측벽(17)를 형성한다.

도 1e에 도시한 바와 같이, 상기 게이트 전극(14a) 및 측벽(17)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD 영역(16)과 연결되는 소오스/드레인 불순물 영역(18)을 형성한다.

반도체 제품이 집적화 되고 하이 테크놀로지로 갈수록 게이트 CD(channel length)는 작아지고 이로 인해 숏 채널 효과는 증가 된다. 특히 드레인(drain)에 외부 전압이 가해져 동작할 때 드레인에 의한 공핍영역(depletion area)이 확장됨에 따라 이로 인한 소자영향도 커진다. 즉 드레인에 가해지는 전압에 의한 브레이크 다운(break-down) 전압이 낮아 질 수 밖에 없으며, 이는 고 집적화에 따른 해결책이 필수적이라 할 수 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, LDD구조에서 측벽의 일측에 새로운 측벽을 더 구비한 정션(junction)구조를 가지는 반도체 소자를 제조하여 게이트 CD(channel length)가 작아짐에 따라 수반되는 드레인의 공핍영역에 의한 소자 영향을 줄여 신뢰성 및 특성 향상에 기여하도록 하는 반도체 소자의 제조방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 반도체 기판(100)에 게이트 전극(131)을 형성하고 LDD 영역(150)을 형성하고 제 1 측벽(160)을 형성하는 제 1공정; 상기 제 1 측벽이 형성된 반도체 기판의 표면에 공핍 영역 환원(depletion area reduction)을 위해 상기 LDD 영역과 반대 타입의 불순물을 주입하는 이온 공정을 행하는 제 2공정; 상기 제 1 측벽(160)의 양 측면에 제 2 측벽(170)을 형성하는 제 3공정; 및 상기 반도체 기판(100)의 전면에 상기 LDD 영역과 동일 도전형의 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(180)을 형성하는 제 4공정을 포함하는 것을 특징으로 하는 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(100)의 필드 영역에 STI 구조를 갖는 소자 격리막(110)을 형성하고, 상기 소자 격리막(110)을 포함한 반도체 기판의 전면에 게이트 절연막(120)을 형성한다.

이어, 상기 게이트 절연막(120)상에 표면에 폴리 실리콘막(130)을 형성하고, 상기 폴리 실리콘막(130)상에 감광막(140)을 도포한 후, 노광 및 현상공정으로 상기 감광막(140)을 패터닝하여 게이트 영역을 정의한다.

도 2b에 도시한 바와 같이, 상기 패터닝된 감광막(140)을 마스크로 이용하여 상기 폴리 실리콘막(130) 및 게이트 절연막(120)을 선택적으로 제거하여 게이트 전극(131)을 형성한다.

도 2c에 도시한 바와 같이, 상기 감광막(140)을 제거하고, 상기 게이트 전극(131)을 마스크로 이용하여 상기 반도체 기판(100)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(131) 양측의 반도체 기판(100) 표면내에 LDD 영역(150)을 형성한다.

도 2d에 도시한 바와 같이, 상기 게이트 전극(131)을 포함한 반도체 기판(100)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 전극(131)의 양측면에 제 1 측벽(160)를 형성한다.

도 2e에 도시한 바와 같이, 상기 측벽이 형성된 반도체 기판 표면에 공핍 영역 환원(depletion area reduction : DR) 이온 주입 공정을 행한다.

상기 측벽 식각후 S/D 주입공정을 진행하지 않고 상기 이온 주입 공정에서 주입하였던 이온의 반대 타입의 도펀트(dopant)를 상기 LDD 영역 형성에 사용된 에너지보다는 높게, 다음 공정의 S/D 주입시 사용되는 에너지보다는 낮은 에너지로 이온 주입한다

도 2f에 도시한 바와 같이, 반도체 기판(100)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 1 측벽(160)의 양 측면에 제 2 측벽(170)을 형성한다.

도 2g에 도시한 바와 같이, 상기 게이트 전극(131), 제 1 측벽(160) 및 제 2 측벽(170)을 마스크로 이용하여 상기 반도체 기판(100)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(131) 양측의 반도체 기판(100) 표면내에 LDD 영역(150)과 연결되는 소오스/드레인 불순물 영역(180)을 형성한다.

상기와 같이 만들어진 반도체 소자는 LDD구조를 사용하는 프로세스를 향상시켜 만든 기술로서 기존의 LDD구조에 비해 S/D(Source/Drain)의 정션(junction)구조가 안정적이다.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.

따라서, 본 발명의 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법은 LDD구조에서 측벽의 일측에 새로운 측벽을 더 구비한 정션구조를 가지는 반도체 소자를 제조하므로써 동일 게이트 CD에 비하여 드레인에 의한 공핍영역을 줄일 수 있고, 드레인의 외부전압에 의한 브레이크 다운 전압을 향상시킬 수 있고, 게이트의 집적도를 높일 수 있으므로 생산성을 향상시킬 수 있고, 드레인에 의한 공핍영역을 줄일 수 있으므로 이로 인한 핫 캐리어 효과(hot carrier effect)를 줄일 수 있는 효과가 있다.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도.

<도면의 주요부분에 대한 부호의 설명>

100 : 기판 110 : 소자 분리막

120 : 게이트 산화막 130 : 폴리 실리콘막

131 : 게이트 전극 140 : 감광막

150 : LDD 영역 160 : 제 1 측벽(160)

170 : 제 2 측벽(170) 180 : 소오스/드레인 영역

Claims (5)

1. 반도체 제조 방법에 있어서,

   반도체 기판(100)에 게이트 전극(131)을 형성하고 LDD 영역(150)을 형성하고 제 1 측벽(160)을 형성하는 제 1공정;

   상기 제 1 측벽이 형성된 반도체 기판의 표면에 공핍 영역 환원(depletion area reduction)을 위해 상기 LDD 영역과 반대 타입의 불순물을 주입하는 이온 공정을 행하는 제 2공정;

   상기 제 1 측벽(160)의 양 측면에 제 2 측벽(170)을 형성하는 제 3공정; 및

   상기 반도체 기판(100)의 전면에 상기 LDD 영역과 동일 도전형의 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(180)을 형성하는 제 4공정

   을 포함하는 것을 특징으로 하는 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법.
2. 제 1항에 있어서,

   상기 제 2공정의 공핍 영역 환원(depletion area reduction) 이온 공정은 상기 LDD 영역(150) 형성에 사용된 에너지보다는 높게, 다음 공정의 소오스/드레인 주입시 사용되는 에너지보다는 낮은 에너지로 이온 주입하는 것을 특징으로 하는 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법.
3. 삭제
4. 제 1항에 있어서,

   상기 제 4공정의 소오스/드레인 불순물 영역(180)의 형성은 상기 게이트 전극(131), 제 1 측벽(160) 및 제 2 측벽(170)을 마스크로 이용하는 형성된 것을 특징으로 하는 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법.
5. 소자 격리막(110)에 의하여 활성 영역이 정의된 반도체 기판(100);

   상기 반도체 기판(100)의 활성 영역 일부 상부에 형성된 게이트 산화막(120);

   상기 게이트 산화막 상부에 형성된 게이트 전극(131);

   상기 게이트 전극(131)의 양측면에 형성되는 제 1측벽(160);

   상기 제 1측벽(160)의 양측면에 형성되는 제 2측벽(170);

   상기 제 2측벽(160)과 상기 소자 격리막(110) 사이의 반도체 기판에 불순물이 고농도로 매입된 소스/드레인 영역(180);

   상기 제 1측벽(160)과 소스/드레인 영역(180) 사이의 반도체 기판에 상기 불순물의 반대 타입의 불순물이 상기 소스/드레인 영역보다 얕게 매입된 공핍 영역 환원(DR) 영역;

   상기 게이트 전극(131)과 DR 영역 사이의 반도체 기판에 저농도의 불순물이 상기 공핍 영역 환원(DR) 영역보다 얕게 매입된 LDD 영역(150)을 포함하는 것을 특징으로 하는 반도체 소자.