KR100772115B1 - 모스펫 소자의 제조방법 - Google Patents

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Abstract

본 발명은 단채널효과를 개선하기 위한 할로 이온주입을 방법을 적용시, 접합 항복전압 특성을 개선시킬 수 있는 반도체소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 웰이 형성된 반도체기판 상에 게이트를 형성하는 단계와, 상기 게이트 양측의 기판 내에 LDD 이온주입을 수행하는 단계와, 상기 LDD 이온주입된 기판에 대해 할로 이온주입을 수행하는 단계와, 상기 게이트 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계와, 상기 식각된 기판 내에 에피실리콘막을 형성하는 단계 및 상기 에피실리콘막에 대해 불순물 이온주입을 수행하여 상기 게이트 양측의 에 에실리콘막 내에 소오스/드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

모스펫 소자의 제조방법{Method of manufacturing MOSFET device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 및 도 2b는 종래기술과 본 발명의 비교 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체기판 20: 소자분리막
30: 게이트절연막 40: 게이트도전막
50: 하드마스크막 60: 게이트
70: 스페이서 80: 에피실리콘막
본 발명은 모스펫 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널(short channel) 마진 확보를 위한 할로 이온주입(Halo)을 적용한 모스펫 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰이 감소할 수록 셀의 문턱전압(Vt) 타켓(target)을 마추기 위해 셀의 문턱전압 이온주입의 도우즈(dose) 량을 증가시키고 있는 추세이다.
그러나, 이러한 현상은 소자가 고집적화가 되어감에 따라 셀의 누설전류(leakge current) 증가 및 문턱전압이 급격히 낮아지는, 이른바 단채널효과(short channel effect)의 원인이 되며, 또한, 전기장(Electron Field) 증가에 따른 접합 누설전류 증가 현상을 발생시켜 소자의 리프레쉬(Refresh) 특성을 열화시키게 된다.
이에, 최근에는 반도체 소자의 고집적화에 따른 소자의 전기적 특성 저하 문제를 방지하기 위한 다양한 기술들이 제안되고 있으며, 예컨대, 상기 리프레쉬 특성 열화 현상을 억제하기 위한 방법들 중의 하나로서, 할로(Halo) 이온주입공정이 적용되고 있다.
그러나, 점차적으로 소자의 디자인 룰이 작아됨에 따라 상기 할로 이온주입공정시 그 도핑 농도가 증가하게 되면서, 이는, 소오스/드레인영역과의 접합 부분(Soure/Drain to Well)에서 전기장을 증가시키게 되는데, 이와 같이 소오스/드레인영역과의 접합 부분에서의 전기장 증가는 접합 항복전압(Junction Breakdown Voltage)을 감소시키게 된다..
한편, 소오스/드레인영역 내에 추가적인 불순물 이온주입을 수행하여 소오스/드레인영역과의 접합 부분에서의 전기장을 감소시켜 접합 항복전압 특성을 개선시킬 수 있으나, 이 역시 소자의 디자인 룰이 작아짐에 따라서 소오스/드레인영역간의 유효길이(Effective Length)를 감소시켜 단채널효과를 감소시키는 문제를 갖고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 단채널효과 개선을 위해 할로 이온주입을 적용하는 경우 소오스/드레인영역과의 접합 부분에서 전기장을 감소시킬 수 있는 모스펫 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 웰이 형성된 반도체기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면에 대해 내에 LDD 이온주입을 수행하는 단계; 상기 LDD 이온주입된 기판 표면에 대해 할로 이온주입을 수행하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계; 상기 식각된 기판 내에 에피실리콘막을 형성하는 단계; 및 상기 에피실리콘막에 대해 불순물 이온주입을 수행하여 상기 게이트 양측의 에피실리콘막 표면 내에 소오스/드레인영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 스페이서를 형성하는 단계 및 상기 스페이서를 포함한 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계는 인-시튜로 수행하는 것을 특징으로 한다.
상기 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계는, 상기 기판이 300∼3000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 한다.
상기 에피실리콘막은 300∼3000Å 두께로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 게이트 양측의 LDD(Lightly Doped Drain) 및 할로(Halo) 이온주입된 반도체기판 부분을 식각한 후, 상기 식각된 기판 내에 에피실리콘막을 형성한다. 그런다음, 할로 이온이 없는 상태의 에피실리콘막 내에 소오스/드레인영역을 형성하는 것을 특징으로 한다.
이렇게 하면, 할로 이온이 없는 에피실리콘막 내에 소오스/드레인영역이 형성됨에 따라, 소오스/드레인영역과의 접합 부분(Soure/Drain to Well)에 전기장을 감소시킬 수 있게 되어, 접합 항복전압 특성을 개선시킬 수 있게 된다.
아울러, 본 발명은 단채널효과를 개선시키기 위해 할로 이온주입을 사용하는 경우, 접합 항복전압의 제약을 받지 않으므로 모스펫 소자의 단채널효과 개선에 유리하다.
자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 모스펫 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a을 참조하면, 액티브 영역을 한정하는 소자분리막(20)이 형성된 반도체 기판(10) 상에 PMOS 또는 NMOS가 형성될 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 노출된 기판 부분에 대해 P형 또는 N형 불순물을 이온주입하여 기판 내에 P 또는 N웰(Well)을 형성한다.
그런다음, 상기 감광막 패턴이 제거된 상태에서, 상기 기판(10) 상에 게이트 절연막(30)과 게이트도전막(40) 및 하드마스크막(50)을 차례로 증착한 후, 이들을 식각하여 상기 기판의 액티브 영역 상에 게이트(60)를 형성한다.
다음으로, 상기 게이트 양측의 기판 표면에 대해 LDD(Ligthly Doped Drain) 방식에 의해 저농도 불순물 이온주입을 수행한다.
도 1b를 참조하면, 상기 LDD 이온주입된 기판에 표면에 대해 웰(Well) 형성을 위한 이온주입과 동일한 타입의 불순물을 사용해서 할로(Halo) 이온주입을 수행한다. 이때, 상기 할로 이온주입시 일정한 틸트(tilt) 각을 주면서 수행하도록 한다.
도 1c를 참조하면, 상기 게이트(60)를 포함한 기판 전면 상에 스페이서용 절연막을 증착한 후, 이를 식각하여 상기 게이트(60) 양측벽에 스페이서(70)를 형성한다.
그런다음, 인-시튜(In-situ)로 상기 스페이서(70)를 포함한 게이트(60) 양측의 LDD 및 할로 이온주입된 기판 부분을 300∼3000Å 깊이만큼 식각한다.
여기서, 상기 기판 식각시 상기 게이트 양측의 기판 부분만을 식각했으므로, 상기 게이트 안쪽의 기판 내에는 LDD 및 할로 이온이 형성되어 있다.
도 1d를 참조하면, 상기 기판 결과물에 대해 에피택시(Epitaxy) 공정을 수행하여 상기 식각된 기판 내에 상기 기판과 동일한 방향성을 갖는 에피실리콘막(80)을 300∼3000Å 두께로 형성한다.
여기서, 본 발명은 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각한 후, 상기 식각된 기판 내에 후속의 소오스/드레인영역을 정의하는 에피실리콘 막(80)을 형성함으로써, 상기 소오스/드레인영역, 즉, 에피실리콘막 내에는 할로 이온이 형성되어 있지 않으므로, 상기 소오스/드레인영역과의 접합 부분(Soure/Drain to Well)에 전기장을 감소킬 수 있게 된다.
도 1e를 참조하면, 상기 에피실리콘막(80)에 대해 불순물 이온주입을 수행하여 상기 게이트(60) 양측의 에피실리콘막(80) 표면 내에 소오스/드레인영역(S/D)을 형성하여 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
여기서, 본 발명은 할로 이온이 없는 상태 에피실리콘막(80) 내에 소오스/드레인영역(S/D)을 형성함에 따라, 소오스/드레인영역과의 접합 부분(Soure/Drain to Well) 기판 농도가 감소하게 되면서 소오스/드레인영역과의 접합 부분에서의 전기장을 감소시키게 된다..
따라서, 상기 소오스/드레인과의 접합 부분에서 전기장이 감소됨에 따라, 접합 항복전압 특성이 개선된다.
아울러, 본 발명은 게이트 안쪽의 기판 내에 형성된 할로 이온이 단채널효과를 개선시키는 역할을 충분히 수행하기 때문에 접합 항복전압에 제약을 받지 않고 소자의 단채널효과를 개선하는데 유리하다.
도 2a는 종래의 기술과 본 발명에 따른 접합 항복전압 특성을 보여주는 그래프이고, 도 2b는 종래의 기술과 본 발명에 따른 소오스/드레인영역과의 접합 부분 프로파일을 보여주는 그래프로써, 도시된 바와 같이, 종래 대비 접합 항복전압 특성이 증가된 모습을 볼 수 있으며, 아울러, 기판의 도핑 농도 또한 종래 대비 감소된 것을 볼 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 소오스/드레인영역 사이의 영역을 제외한 LDD(Lightly Doped Drain) 및 할로(Halo) 이온주입된 반도체기판 부분을 식각한 후, 상기 식각된 기판 내에 에피실리콘막을 형성함으로서, 할로 이온이 없는 상태의 에피실리콘막 내에 소오스/드레인영역이 형성됨에 따라, 소오스/드레인과의 접합 부분(Soure/Drain to Well)에서 기판의 농도가 감소되면서, 전기장이 감소하게 되어 접합 항복전압 특성을 개선시킬 수 있다.
아울러, 본 발명은 단채널효과를 개선시키기 위해 할로 이온주입을 사용하는 경우, 접합 항복전압의 제약을 받지 않으므로 모스펫 소자의 단채널효과 개선에 유리하다.

Claims (4)

  1. 웰이 형성된 반도체기판 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 기판 표면에 대해 LDD 이온주입을 수행하는 단계;
    상기 LDD 이온주입된 기판 표면에 대해 할로 이온주입을 수행하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계;
    상기 식각된 기판 내에 에피실리콘막을 형성하는 단계; 및
    상기 에피실리콘막에 대해 불순물 이온주입을 수행하여 상기 게이트 양측의 에피실리콘막 표면 내에 소오스/드레인영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계 및 상기 스페이서를 포함한 게이트 양측의 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계는 인-시튜로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 LDD 및 할로 이온주입된 기판 부분을 식각하는 단계는, 상기 기판이 300∼3000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 에피실리콘막은 300∼3000Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095945A (ko) * 2003-04-29 2004-11-16 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR20050004668A (ko) * 2003-07-03 2005-01-12 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 제조 방법
US20060009001A1 (en) 2004-06-10 2006-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. A Recessed Polysilicon Gate Structure for a Strained Silicon MOSFET Device

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