KR20030087164A - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자 제조 방법에 관한 것으로, 그 목적은 소자 불량률이 감소되고 소자의 소형화에 유리한 엘디디 구조의 트랜지스터를 제조하는 방법을 제공하는 데 있다. 이를 위해 본 발명에서는 스페이서를 사용하지 않고 감광막을 마스크로 이용하여 고농도 불순물 이온주입을 먼저 수행한 다음, 저농도 불순물 이온주입을 수행하여 엘디디 구조의 트랜지스터를 제조한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 엘디디(LDD : lightly doped drain) 구조의 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 됨에 따라 게이트 폭이 좁아져 드레인으로 전계집중이 일어나며, 이것은 채널의 드레인 단에 있는 공핍층 내의 전기장 세기를 증가시키고, 이 때문에 전자가 고속으로 가속되어 원자와 충돌해서 애벌런시(avalanche) 현상이 일어난다. 이때 발생한 고속전자의 일부는 게이트 산화막 속에 진입하고 포획되어 반도체 소자의 임계값 전압을 변화시켜 반도체 소자의 동작을 불안정하게 하는 고온 전자 효과(hot electron effect)를 일으킨다.
최근에는 이와 같은 고온 전자 효과를 방지하기 위해 게이트 측벽에 산화막또는 질화막 등을 남기고 이온 주입하여 저농도의 접합을 만드는 엘디디(LDD : lightly doped darin) 구조를 사용한다.
그러나, 저농도의 접합을 만들기 위해 게이트 측벽에 산화막 또는 질화막을 남기는 경우 포토 리소그래피 공정에서 잔막 및 측벽에 남기는 산화막 또는 질화막의 폭을 조절하기 어려우며, 특히 전도도가 우수한 금속층을 게이트로 이용하기가어렵다는 문제점이 있다.
그러면, 종래의 엘디디 구조 트랜지스터를 제조하는 방법에 대해 도 1a 내지 도 1c를 참조하여 설명한다.
먼저, 반도체 기판(1)에 소자 분리 영역으로 필드 산화막(2)이 있는 트렌치를 형성한 다음, 반도체 기판(1) 내에 문턱전압 조절을 위한 이온주입, 펀치쓰루를 방지하기 위한 이온 주입, 채널영역 형성을 위한 이온주입 및 웰 영역 형성을 위한 이온주입을 수행한다.
다음, 반도체 기판(1)의 활성영역 일부 상에 게이트 산화막(3) 및 게이트 전극(4)을 형성한다. 이어서, 게이트 전극(4)을 마스크로 하여 반도체 기판(1)의 활성영역 내에 저농도의 불순물 이온을 주입하여 저농도 불순물 영역(5)을 형성함으로써 소오스 및 드레인 영역을 정의한다.
다음, 화학 기상 증착 방법으로 질화막을 증착한 다음, 이 질화막을 반응성 이온 에칭(reactive ion etching : RIE)와 같은 방법으로 이방성 식각하여 게이트 전극(4)의 측벽에 질화막 스페이서(6)를 형성하고, 게이트 전극(4) 및 질화막 스페이서(6)를 마스크로 하여 반도체 기판(1)의 활성영역 내에 불순물 이온을 주입하여고농도 불순물 영역(7)을 형성한 후, 이온주입 시 기판이 받은 스트레스를 완화하기 위해 열처리를 수행함으로써, 모스 소자를 형성한다.
그러나, 상기한 바와 같은 종래 엘디디 구조의 트랜지스터 제조 방법에서는, 이후 실리사이드 공정을 진행하면서 질화막 스페이서 표면에 잔류하는 실리사이드에 의해 콘택홀과 스페이서 사이에 누설 전류 경로가 형성되어 반도체 소자의 불량을 유발하는 문제점이 있었다.
또한, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭을 점점 줄여 소자를 소형화하고 있으나, 스페이서 크기에 의해 소자의 소형화에 한계가 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 소자 불량률이 감소된 엘디디 구조의 트랜지스터를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 소자의 소형화에 유리한 엘디디 구조의 트랜지스터를 제조하는 방법을 제공하는 데 있다.
도 1a 내지 1c는 종래 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 스페이서를 사용하지 않고 감광막을 마스크로 이용하여 고농도 불순물 이온주입을 먼저 수행한 다음, 저농도 불순물 이온주입을 수행하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 소자분리 영역과 활성 영역이정의된 반도체 기판에서, 기판의 활성 영역 상에 소정폭의 게이트 전극을 형성하는 단계; 게이트 전극을 포함한 기판 상에 게이트 전극보다 더 넓은 폭을 가지는 감광막 패턴을 게이트 전극을 덮도록 형성하는 단계; 감광막 패턴을 마스크로 하여 노출된 반도체 기판 내에 고농도로 불순물 이온을 주입하는 단계; 및 감광막 패턴을 제거하고 반도체 기판의 상부 전면에 저농도로 불순물 이온을 주입하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 실시예를 통해 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, p형의 실리콘 기판(11)에 소자 분리 영역으로 필드 산화막(12)이 있는 트렌치를 형성한 다음, 기판(11) 내에 문턱전압 조절을 위한 이온주입, 펀치쓰루를 방지하기 위한 이온 주입, 채널영역 형성을 위한 이온주입 및 웰 영역 형성을 위한 이온주입을 수행한다.
다음, 기판(11)의 상부 전면에 산화막 및 다결정 실리콘층을 차례로 형성하고, 다결정 실리콘층 상에 기판의 활성영역 일부가 노출되도록 감광막 패턴을 형성한 다음, 그 감광막 패턴을 마스크로 하여 다결정 실리콘층 및 게이트 산화막을 식각하여, 도 2b에 도시된 바와 같이, 활성영역의 일부 상에 소정폭을 가지는 게이트 산화막(13)과 다결정 실리콘으로 이루어진 게이트 전극(14)을 형성한다.
이어서, 게이트 전극(14) 상에 게이트 전극(14)을 덮으면서 게이트 전극보다더 넓은 폭의 감광막 패턴(15)을 형성하고, 이 감광막 패턴(15)을 마스크로 하여 기판(11)의 활성영역 내에 고농도의 As 이온을 주입하여 고농도 불순물 영역(16)을 형성한다.
다음, 감광막 패턴(25)을 제거하고, 반도체 기판의 상부 전면에 As 이온을 저농도로 주입하여 게이트 전극과 인접한 양측방의 하부에 위치하는 기판 내에 저농도 불순물 영역(17)을 형성한다.
다음, 이온주입 시 기판이 받은 스트레스를 완화하기 위해 열처리를 수행함으로써, 모스 소자를 형성한다.
이후, 모스 소자를 포함하여 기판의 상부 전면에 절연막을 형성한 후, 이를 화학기계적으로 연마하여 평탄화시키고, 게이트 전극의 상면이 소정폭으로 노출되도록 절연막을 소정폭으로 식각하여 콘택홀을 형성한 다음, 콘택홀의 내부를 도전성 물질로 충진시킴으로써, 반도체 소자 제조를 완료한다.
상술한 바와 같이, 본 발명에서는 게이트 전극의 양측방에 스페이서를 형성하지 않고 엘디디 구조의 트랜지스터를 형성하기 때문에 스페이서와 콘택홀 사이의 여유 공간을 종래에 비해 많이 확보하여 누설 전류를 억제하는 효과가 있으며, 콘택홀 형성시 공정 여유분이 보다 더 많아지는 효과가 있다.
또한, 스페이서를 형성하지 않음으로 인해 반도체 소자의 소형화에 유리한 효과가 있다.
Claims (2)
- 소자분리 영역과 활성 영역이 정의된 반도체 기판에서, 상기 기판의 활성 영역 상에 소정폭의 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 상기 기판 상에 상기 게이트 전극보다 더 넓은 폭을 가지는 감광막 패턴을 상기 게이트 전극을 덮도록 형성하는 단계;상기 감광막 패턴을 마스크로 하여 상기 노출된 반도체 기판 내에 고농도로 불순물 이온을 주입하는 단계; 및상기 감광막 패턴을 제거하고 상기 반도체 기판의 상부 전면에 저농도로 불순물 이온을 주입하는 단계;를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 저농도 불순물 이온 주입 단계 이후에는 열처리하는 단계를 더 포함하는 반도체 소자 제조 방법.
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