KR100406591B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고집적 반도체 소자의 제조에 유리하게 적용할 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은 제1도전형의 웰을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 갖는 게이트 전극을 마스크로해서 상기 실리콘 기판에 제2도전형의 불순물을 고농도로 이온주입하는 단계; 상기 고농도로 이온주입된 제2도전형의 불순물이 활성화되도록 열처리 공정을 수행하여, 상기 게이트 전극 양측의 실리콘 기판 부분에 제2도전형의 소오스/드레인 영역을 형성하는 단계; 상기 제1스페이서를 제거하는 단계; 상기 실리콘 기판에 제2도전형의 불순물을 저농도로 이온주입하여 상기 제1스페이서가 제거되어 노출된 실리콘 기판 부분의 표면에 저농도 불순물 영역을 형성하는 단계; 및 상기 게이트 전극의 측벽에 제2스페이서를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고집적 반도체 소자의 제조에 유리하게 적용할 수 있는 반도체 소자의 제조방법에 관한 것이다.
고집적 반도체 소자의 수요가 증가됨에 따라, 소자 및 회로 측면에서 여러 가지 접직 기술들이 제안되고 있으며, 특히, 소자 측면에서는 활성 영역의 감소에 기인된 많은 문제점들이 발생되기 때문에 이에 대한 다각적인 연구가 진행되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 게이트 산화막(2)의 개재하에 게이트 전극(3)을 형성하고, 상기 게이트 전극(3)을 베리어로해서 실리콘 기판(1) 내에 소정의 불순물을 저농도로 이온주입한다.
그런다음, 도 1b에 도시된 바와 같이, 게이트 전극(3)의 측벽에 스페이서(4)를 형성하고, 노출된 실리콘 기판(1) 내에 고농도로 불순물을 이온주입한 후, 이온주입된 불순물이 활성화되도록 열처리 공정을 수행하여 게이트 전극(3)의 양측에 저도핑드레인(Lightly Doped Drain) 구조를 갖는 소오스/드레인 영역(5a, 5b)을 형성한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은 고집적 반도체 소자를 구현하는데 제약이 있다.
즉, 소오스/드레인 영역을 형성하기 위해서는 전술한 바와 같이 불순물을 이온주입한 후에 열처리 공정을 수행하게 되는데, 상기한 열처리 공정 동안에 고농도로 이온주입된 불순물이 게이트 전극 하부의 채널 영역으로 확산되는 것으로 인하여, 실제적인 유효 채널의 길이는 감소하게 된다. 그런데, 유효 채널 길이가 짧아지게 되면, 단채널효과, 즉, 펀치 스루(Punch through) 및 핫 케리어(Hot Carrier)와 같은 문턱 전압의 변동을 일으키는 결함들이 발생되는 것으로 인하여 소자의 동작이 불안정해지게 된다. 그러므로, 상기와 같은 종래의 방법으로는 고집적 반도체 소자를 제조할 수 없게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 고집적 반도체 소자의 제조에 유리하게 적용할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 실리콘 기판 12 : 게이트 산화막
13 : 게이트 전극 14 : 제1스페이서
15 : 고농도 불순물 영역 15a,15b : 소오스/드레인 영역
16a,16b : LDD 영역 17 : 제2스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 제1도전형의 웰을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 갖는 게이트 전극을 마스크로해서 상기 실리콘 기판에 제2도전형의 불순물을 고농도로 이온주입하는 단계; 상기 고농도로 이온주입된 제2도전형의 불순물이 활성화되도록 열처리 공정을 수행하여 상기 게이트 전극 양측의 실리콘 기판 부분에 제2도전형의 소오스/드레인 영역을 형성하는 단계; 상기 제1스페이서를 제거하는 단계; 상기 실리콘 기판에 제2도전형의 불순물을 저농도로 이온주입하여 상기 제1스페이서가 제거되어 노출된 실리콘 기판 부분의 표면에 저농도 불순물 영역을 형성하는 단계; 및 상기 게이트 전극의 측벽에 제2스페이서를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 스페이서의 두께만큼 유효 채널 길이를 증가시킬 수 있으며, 이에 따라, 소자의 단채널효과를 개선할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 모스 트랜지스터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, p-웰(도시안됨)이 형성된 실리콘 기판(11) 상에 산화막 및 게이트용 도전막을 형성하고, 상기 게이트용 도전막 및 산화막을 사진식각하여 게이트 산화막(12)이 개재된 게이트 전극(13)을 형성한다. 그런다음, 상기 게이트 전극(13)을 포함한 실리콘 기판(11)의 전면 상에 산화막 또는 질화막을 증착한 후, 이를 블랭킷 식각하여 게이트 전극(13)의 측벽에 제1스페이서(14)를 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 제1스페이서(14)를 포함한 게이트 전극(13)을 이온주입 마스크로하는 1차 이온주입 공정을 수행해서 게이트 전극(13) 양측의 노출된 실리콘 기판(11) 부분에 N형의 고농도 불순물 영역(15)을 형성한다.
그런다음, 도 2c에 도시된 바와 같이, 고농도로 이온주입된 불순물이 활성화되도록 상기 결과물에 대해 고온에서 급속 열처리 공정을 수행한다. 이 결과, 게이트 전극(13) 양측의 실리콘 기판(11) 부분에는 N+의 소오스/드레인 영역(15a, 15b)이 형성된다.
다음으로, 도 2d에 도시된 바와 같이, 제1스페이서를 제거한 상태에서, 실리콘 기판(11)에 대한 2차 이온주입 공정을 수행하여 상기 제1스페이서가 제거되어 노출된 실리콘 기판(11) 부분의 표면에 N-의 저농도 불순물 영역(16a, 16b)을 형성한다. 여기서, 상기 2차 이온주입 공정은 소오스/드레인 영역(15a, 15b)의 면저항을 낮추고, 아울러, 이온주입시에 실리콘 기판(11)의 표면에서 결함이 발생되는 것이 최소화되도록 플라즈마 방식으로 수행한다.
그리고나서, 도 2e에 도시된 바와 같이, 상기 게이트 전극(13)의 측벽에 재차 산화막 또는 질화막으로된 제2스페이서(17)를 형성하여 NMOS 트랜지스터를 완성한다. 여기서, 상기 제2스페이서(17)는 후속 공정, 예컨데, 콘택홀의 형성시에 공정 마진을 확보하기 위해 형성하는 것이다.
한편, 본 발명의 실시예에서는 NMOS 트랜지스터에 대해서 설명하였지만, PMOS 트랜지스터에도 적용 가능하다. 또한, 플라즈마 방식을 이용한 얕은 접합 영역 형성시에는 불순물의 농도를 조절함으로써, 접합 영역의 깊이를 조절할 수 있다. 게다가, 소오스/드레인 영역의 면저항을 더욱 더 낯추기 위하여, 상기 소오스/드레인 영역 상에 실리사이드막을 형성할 수도 있다.
이상에서와 같이, 본 발명은 게이트 전극 및 스페이서를 형성한 상태에서 소오스/드레인 영역을 형성하기 때문에 스페이서의 두께만큼 실제적인 유효 채널길이를 증가시킬 수 있으며, 이에 따라, 고집적 반도체 소자의 제조에 매우 유리하게 적용시킬 수 있다.
또한, 플라즈마 방식으로 LDD 영역을 형성하기 때문에 결함 발생이 적고, 낮은 면저항을 갖는 소오스/드레인 영역을 형성할 수 있으며, 이에 따라, 고성능의 반도체 소자를 제조할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (4)
- 제1도전형의 웰을 갖는 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 제1스페이서를 형성하는 단계;상기 제1스페이서를 갖는 게이트 전극을 마스크로해서 상기 실리콘 기판에 제2도전형의 불순물을 고농도로 이온주입하는 단계;상기 고농도로 이온주입된 제2도전형의 불순물이 활성화되도록 열처리 공정을 수행하여, 상기 게이트 전극 양측의 실리콘 기판 부분에 제2도전형의 소오스/드레인 영역을 형성하는 단계;상기 제1스페이서를 제거하는 단계;상기 실리콘 기판에 제2도전형의 불순물을 저농도로 이온주입하여 상기 제1스페이서가 제거되어 노출된 실리콘 기판 부분의 표면에 저농도 불순물 영역을 형성하는 단계; 및상기 게이트 전극의 측벽에 제2스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1도전형 웰은 P형이고, 상기 제2도전형의 소오스/드레인 영역은 N+형이며, 저농도 불순물 영역은 N-형인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 불순물을 활성화시키기 위한 열처리는 급속 열처리 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 저농도 불순물 영역을 형성하기 위한 이온주입은 플라즈마 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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