KR100329749B1 - 반도체소자의코발트실리사이드막을이용한모스트랜지스터형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 코발트 실리사이드(Co silieide)막을 이용한 모스 트랜지스터 형성방법에 관한 것이며, 게이트 및 소오스/드레인의 저항을 감소시킬 수 있고 누설전류를 감소시킬 수 있는 코발트 실리사이드막을 이용한 모스 트랜지스터 형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발며은 소자 분리막 형성이 완료된 실리콘 기판 상에 게이트 산화막, 게이트전극용 전도막, 절연막 스페이서 및 소오스/드레인을 갖는 모스 트랜지스터를 형성하는 제1 단계 노출된 상기 게이트 전극용 전도막 및 상기 소오스/드레인 상부에 선택적으로 코발트 실리사이드막을 형성하는 제2 단계; 및 상기 코발트 실리사이드막 상부에 Si+ 이온주입을 실시하는 제3 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 코발트 실리사이드(CoSi2)막을 이용한 모스 트랜지스터 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 모스 트랜지스터 제조 시 게이트의 기생저항 및 소오스/드레인의 직렬저항을 감소시키기 위하여 게이트 전극 및 소오스/드레인 상부에 코발트 실리사이드막을 형성하였다.
이와 같은, 종래 기술에 따른 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법을 간략히 살펴보기로 한다.
먼저 소자분리막 형성공정을 완료한 실리콘 기판 상부에 게이트 산화막, 게이트 전극용 전도막인 폴리실리콘막, 절연막 스페이서 및 소오스/드레인을 갖는 모스 트랜지스터를 형성한 후 폴리실리콘막 및 소오스 /드레인 상부에 코발트 실리콘사이드막을 형성한다. 이때, 코발트 실리사이드막은 전체 구성 상부에 코발트막을 형성한 후 이를 열처리하여 폴리실리콘막 및 소오스/드레인 상부에서만 선택적으로 코발트 실리사이드막이형성되도록 한다.
그러나, 상기와 같이 이루어지는 종래 기술에 따른 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법은 코발트 실리사이드막 형성 시 코발트막과 반도체기판 및 폴리실리콘막의 계면에 형성되어 있는 자연산화막이 코발트막의 실리사이드화 과정에서 방해요인으로 작용하게 된다. 이로 인하여, 코발트 실리사이드막과 반도체기판 및 폴리실리콘막의 계면 부위가 거칠게 형성되게 되는데, 이는 높은 면저항(sheet resistance)을 발생시키게 되고, 게이트의 기생(parasitic) 저항과 소오스/드레인의 직렬저항을 감소시키는데 있어서 그 한계점을 나타내는 문제점으로 작용하게 된다. 또한 누설전류의 증가 요인으로도 작용하여 소자의 특성을 저하시키는 문제점으로 대두되고 있다.
본 발명은 게이트 및 소오스/드레인의 저항을 감소시킬 수 있고, 누설전류를 감소시킬 수 있는 코발트 실리사이드막을 이용한 모스 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
제 1 도 내지 제 3 도는 본 발명이 일실시예에 따른 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법을 도시한 공정도.
* 도면의 주요 부분에 대한 부호의 간단한 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘막 4 : 절연막 스페이서
5 : 소오스/드레인 6 : 코발트 실리사이드막
상기 목적을 달성하기 위한 본 발명은, 소자 분리막 형성이 완료된 실리콘 기판 상에 게이트 산화막, 게이트전극용 전도막, 절연막 스페이서 및 소오스/드레인을 갖는 모스 트랜지스터를 형성하는 제1 단계: 노출된 상기 게이트 전극용 전도막 및 상기 소오스/드레인 상부에 선택적으로 코발트 실리사이드막을 형성하는 제2 단계; 및 상기 코발트 실리사이드막 상부에 Si+ 이온주입을 실시하는 제3 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명이 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 1 도 내지 제 3 도는 본 발명의 일실시예에 따른 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법을 도시한 공정도이다.
본 발명은 먼저, 제 1 도에 도시된 바와 같이 소자분리막(도시되지 않음) 형성 공정을 완료한 실리콘 기판(1) 상부에 게이트 산화막(2) 게이트 전극용 전도막인 폴리실리콘막(3) 및 게이트 전극 영역의 정의된 감광막 패턴(도시되지 않음)을 차례로 적층 형성한 후 감광막 패턴을 식각 마스크로 하여 폴리실리콘막(3) 및 게이트 산화막(2)을 선택식각하고 감광막 패턴을 제거하여 게이트 전극 패턴을 형성한다. 이어서, 전체 구조 상부에 저농도 이온주입을 실시한 후 게이트 패턴 측벽에 절연막 스페이서(4)를 형성한다. 이때, 절연막 스페이서(4)는 산화막을 사용하여형성한다. 계속하여, 전체 구조 상부에 소오스/드레인(5) 형성을 위한 고농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터를 형성한다.
다음으로 제 2 도에 도시된 바와 같이 전체 구조 상부에 코발트막을 형성한 후 열처리를 실시하여 노출된 폴리실리콘막(3) 및 소오스/드레인(5) 상부에만 선택적으로 코발트 실리사이드막(6)이 형성되도록 한다. 이때, 코발트 실리사이드막(6)과 폴리실리콘막(3) 및 소오스/드레인(5) 각각의 계면에는 자연산화막(도시되지 않음)으로 인하여 코발트 실리사이드막(6)이 거칠게 형성되어 있는 상태이다.
다음으로 제 3 도에 도시된 바와 같이 전체 구조 상부에 Si+ 이온주입을 실시한다. 이때 Si+ 이온이 코발트 실리사이드막(6)과 폴리실리콘막(3) 및 소오스/드레인(5) 각각의 계면부위에 주입하여, 계면 부위에 형성되어 있는 자연산화막을 제거함과 동시에 계면 부위에 거칠게 형성된 코발트 실리사이드막(6)을 부드럽게 변화시킨다.
이렇듯, 본 발명은 Si+ 이온주입을 통해 코바트 실리사이드막과 그 하부의 계면에 형성되어 있는 자연산화막을 파괴함과 동시에 계면부위를 부드럽게 함으로써, 게이트 전극 및 소오스/드레인에서의 저항을 감소시킬 수 있고, 누설전류를 감소시킨 얕은 접합을 가지는 코발트 실리사이드막을 이용한 모스 트랜지스터를 형성할 수 있다.
또한, 본 발명은 LDD 구조의 모스 트랜지스터를 그일례로 들어 설명하였으나, 일반적인 모스 트랜지스터 구조에도 그 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 게이트 전극 및 소오스/드레인에서의 저항을 감소시킬 수 있고, 누설전류를 감소시킬 수 있는 효과가 있으며, 이에 따라 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 소자 분리막 형성이 완료된 실리콘 기판 상에 게이트산화막, 게이트전극용 전도막 절연막 스페이서 및 소오스/드레인을 갖는 모스 트랜지스터를 형성하는 제1 단계:노출된 상기 게이트 전극용 전도막 및 상기 소오스/드레인 상부에 선택적으로 고발트 실리사이드막을 형성하는 제2단계: 및상기 코발트 실리사이드막 상부에 Si+ 이온주입을 실시하는 제3 단계를 포함하여 이루어지는 반도체 소자의 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 모스 트랜지스터는,LDD 구조를 가진 모스 트랜지스터임을 특징으로 하는 반도체 소자의 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는,산화막 스페이서인 것을 특징으로 하는 반도체 소자의 코발트 실리사이드막을 이용한 모스 트랜지스스 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극용 전도막은,폴리실리콘막인 것을 특징으로 하는 반도체 소자의 코발트 실리사이드막을 이용한 모스 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계는,상기 제1 단계를 마친 전체 구조 상부에 코발트막을 형성하는 제4 단계:노출된 상기 게이트 전극용 전도막 및 상기 소오스/드레인 상부에만 선택적으로 상기 코발트 실리사이드막을 형성하기 위한 열처리를 실시하는 제5 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 코발트 실리사이드막을 이용한 모스트랜지스터 형성 방법.
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Cited By (2)
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| KR20030048548A (ko) * | 2001-12-12 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| US8598024B2 (en) | 2010-10-01 | 2013-12-03 | Samsung Electronics Co., Ltd. | Fabricating method of metal silicide layer, fabricating method of semiconductor device using the same and semiconductor device fabricated using the method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365666A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
| JPH06124962A (ja) * | 1992-10-09 | 1994-05-06 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
| KR950012584A (ko) * | 1993-10-14 | 1995-05-16 | 이기준 | 금속내 이온주입에 의한 실리사이드와 접합의 동시형성 방법 |
| JPH07321069A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365666A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体装置の製造方法 |
| JPH06124962A (ja) * | 1992-10-09 | 1994-05-06 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体装置およびその作製方法 |
| KR950012584A (ko) * | 1993-10-14 | 1995-05-16 | 이기준 | 금속내 이온주입에 의한 실리사이드와 접합의 동시형성 방법 |
| JPH07321069A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPH098297A (ja) * | 1995-06-26 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置、その製造方法及び電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048548A (ko) * | 2001-12-12 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| US8598024B2 (en) | 2010-10-01 | 2013-12-03 | Samsung Electronics Co., Ltd. | Fabricating method of metal silicide layer, fabricating method of semiconductor device using the same and semiconductor device fabricated using the method |
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| KR970052835A (ko) | 1997-07-29 |
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