JPH07321069A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07321069A JPH07321069A JP6134883A JP13488394A JPH07321069A JP H07321069 A JPH07321069 A JP H07321069A JP 6134883 A JP6134883 A JP 6134883A JP 13488394 A JP13488394 A JP 13488394A JP H07321069 A JPH07321069 A JP H07321069A
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Abstract
(57)【要約】
【目的】 シリサイド化するための強磁性体金属を均一
の膜厚に形成できるようにする。 【構成】 ＬＤＤ構造のＭＯＳトランジスタを形成した
後、Ｃｏ：２０アトム％、Ｔｉ：８０アトム％のターゲ
ットを用いて、マグネトロン・スパッタ法により、半導
体基板上全面に、Ｃｏ−Ｔｉ膜１０８を形成する
〔（ａ）図〕。熱処理を施して、多結晶シリコンゲート
電極１０５上及びＬＤＤｎ型拡散層１０６上にＣｏシリ
サイド−Ｔｉシリサイド混合層１０９を形成する
〔（ｂ）図〕。未反応Ｃｏ−Ｔｉ膜１０８をエッチング
除去する〔（ｃ）図〕。
の膜厚に形成できるようにする。 【構成】 ＬＤＤ構造のＭＯＳトランジスタを形成した
後、Ｃｏ：２０アトム％、Ｔｉ：８０アトム％のターゲ
ットを用いて、マグネトロン・スパッタ法により、半導
体基板上全面に、Ｃｏ−Ｔｉ膜１０８を形成する
〔（ａ）図〕。熱処理を施して、多結晶シリコンゲート
電極１０５上及びＬＤＤｎ型拡散層１０６上にＣｏシリ
サイド−Ｔｉシリサイド混合層１０９を形成する
〔（ｂ）図〕。未反応Ｃｏ−Ｔｉ膜１０８をエッチング
除去する〔（ｃ）図〕。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、配線や拡散層の層抵抗を低減化
するためのシリサイド膜の形成方法に関するものであ
る。
製造方法に関し、特に、配線や拡散層の層抵抗を低減化
するためのシリサイド膜の形成方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路装置の微細化、高集積化
に伴って、配線の薄膜化と狭小化が進められ、また拡散
層が浅く形成されるようになってきている。これらの傾
向により、必然的に配線、拡散層の高抵抗化がもたらさ
れ、Ｓ／Ｎの劣化や回路動作の遅延が問題となってきて
いる。この配線や拡散層の層抵抗を低減化する手法とし
て、多結晶シリコン膜上や拡散層上にシリサイド膜を形
成する方法がある。
に伴って、配線の薄膜化と狭小化が進められ、また拡散
層が浅く形成されるようになってきている。これらの傾
向により、必然的に配線、拡散層の高抵抗化がもたらさ
れ、Ｓ／Ｎの劣化や回路動作の遅延が問題となってきて
いる。この配線や拡散層の層抵抗を低減化する手法とし
て、多結晶シリコン膜上や拡散層上にシリサイド膜を形
成する方法がある。
【０００３】特に、ＭＯＳ型半導体集積回路装置では、
サリサイド（self aligned silicide)と呼ばれるチタン
シリサイドを用いる技術が実用化されている。このサリ
サイド構造のトランジスタは次のように製作される。ま
ず、ＬＤＤ（lightly doped drain)構造のトランジスタ
を形成し、その後、ソース・ドレイン領域および多結晶
シリコンからなるゲート電極の表面を露出させた状態で
スパッタ法によりチタン（Ｔｉ）を堆積し、ランプアニ
ーラ等により熱処理を行ってシリコン（Ｓｉ）とチタン
とを反応させ、拡散層、ゲート電極上に自己整合的にチ
タンシリサイド膜を形成する。未反応のチタン（または
窒化チタン）をエッチング除去し、さらに低抵抗化のた
めの熱処理を行う。この種サリサイド構造のトランジス
タの製造方法については、例えば、１９８３年ＩＥＤＭ
予稿集、５１８頁記載の村尾他の論文；A HIGH PERFORM
ANCE CMOSWITH Ti-SILICIDED P/N-TYPE POLY-Si GATES
に記載されている。
サリサイド（self aligned silicide)と呼ばれるチタン
シリサイドを用いる技術が実用化されている。このサリ
サイド構造のトランジスタは次のように製作される。ま
ず、ＬＤＤ（lightly doped drain)構造のトランジスタ
を形成し、その後、ソース・ドレイン領域および多結晶
シリコンからなるゲート電極の表面を露出させた状態で
スパッタ法によりチタン（Ｔｉ）を堆積し、ランプアニ
ーラ等により熱処理を行ってシリコン（Ｓｉ）とチタン
とを反応させ、拡散層、ゲート電極上に自己整合的にチ
タンシリサイド膜を形成する。未反応のチタン（または
窒化チタン）をエッチング除去し、さらに低抵抗化のた
めの熱処理を行う。この種サリサイド構造のトランジス
タの製造方法については、例えば、１９８３年ＩＥＤＭ
予稿集、５１８頁記載の村尾他の論文；A HIGH PERFORM
ANCE CMOSWITH Ti-SILICIDED P/N-TYPE POLY-Si GATES
に記載されている。
【０００４】しかしながら、このような従来のシリサイ
ド化技術では、シリサイド膜が薄膜化されたときにシリ
サイド表面の凹凸が大きくなってしまうという問題が起
こる。この原因は以下のように考えられている。チタン
とシリコンが反応しシリサイドをつくる際には、シリコ
ンがチタン中に拡散しながらチタンシリサイドを形成す
るが、このとき、シリコンの拡散がシリコン表面上で不
均一に起こるために表面に凹凸が発生する。このシリサ
イド膜表面の凹凸は、結果的に配線抵抗を増大させるた
め好ましくない。
ド化技術では、シリサイド膜が薄膜化されたときにシリ
サイド表面の凹凸が大きくなってしまうという問題が起
こる。この原因は以下のように考えられている。チタン
とシリコンが反応しシリサイドをつくる際には、シリコ
ンがチタン中に拡散しながらチタンシリサイドを形成す
るが、このとき、シリコンの拡散がシリコン表面上で不
均一に起こるために表面に凹凸が発生する。このシリサ
イド膜表面の凹凸は、結果的に配線抵抗を増大させるた
め好ましくない。
【０００５】このようなシリサイド表面の凹凸を少なく
し、シリサイド表面を平滑にする方法として、他のシリ
サイド化可能な金属膜を併用することが考えられてい
る。これは、図５に示すように、ｐ型シリコン基板１０
１上にゲート酸化膜１０４を介して多結晶シリコンゲー
ト電極１０５とその側面を覆うサイドウォール１０７と
を形成し、シリコン基板表面にＬＤＤ構造の拡散層１０
６を形成した後、まず、チタン層１１２をスパッタ法に
より形成し続いて同じくスパッタ法によりコバルト（Ｃ
ｏ）層１１３を形成する。この場合、コバルト層１１３
が下層となるようにしてもよい。その後、熱処理を行っ
て、チタンシリサイドとコバルトシリサイドの混合層を
形成する。
し、シリサイド表面を平滑にする方法として、他のシリ
サイド化可能な金属膜を併用することが考えられてい
る。これは、図５に示すように、ｐ型シリコン基板１０
１上にゲート酸化膜１０４を介して多結晶シリコンゲー
ト電極１０５とその側面を覆うサイドウォール１０７と
を形成し、シリコン基板表面にＬＤＤ構造の拡散層１０
６を形成した後、まず、チタン層１１２をスパッタ法に
より形成し続いて同じくスパッタ法によりコバルト（Ｃ
ｏ）層１１３を形成する。この場合、コバルト層１１３
が下層となるようにしてもよい。その後、熱処理を行っ
て、チタンシリサイドとコバルトシリサイドの混合層を
形成する。
【０００６】上記方法によれば、チタンのシリサイド化
とコバルトのシリサイド化とが並行して行われるが、こ
こで、コバルトの場合は、チタンの場合とは逆にコバル
トがシリコン中に拡散してコバルトシリサイドを形成す
る。このため、チタンとコバルトのシリコンとの反応が
バランスしあって平滑なシリサイド表面が形成されると
考えられている。
とコバルトのシリサイド化とが並行して行われるが、こ
こで、コバルトの場合は、チタンの場合とは逆にコバル
トがシリコン中に拡散してコバルトシリサイドを形成す
る。このため、チタンとコバルトのシリコンとの反応が
バランスしあって平滑なシリサイド表面が形成されると
考えられている。
【０００７】
【発明が解決しようとする課題】しかしながら、コバル
トとチタンを積層させる方法では、安定したコバルト膜
が成膜できないという欠点がある。それは、コバルトが
強磁性体であるからである。通常、金属はマグネトロン
・スパッタ法で被着されるが、コバルトの場合は、強磁
性体であるため、図６（ａ）に示されるように、スパッ
タ装置内の磁極２０２による磁場Ｂ1 がコバルトターゲ
ット２０１による誘起磁場Ｂ2 によって弱められるとと
もにターゲット上の磁場が不均一になる。スパッタ量
は、ターゲットに加わる磁場の強度によって決定される
ため、図６（ｂ）に示されるように、基板２０３上に形
成されるコバルト膜２０４の膜厚は不均一となる。その
結果、上述の先行例では、面内の膜厚の均一性を確保す
ることができなくなるとともにチタンシリサイドとコバ
ルトシリサイドとの混合比の均一性が保証されないこと
になる。
トとチタンを積層させる方法では、安定したコバルト膜
が成膜できないという欠点がある。それは、コバルトが
強磁性体であるからである。通常、金属はマグネトロン
・スパッタ法で被着されるが、コバルトの場合は、強磁
性体であるため、図６（ａ）に示されるように、スパッ
タ装置内の磁極２０２による磁場Ｂ1 がコバルトターゲ
ット２０１による誘起磁場Ｂ2 によって弱められるとと
もにターゲット上の磁場が不均一になる。スパッタ量
は、ターゲットに加わる磁場の強度によって決定される
ため、図６（ｂ）に示されるように、基板２０３上に形
成されるコバルト膜２０４の膜厚は不均一となる。その
結果、上述の先行例では、面内の膜厚の均一性を確保す
ることができなくなるとともにチタンシリサイドとコバ
ルトシリサイドとの混合比の均一性が保証されないこと
になる。
【０００８】さらに、上述の先行例では、チタン膜とコ
バルト膜とをそれぞれ独立に成膜しているため、ウェハ
間で膜厚比に差が生じやすい。そのため、混合シリサイ
ドの成分比の再現性が低く安定した特性のシリサイド膜
を得ることが困難であった。本発明は、上記の点に鑑み
てなされたものであって、その目的とするところは、第
１に、強磁性体を含む膜を均一の膜厚に形成しうるよう
にすることであり、第２に、複数の金属材料からなる膜
を安定した成分比に形成できるようにすることである。
そして、これらを達成することにより、膜厚が均一で、
かつ、成分比が安定した混合シリサイド膜を形成しうる
ようにしようとするものである。
バルト膜とをそれぞれ独立に成膜しているため、ウェハ
間で膜厚比に差が生じやすい。そのため、混合シリサイ
ドの成分比の再現性が低く安定した特性のシリサイド膜
を得ることが困難であった。本発明は、上記の点に鑑み
てなされたものであって、その目的とするところは、第
１に、強磁性体を含む膜を均一の膜厚に形成しうるよう
にすることであり、第２に、複数の金属材料からなる膜
を安定した成分比に形成できるようにすることである。
そして、これらを達成することにより、膜厚が均一で、
かつ、成分比が安定した混合シリサイド膜を形成しうる
ようにしようとするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、（１）表面が露出された単結晶シ
リコン拡散領域および／または表面が露出された多結晶
シリコン膜を有する半導体基板上に、スパッタ法により
所定の組成の金属膜を形成する工程と、（２）熱処理を
施してシリコンと前記所定の組成の金属とを反応させて
シリサイド膜を形成する工程と、を備え、前記（１）の
工程におけるスパッタリングが、コバルト（Ｃｏ）、ニ
ッケル（Ｎｉ）等の強磁性体材料に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）等の半強磁性体、あるいはチ
タン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈ
ｆ）、タンタル（Ｔａ）等の常磁性体でシリコンと反応
してシリサイドを形成する材料の１乃至複数種が添加さ
れた材料からなるターゲットを用いて行われることを特
徴とする半導体集積回路装置の製造方法、が提供され
る。
に、本発明によれば、（１）表面が露出された単結晶シ
リコン拡散領域および／または表面が露出された多結晶
シリコン膜を有する半導体基板上に、スパッタ法により
所定の組成の金属膜を形成する工程と、（２）熱処理を
施してシリコンと前記所定の組成の金属とを反応させて
シリサイド膜を形成する工程と、を備え、前記（１）の
工程におけるスパッタリングが、コバルト（Ｃｏ）、ニ
ッケル（Ｎｉ）等の強磁性体材料に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）等の半強磁性体、あるいはチ
タン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈ
ｆ）、タンタル（Ｔａ）等の常磁性体でシリコンと反応
してシリサイドを形成する材料の１乃至複数種が添加さ
れた材料からなるターゲットを用いて行われることを特
徴とする半導体集積回路装置の製造方法、が提供され
る。
【００１０】
【作用】コバルトあるいはニッケル等の強磁性体材料に
モリブデン、タングステンのような反強磁性体、あるい
はチタン、ジルコニウム、ハフニウム、タンタルのよう
な常磁性体が添加されるとコバルトあるいはニッケルの
磁化率は低下する。すなわち、図４に示されるように、
コバルト中にチタンを添加すると、コバルトの磁化率は
添加チタン量の増加とともに減少する。したがって、こ
のようなターゲットを用いるとマグネトロン・スパッタ
装置のマグネットからターゲットに印加される磁場をさ
ほど弱めることなく強磁性体であるコバルトあるいはニ
ッケルをスパッタすることが可能になり、強磁性体を含
む膜を均一の膜厚に形成することができるようになる。
そのため、コバルトあるいはニッケルを成分とするシリ
サイドを均一な成分比で均一な膜厚に形成することが可
能になる。
モリブデン、タングステンのような反強磁性体、あるい
はチタン、ジルコニウム、ハフニウム、タンタルのよう
な常磁性体が添加されるとコバルトあるいはニッケルの
磁化率は低下する。すなわち、図４に示されるように、
コバルト中にチタンを添加すると、コバルトの磁化率は
添加チタン量の増加とともに減少する。したがって、こ
のようなターゲットを用いるとマグネトロン・スパッタ
装置のマグネットからターゲットに印加される磁場をさ
ほど弱めることなく強磁性体であるコバルトあるいはニ
ッケルをスパッタすることが可能になり、強磁性体を含
む膜を均一の膜厚に形成することができるようになる。
そのため、コバルトあるいはニッケルを成分とするシリ
サイドを均一な成分比で均一な膜厚に形成することが可
能になる。
【００１１】成膜された金属膜の各材料の成分比は、タ
ーゲットの成分比によって決められるため、常に一定の
成分比の金属膜を成膜することが可能となり、したがっ
て、混合シリサイド膜の成分比の再現性を高めることが
できる。なお、強磁性体材料に添加される反強磁性体お
よび／または常磁性体材料は、１０〜９０アトミック％
の範囲が適切である。１０％以下では比抵抗の増大が問
題となり、また、９０％以上では、コバルト等を用いた
ことによる表面平滑化効果が減殺されるからである。
ーゲットの成分比によって決められるため、常に一定の
成分比の金属膜を成膜することが可能となり、したがっ
て、混合シリサイド膜の成分比の再現性を高めることが
できる。なお、強磁性体材料に添加される反強磁性体お
よび／または常磁性体材料は、１０〜９０アトミック％
の範囲が適切である。１０％以下では比抵抗の増大が問
題となり、また、９０％以上では、コバルト等を用いた
ことによる表面平滑化効果が減殺されるからである。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）、図２（ａ）〜
（ｃ）は、本発明の第１の実施例を説明するための工程
順断面図であって、本実施例は、サリサイド・プロセス
を用いるＭＯＳ型半導体集積回路装置の製造工程に本発
明を適用したものである。まず、図１（ａ）に示すよう
に、比抵抗０．１Ω・ｃｍのｐ型シリコン基板１０１上
の不活性領域にチャネルストッパ１０２と膜厚５００ｎ
ｍのフィールド酸化膜１０３とを形成して、活性領域を
区画する。フィールド酸化膜１０３に囲まれた活性領域
内に膜厚１０ｎｍのゲート酸化膜１０４を形成しその上
に多結晶シリコンゲート電極１０５を形成した後、この
ゲート電極とフィールド酸化膜１０３をマスクにリンイ
オンを４０ｋｅＶ、１Ｅ１３ｃｍ-2の条件で注入してｎ
- 型拡散層１０６ａを形成する。しかる後、ＣＶＤ法に
より膜厚約１００ｎｍのシリコン酸化膜１０７ａを被着
する〔図１（ａ）〕。
て説明する。 ［第１の実施例］図１（ａ）、（ｂ）、図２（ａ）〜
（ｃ）は、本発明の第１の実施例を説明するための工程
順断面図であって、本実施例は、サリサイド・プロセス
を用いるＭＯＳ型半導体集積回路装置の製造工程に本発
明を適用したものである。まず、図１（ａ）に示すよう
に、比抵抗０．１Ω・ｃｍのｐ型シリコン基板１０１上
の不活性領域にチャネルストッパ１０２と膜厚５００ｎ
ｍのフィールド酸化膜１０３とを形成して、活性領域を
区画する。フィールド酸化膜１０３に囲まれた活性領域
内に膜厚１０ｎｍのゲート酸化膜１０４を形成しその上
に多結晶シリコンゲート電極１０５を形成した後、この
ゲート電極とフィールド酸化膜１０３をマスクにリンイ
オンを４０ｋｅＶ、１Ｅ１３ｃｍ-2の条件で注入してｎ
- 型拡散層１０６ａを形成する。しかる後、ＣＶＤ法に
より膜厚約１００ｎｍのシリコン酸化膜１０７ａを被着
する〔図１（ａ）〕。
【００１３】次に、異方性のドライエッチングにより、
ゲート電極１０５の側壁部分以外のシリコン酸化膜１０
７ａを除去して、サイドウォール１０７を形成する。こ
の異方性のドライエッチングにより、シリコン多結晶ゲ
ート電極１０５の表面およびｎ- 型拡散層１０６ａの表
面の一部は露出される。その後、ヒ素イオンを５０ｋｅ
Ｖ、２Ｅ１６ｃｍ-2の条件で注入して、ｎ+ 型拡散層１
０６ｂを形成する〔図１（ｂ）〕。以下の図では、ｎ-
型拡散層１０６ａとｎ+ 型拡散層１０６ｂとを合わせ
て、ＬＤＤｎ型拡散層１０６として示す。
ゲート電極１０５の側壁部分以外のシリコン酸化膜１０
７ａを除去して、サイドウォール１０７を形成する。こ
の異方性のドライエッチングにより、シリコン多結晶ゲ
ート電極１０５の表面およびｎ- 型拡散層１０６ａの表
面の一部は露出される。その後、ヒ素イオンを５０ｋｅ
Ｖ、２Ｅ１６ｃｍ-2の条件で注入して、ｎ+ 型拡散層１
０６ｂを形成する〔図１（ｂ）〕。以下の図では、ｎ-
型拡散層１０６ａとｎ+ 型拡散層１０６ｂとを合わせ
て、ＬＤＤｎ型拡散層１０６として示す。
【００１４】次に、アトミック％でコバルトを２０％、
チタンを８０％の割合で含むスパッタ・ターゲットを用
いて、マグネトロン・スパッタ法により、Ｃｏ−Ｔｉ膜
１０８を膜厚５０ｎｍに形成する〔図２（ａ）〕。その
後、窒素雰囲気中で７００℃のアニールを行って、ゲー
ト電極１０５およびＬＤＤｎ型拡散層１０６の表面に、
コバルトシリサイドとチタンシリサイドとが混在した膜
厚が４０〜５０ｎｍのＣｏシリサイド−Ｔｉシリサイド
混合層１０９を形成する〔図２（ｂ）〕。この時、Ｃｏ
−Ｔｉ層１０８のシリサイド化されなかった部分は、未
反応Ｃｏ−Ｔｉ層１０８ａとして残る。
チタンを８０％の割合で含むスパッタ・ターゲットを用
いて、マグネトロン・スパッタ法により、Ｃｏ−Ｔｉ膜
１０８を膜厚５０ｎｍに形成する〔図２（ａ）〕。その
後、窒素雰囲気中で７００℃のアニールを行って、ゲー
ト電極１０５およびＬＤＤｎ型拡散層１０６の表面に、
コバルトシリサイドとチタンシリサイドとが混在した膜
厚が４０〜５０ｎｍのＣｏシリサイド−Ｔｉシリサイド
混合層１０９を形成する〔図２（ｂ）〕。この時、Ｃｏ
−Ｔｉ層１０８のシリサイド化されなかった部分は、未
反応Ｃｏ−Ｔｉ層１０８ａとして残る。
【００１５】次に、硫酸と過酸化水素の混合液で処理す
ると、未反応Ｃｏ−Ｔｉ層１０８ａのみが除去され、多
結晶シリコンゲート電極１０５上およびＬＤＤｎ型拡散
層１０６上に形成されたＣｏシリサイド−Ｔｉシリサイ
ド混合層１０９は除去されずに残る〔図２（ｃ）〕。
ると、未反応Ｃｏ−Ｔｉ層１０８ａのみが除去され、多
結晶シリコンゲート電極１０５上およびＬＤＤｎ型拡散
層１０６上に形成されたＣｏシリサイド−Ｔｉシリサイ
ド混合層１０９は除去されずに残る〔図２（ｃ）〕。
【００１６】その後、窒素雰囲気中での８００℃のアニ
ールにより、Ｃｏシリサイド−Ｔｉシリサイド混合層１
０９の低抵抗化処理を行う。図２（ｃ）の工程終了後
は、通常のＭＯＳ集積回路装置の場合と同様に、層間絶
縁膜を堆積し、コンタクト孔を開孔しアルミニウムによ
る電極配線を形成することにより、本実施例による半導
体集積回路装置の製造工程が完了する。
ールにより、Ｃｏシリサイド−Ｔｉシリサイド混合層１
０９の低抵抗化処理を行う。図２（ｃ）の工程終了後
は、通常のＭＯＳ集積回路装置の場合と同様に、層間絶
縁膜を堆積し、コンタクト孔を開孔しアルミニウムによ
る電極配線を形成することにより、本実施例による半導
体集積回路装置の製造工程が完了する。
【００１７】［第２の実施例］図３（ａ）、（ｂ）は、
本発明の第２の実施例を示す工程順断面図である。本実
施例においても、図１（ａ）、（ｂ）に示す段階まで
は、第１の実施例の場合とほぼ同様の工程で作られる。
その後、本実施例の場合には、アトミック％でコバルト
４０％、タングステン（Ｗ）６０％の混合比で混合され
たターゲットを用い、マグネトロン・スパッタ法によ
り、Ｃｏ−Ｗ層１１０を膜厚５０ｎｍ程度に堆積する
〔図３（ａ）〕。
本発明の第２の実施例を示す工程順断面図である。本実
施例においても、図１（ａ）、（ｂ）に示す段階まで
は、第１の実施例の場合とほぼ同様の工程で作られる。
その後、本実施例の場合には、アトミック％でコバルト
４０％、タングステン（Ｗ）６０％の混合比で混合され
たターゲットを用い、マグネトロン・スパッタ法によ
り、Ｃｏ−Ｗ層１１０を膜厚５０ｎｍ程度に堆積する
〔図３（ａ）〕。
【００１８】続いて、窒素雰囲気中で７００℃のアニー
ルを行って、露出しているシリコンの表面上に、コバル
トシリサイドとタングステンシリサイドとが混在した膜
厚が４０〜５０ｎｍのＣｏシリサイド−Ｗシリサイド混
合層１１１を形成する。このこの熱処理工程において、
シリサイド化されなかったＣｏ−Ｗ層１１０をアクティ
ブイオンエッチングにより除去すると、多結晶シリコン
ゲート電極１０５上およびＬＤＤｎ型拡散層１０６上に
のみＣｏシリサイド−Ｗシリサイド混合層１１１が形成
される〔図３（ｂ）〕。その後、８００〜９００℃で熱
処理を行ってＣｏシリサイド−Ｗシリサイド混合層１１
１の低抵抗化を図り、その後常法により、層間絶縁膜の
形成、コンタクトホールの形成、電極配線の形成を行っ
て、本実施例による半導体装置の製造を完了する。
ルを行って、露出しているシリコンの表面上に、コバル
トシリサイドとタングステンシリサイドとが混在した膜
厚が４０〜５０ｎｍのＣｏシリサイド−Ｗシリサイド混
合層１１１を形成する。このこの熱処理工程において、
シリサイド化されなかったＣｏ−Ｗ層１１０をアクティ
ブイオンエッチングにより除去すると、多結晶シリコン
ゲート電極１０５上およびＬＤＤｎ型拡散層１０６上に
のみＣｏシリサイド−Ｗシリサイド混合層１１１が形成
される〔図３（ｂ）〕。その後、８００〜９００℃で熱
処理を行ってＣｏシリサイド−Ｗシリサイド混合層１１
１の低抵抗化を図り、その後常法により、層間絶縁膜の
形成、コンタクトホールの形成、電極配線の形成を行っ
て、本実施例による半導体装置の製造を完了する。
【００１９】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、強磁性体であるコバルト
中に常磁性体であるチタン、あるいは反強磁性体である
Ｗを混合させたスパッタ・ターゲットを使用していた
が、材料の組合せはこれに限定されるものではなく、他
に、強磁性体材料としてニッケル（Ｎｉ）、反強磁性体
としてモリブデン（Ｍｏ）、常磁性材料としてジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）
等のシリコンと反応してシリサイドを形成しうる材料を
用いることができる。また、本発明は、ＭＯＳ型半導体
集積回路に有利に適用されるがこれに限定されるもので
はなく、バイポーラ型集積回路やＢｉ−ＣＭＯＳ型集積
回路装置等にも適用が可能なものである。
本発明は上記実施例に限定されるものではなく、本願発
明の要旨を変更しない範囲内において各種の変更が可能
である。例えば、実施例では、強磁性体であるコバルト
中に常磁性体であるチタン、あるいは反強磁性体である
Ｗを混合させたスパッタ・ターゲットを使用していた
が、材料の組合せはこれに限定されるものではなく、他
に、強磁性体材料としてニッケル（Ｎｉ）、反強磁性体
としてモリブデン（Ｍｏ）、常磁性材料としてジルコニ
ウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）
等のシリコンと反応してシリサイドを形成しうる材料を
用いることができる。また、本発明は、ＭＯＳ型半導体
集積回路に有利に適用されるがこれに限定されるもので
はなく、バイポーラ型集積回路やＢｉ−ＣＭＯＳ型集積
回路装置等にも適用が可能なものである。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置の製造方法は、強磁性体材料に反強磁性
乃至常磁性の材料を添加したターゲットを用いて、シリ
サイド化のための金属をスパッタするものであるので、
本発明によれば、強磁性体材料を含む金属膜を均一の厚
さに形成することができるようになる。したがって、本
発明によれば、組成が一定でかつ均一の厚さの混合シリ
サイド膜を形成することができるようになる。また、所
望の混合比のターゲットを用いることにより、常に一定
の組成比の金属膜を形成することができるようになり、
シリサイドの混合比の再現性を高めることができる。
体集積回路装置の製造方法は、強磁性体材料に反強磁性
乃至常磁性の材料を添加したターゲットを用いて、シリ
サイド化のための金属をスパッタするものであるので、
本発明によれば、強磁性体材料を含む金属膜を均一の厚
さに形成することができるようになる。したがって、本
発明によれば、組成が一定でかつ均一の厚さの混合シリ
サイド膜を形成することができるようになる。また、所
望の混合比のターゲットを用いることにより、常に一定
の組成比の金属膜を形成することができるようになり、
シリサイドの混合比の再現性を高めることができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】図１の工程に続く、本発明の第１の実施例の製
造方法を説明するための工程順断面図の一部。
造方法を説明するための工程順断面図の一部。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図４】本発明の作用を説明するための、材料混合比−
磁化率の関係を示すグラフ。
磁化率の関係を示すグラフ。
【図５】本発明の先行技術の製造方法を説明するための
断面図。
断面図。
【図６】本発明の先行技術の問題点を説明するための断
面図。
面図。
１０１ ｐ型シリコン基板 １０２ チャネルストッパ １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ 多結晶シリコンゲート電極 １０６ ＬＤＤｎ型拡散層 １０６ａ ｎ- 型拡散層 １０６ｂ ｎ+ 型拡散層 １０７ サイドウォール １０７ａ シリコン酸化膜 １０８ Ｃｏ−Ｔｉ膜 １０８ａ 未反応Ｃｏ−Ｔｉ膜 １０９ Ｃｏシリサイド−Ｔｉシリサイド混合層 １１０ Ｃｏ−Ｗ層 １１１ Ｃｏシリサイド−Ｗシリサイド混合層 １１２ チタン層 １１３ コバルト層 ２０１ コバルトターゲット ２０２ 磁極 ２０３ 基板 ２０４ コバルト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/203 Ｓ 8719−4Ｍ 21/28 ３０１ Ｔ 29/78 21/336
Claims (5)
- 【請求項１】 （１）表面が露出された単結晶シリコン
拡散領域および／または表面が露出された多結晶シリコ
ン膜を有する半導体基板上に、スパッタ法により所定の
組成の金属膜を形成する工程と、 （２）熱処理を施してシリコンと前記所定の組成の金属
とを反応させてシリサイド膜を形成する工程と、を備
え、前記（１）の工程におけるスパッタリングが、コバ
ルト（Ｃｏ）、ニッケル（Ｎｉ）等の強磁性体材料に、
モリブデン（Ｍｏ）、タングステン（Ｗ）等の反強磁性
体、あるいはチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の常磁性体で
シリコンと反応してシリサイドを形成する材料の１乃至
複数種が添加された材料からなるターゲットを用いて行
われることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 （１）シリコンからなる半導体基板上に
ゲート絶縁膜を介して多結晶シリコンからなるゲート電
極を形成し、該ゲート電極をマスクとして前記半導体基
板の表面に不純物をドープして低不純物濃度の拡散層を
形成する工程と、 （２）前記ゲート電極の側面に絶縁物からなるサイドウ
ォールを形成し、前記ゲート電極と前記サイドウォール
とをマスクとして前記半導体基板の表面に不純物をドー
プして高不純物濃度の拡散層を形成する工程と、 （３）前記高不純物濃度の拡散層および前記ゲート電極
の表面が露出された状態で半導体基板上全面に、スパッ
タ法により所定の組成の金属膜を形成する工程と、 （４）熱処理を施してシリコンと前記所定の組成の金属
とを反応させてシリサイド膜を形成する工程と、を備
え、前記（３）の工程におけるスパッタリングが、コバ
ルト（Ｃｏ）、ニッケル（Ｎｉ）等の強磁性体材料に、
モリブデン（Ｍｏ）、タングステン（Ｗ）等の半強磁性
体、あるいはチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、
ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の常磁性体で
シリコンと反応してシリサイドを形成する材料の１乃至
複数種が添加された材料からなるターゲットを用いて行
われることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 前記スパッタ法がマグネトロン・スパッ
タ法であることを特徴とする請求項１または２記載の半
導体集積回路装置の製造方法。 - 【請求項４】 前記ターゲットが、強磁性体材料に１０
〜９０アトミック％の反強磁性体および／または常磁性
体材料が添加されたものであることを特徴とする請求項
１または２記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記熱処理が、ランプアニーラにおいて
行われることを特徴とする請求項１または２記載の半導
体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134883A JP2570179B2 (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置の製造方法 |
| KR1019950013115A KR950034592A (ko) | 1994-05-26 | 1995-05-25 | 실리사이드막을 갖는 반도체 집적 회로 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6134883A JP2570179B2 (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321069A true JPH07321069A (ja) | 1995-12-08 |
| JP2570179B2 JP2570179B2 (ja) | 1997-01-08 |
Family
ID=15138742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6134883A Expired - Fee Related JP2570179B2 (ja) | 1994-05-26 | 1994-05-26 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2570179B2 (ja) |
| KR (1) | KR950034592A (ja) |
Cited By (9)
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|---|---|---|---|---|
| WO1999057763A1 (en) * | 1998-05-06 | 1999-11-11 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component |
| US6384478B1 (en) | 1998-05-06 | 2002-05-07 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area |
| US6417567B1 (en) | 1998-02-18 | 2002-07-09 | International Business Machines Corporation | Flat interface for a metal-silicon contract barrier film |
| KR100329749B1 (ko) * | 1995-12-23 | 2002-11-13 | 주식회사 하이닉스반도체 | 반도체소자의코발트실리사이드막을이용한모스트랜지스터형성방법 |
| JP2003500534A (ja) * | 1999-05-20 | 2003-01-07 | サン−ゴバン グラス フランス | 電気化学デバイス |
| JP2003017440A (ja) * | 2001-07-04 | 2003-01-17 | Mitsubishi Electric Corp | コンタクト構造、コンタクト形成方法、半導体装置及び半導体装置の製造方法 |
| KR100400288B1 (ko) * | 1996-12-31 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| JP2007534148A (ja) * | 2003-09-24 | 2007-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓ電界効果トランジスタを製造するための方法及び装置 |
-
1994
- 1994-05-26 JP JP6134883A patent/JP2570179B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-25 KR KR1019950013115A patent/KR950034592A/ko not_active Application Discontinuation
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| US6335564B1 (en) | 1998-05-06 | 2002-01-01 | Conexant Systems, Inc. | Single Paddle having a semiconductor device and a passive electronic component |
| US6384478B1 (en) | 1998-05-06 | 2002-05-07 | Conexant Systems, Inc. | Leadframe having a paddle with an isolated area |
| JP2003500534A (ja) * | 1999-05-20 | 2003-01-07 | サン−ゴバン グラス フランス | 電気化学デバイス |
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| JP2003017440A (ja) * | 2001-07-04 | 2003-01-17 | Mitsubishi Electric Corp | コンタクト構造、コンタクト形成方法、半導体装置及び半導体装置の製造方法 |
| JP4680433B2 (ja) * | 2001-07-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | コンタクト形成方法、及び半導体装置の製造方法 |
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